KR100879747B1 - 데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치 - Google Patents

데이터 입출력드라이버의 임피던스를 조정할 수 있는반도체 장치 Download PDF

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Abstract

본 발명은 제한된 시간 안에 PVT 변동에 따른 입력-저항의 변화에 대응되는 터미네이션 저항을 빠르게 설정하여 공급할 수 있는 반도체메모리소자의 임피던스 조정회로를 공급하기 위한 것으로, 이를 위한 본 발명으로 목표 범위를 제공하되, 미세 구동신호에 응답하여 상기 목표 범위를 조절하여 출력하는 기준전압 생성수단; 입력-저항에 복수의 코드신호를 비교하여 출력된 값이 상기 목표 범위 안에 위치하도록 상기 복수의 코드신호를 조절하고, 상기 목표 범위의 만족 시 종료신호를 생성하기 위한 코드 생성수단; 상기 종료신호에 응답하여 상기 미세 구동신호를 생성하기 위한 구동종료 감지수단; 및 상기 복수의 코드신호에 대응되는 터미네이션 저항을 공급하기 위한 터미네이션 저항 공급수단을 구비하는 임피던스 조정회로를 제공한다.
Figure R1020070065714
ZQC, 온 다이 터미네이션, 카운터, 목표 범위, 뱅뱅 에러

Description

데이터 입출력드라이버의 임피던스를 조정할 수 있는 반도체 장치{SEMICONDUCTOR MEMORY DEVICE WITH ABILITY TO MEDIATE IMPEDANCE OF DATA INPUT-OUTPUT-DRIVER}
도 1은 일반적인 반도체 장치의 임피던스 조정회로의 개념도.
도 2는 도 1에 도시된 반도체 장치의 임피던스 조정회로가 갖는 뱅뱅 에러를 도시한 도면.
도 3은 다른 종래기술에 따른 반도체 장치의 임피던스 조정회로의 개념도.
도 4는 도 3에 도시된 반도체 장치의 임피던스 조정회로의 동작 파형도.
도 5은 개선된 종래기술에 따른 임피던스 조정회로의 블록 구성도.
도 6은 도 5의 P 코드 생성부의 내부 회로도.
도 7은 도 6의 P코드 카운팅부의 내부 회로도.
도 8은 도 5의 기준범위 공급부의 내부 회로도.
도 9a는 목표 범위가 좁은 경우에 따른 종래기술의 문제점을 도시한 도면.
도 9b는 목표 범위의 폭이 넓은 경우에 따른 종래기술의 문제점을 도시한 도면.
도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 블록 구성도.
도 11은 도 10의 풀업코드 생성부의 내부 회로도.
도 12은 도 11의 P코드 카운팅부의 내부 회로도.
도 13은 도 12의 올림 선택부의 내부 회로도.
도 14는 도 10의 노멀조절 감지부의 내부 회로도.
도 15는 도 10의 기준범위 공급부의 내부 회로도.
도 16은 본 발명에 따른 반도체 장치의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : Q 저항값 측정 제어부
200 : 기준범위 공급부
300 : 풀업코드 생성부
400 : 터미네이션 저항값 공급부
500 : 노멀조절 감지부
본 발명은 집적회로에 관한 것으로, 특히 반도체 장치의 임피던스 조정회로에 관한 것이다.
일반적으로 CPU, 메모리, 및 게이트 어레이 등과 같이 집적회로를 포함하는 반도체 장치는 퍼스널 컴퓨터, 서버, 또는 워크스테이션과 같은 다양한 전기적 제품에 사용된다. 전형적으로 외부로부터 입력패드를 경유하여 신호를 입력받는 입력회로와, 출력패드를 통해 외부로 내부신호를 출력하기 위한 출력회로를 구비한다. 입출력 패드는 반도체 장치가 배치되는 PCB 기판 상에 전송라인에 연결된다.
한편, 전기적 제품의 동작스피드가 고속화됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어 들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, 이하 '부정합'이라고함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 소자가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
따라서, 동작스피드의 고속화가 요구되는 수신측의 반도체 소자는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션 이라고 불리우는 임피던스 매칭회로를 상기 집적회로 칩내의 패드 근방에 채용하게 된다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이 션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
도 1은 일반적인 임피던스 조정회로의 개념도이다.
도 1을 참조하면, 임피던스 조정회로는 기준전압(VREF)을 공급하기 위한 기준범위 공급부(12)와, 입력-저항(ZQ)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀업 터미네이션 저항값(PCAL_DQ)로 출력하기 위한 풀업 피드백부(18)와, 기준전압(VREF)에 대한 풀업 터미네이션 저항값(PCAL_DQ)의 레벨 차이를 감지하여 출력하기 위한 풀업 감지부(14)와, 풀업 감지부(14)의 출력신호에 응답하여 풀업-코드신호(PCAL_UP<0:5>)를 업-카운팅 또는 다운-카운팅하기 위한 P코드 카운팅부(16)와, 풀업-코드신호(PCAL_UP<0:5>)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀다운 터미네이션 저항값(NCAL_DQ)로 출력하기 위한 풀다운 피드백부(26, 28)와, 기준전압(VREF)에 대한 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨 차이를 감지하여 출력하기 위한 풀다운 감지부(22)와, 풀다운 감지부(22)의 출력신호에 응답하여 풀업-코드신호(PCAL_UP<0:5>)를 업-카운팅 또는 다운-카운팅하기 위한 N코드 카운팅부(24)를 구비한다.
참고적으로, 입력-저항(ZQ)은 외부에서 입력핀을 통해 인가되는 신호로서, 입력핀과 접지전압 사이에 240Ω 이 접속된다.
한편, 일반적인 임피던스 조정회로의 구동을 간략히 살펴보도록 한다.
먼저, 풀업 피드백부(18)는 입력-저항(ZQ)에 대한 풀업-코드신 호(PCAL_UP<0:5>)의 레벨을 풀업 터미네이션 저항값(PCAL_DQ)로 출력한다.
이어, 풀업 감지부(14)는 기준전압(VREF)에 대한 풀업 터미네이션 저항값(PCAL_DQ)의 레벨 차이를 감지하여 출력하고, P 코드 카운팅부(16)는 풀업 감지부(14)의 출력신호가 논리레벨 'H'를 가지면 현재의 풀업-코드신호(PCAL_UP<0:5>)를 다운-카운팅하고, 논리레벨 'L'를 가지면 현재의 풀업-코드신호(PCAL_UP<0:5>)를 업-카운팅하여 새로운 풀업-코드신호(PCAL_UP<0:5>)를 생성한다.
이와 같은 과정은, 풀업 터미네이션 저항값(PCAL_DQ)가 기준전압(VREF)에 대응되는 레벨을 가질 때까지 계속 진행되며, 이때 풀업-코드신호(PCAL_UP<0:5>)에 대응되는 터미네이션 저항은 입력-저항(ZQ)과 같다.
이어, 풀다운 피드백부(26, 28)는 풀업-코드신호(PCAL_UP<0:5>)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀다운 터미네이션 저항값(NCAL_DQ)로 출력한다.
이어, 풀다운 감지부(22)는 기준전압(VREF)에 대한 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨 차이를 감지하여 출력하고, N코드 카운팅부(24)는 풀다운 감지부(22)의 논리레벨 'H'에 응답하여 현재의 풀업-코드신호(PCAL_UP<0:5>)를 다운-카운팅하고, 논리레벨 'L'에 응답하여 현재의 풀업-코드신호(PCAL_UP<0:5>)를 업-카운팅하여 새로운 풀업-코드신호(PCAL_UP<0:5>)를 생성한다.
참고적으로, 입력-저항(ZQ)에는 240Ω이 접속되고, 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>) 역시 240Ω을 목표로 설정된다. 따라서, 기준전압(VREF)은 1/2VDDQ를 가지며, 풀업 터미네이션 저항값(PCAL_DQ) 및 풀다운 터미네이션 저항값(NCAL_DQ) 역시 1/2VDDQ를 가질 때까지 전술한 과정을 반복한다.
한편, 도 2는 도 1에 도시된 임피던스 조정회로가 갖는 뱅뱅 에러를 도시한 도면이다.
도 2에 도시된 바와 같이, 도 1의 임피던스 조정회로는 한정된 해상도로 인해 매 구동 시 마다 풀업 터미네이션 저항값(PCAL_DQ)가 기준전압(VREF)을 기준으로 오실레이션 하는 것을 알 수 있다. 이렇게 기준전압(VREF)을 중심으로 오실레이션하는 현상을 뱅뱅 에러(BANG BANG ERROR)라고 한다.
한편, 도 3은 다른 종래기술에 따른 임피던스 조정회로의 개념도로서, 전술한 뱅뱅 에러를 방지하기 위해 제안된 회로도이다. 도 1과 유사한 회로적 구현을 가지므로, 뱅뱅 에러를 방지하기 위해 새롭게 구현된 블록만을 살펴보도록 한다.
도 3에 도시된 바와 같이, 다른 종래기술에 따른 임피던스 조정회로는 기준범위 공급부(36)를 통해 두 개의 기준전압(VREF_A, VREF_B)을 생성하여, 이들 기준전압의 전압 폭을 목표 범위(Target Range)로 설정한다.
그리고 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)의 레벨의 레벨을 감지하기 위한 감지부를 각각 2개씩 구비한다. 즉, 풀업-코드신호(PCAL_UP<0:5>)를 위한 감지부는 제1 기준전압(VREF_A)에 대한 풀업 터미네이션 저항값(PCAL_DQ)의 레벨을 감지하기 위한 제1 풀업-감지부(32A)와, 제2 기준전압(VREF_B)에 대한 풀업 터미네이션 저항값(PCAL_DQ)의 레벨을 감지하기 위한 제2 풀업-감지부(32B)를 포함하며, 이들 제1 및 제2 풀업-감지부(32A, 32B)의 출력노드 가 공통으로 형성된다. 그리고 풀업-코드신호(PCAL_UP<0:5>)를 위한 감지부는 제1 기준전압(VREF_A)에 대한 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨을 감지하기 위한 제1 풀다운-감지부(34A)와, 제2 기준전압(VREF)에 대한 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨을 감지하기 위한 제2 풀다운-감지부(34B)를 포함하며, 제1 및 제2 풀다운-감지부(34A, 34B)의 출력노드가 공통으로 형성된다.
도 4는 도 3에 도시된 임피던스 조정회로의 동작 파형도이다.
도 4에 도시된 바와 같이, 기준범위 공급부(36)에 의한 제1 및 제2 기준전압(VREF_A, VREF_B)가 생성되며, 두 기준전압(VREF_A, VREF_B)의 레벨 폭 만큼의 목표 범위(Target Range)가 설정된다.
그리고 제1 및 제2 풀업-감지부(32A, 32B)가 각각 제1 및 제2 기준전압(VREF_A, VREF_B)을 기준으로 풀업 터미네이션 저항값(PCAL_DQ)의 레벨을 감지하고 공통된 출력노드를 갖기 때문에, 풀업 터미네이션 저항값(PCAL_DQ)는 목표 범위 안의 값을 갖게 된다. 구체적으로 언급하면, 풀업 터미네이션 저항값(PCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B) 보다 높은 레벨을 갖는다면, P코드 카운팅부가 다운 카운팅을 계속하여 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 하강하도록 한다. 이후, 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)의 사이에 위치하게 되면, 제1 및 제2 풀업-감지부(32A, 32B)는 서로 다른 값을 출력하므로 상쇄된다. 따라서, P코드 카운팅부에 의한 업-카운팅 또는 다운-카운팅이 더 이상 이뤄지지 않아 풀업-코드신호(PCAL_UP<0:5>)가 일정하게 유지된다. 즉, 풀업 터미네이션 저항값(PCAL_DQ)가 목표범위의 값을 갖게 된다. 또한, 풀업 터미네이션 저항값(PCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B) 보다 낮은 레벨을 갖는 경우에는 P코드 카운팅부에 의해 다운-카운팅이 이뤄져서, 풀업 터미네이션 저항값(PCAL_DQ)가 목표 범위의 값을 갖게 된다.
또한, 풀다운 터미네이션 저항값(NCAL_DQ) 역시 목표 범위 안의 값을 갖게 되는데, 이는 전술한 바와 같이 각각 제1 및 제2 기준전압(VREF_A, VREF_B)을 기준으로 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨을 감지하기 위한 제1 및 제2 풀다운-감지부(34A, 34B)를 가지며, 이들의 출력노드가 공유되기 때문이다. 구동은 풀업-코드신호(PCAL_UP<0:5>)가 생성되는 과정과 동일하므로, 이에 관해서는 생략하도록 한다.
도 5는 종래기술에 따른 임피던스 조정회로의 블록 구성도이다.
참고적으로, P 코드 생성부(50), N 코드 생성부(70), 기준범위 공급부(60) 정도가 상기 도 3에 도시된 회로로 보면 될 것이다.
도 5을 참조하면, 종래기술에 따른 임피던스 조정회로는 리셋신호(RST)와 ZQ 조정신호(ZQC)와 어드레스(TLA<10>)에 응답하여 단주기-계산신호(ZQCSI)와, 장주기-계산신호(CAL_A)를 생성하고, 클럭을 내부클럭(CLKI)과 클럭신호(UP_DT_CLK)으로 출력하기 위한 ZQ_CAL 모드신호 생성부(42)와, 장주기-계산신호(CAL_A)의 처음 인가 시 초기-계산신호(ZQCL_INIT)를 생성하고, 이후 인가시에는 외부-계산신호(ZQCL_SREF)를 생성하기 위한 ZQCL 구동 구분부(44)와, 초기-계산신호(ZQCL_INIT)와 외부-계산신호(ZQCL_SREF)와 단주기-계산신호(ZQCSI)에 응답하여 액티브되고 내부클럭(CLKI)에 동기되어 일정 간격으로 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)를 생성하기 위한 구동신호 생성부(46)와, 일정 레벨 폭을 갖는 제1 및 제2 기준전압(VREF_A, VREF_B)을 생성하기 위한 기준범위 공급부(60)와, 입력-저항(ZQ)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀업 터미네이션 저항값(PCAL_DQ)로, 풀업-코드신호(PCAL_UP<0:5>)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀다운 터미네이션 저항값(NCAL_DQ)로 출력하기 위한 ZQ_CAL 저항 제공부(80)와, 풀업 터미네이션 저항값(PCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B)에 의한 목표 범위 안에 위치하도록 풀업-코드신호(PCAL_DN<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 생성하기 위한 P코드 생성부(50)와, 풀다운 터미네이션 저항값(NCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B)에 의한 목표 범위 안에 위치하도록 풀다운-코드(NCAL_DN<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 생성하기 위한 N코드 생성부(70)를 구비한다.
참고적으로, 구동신호 생성부(46)는 타이머를 포함하여, 일정 간격을 측정한다. 그리고 P코드 생성부(50)와 N코드 생성부(70)는 차동증폭기를 포함하는 비교기와 카운터를 구비한다.
한편, ZQ 조정신호(ZQC)로 표기한 ZQC는 DDR3 SDRAM의 JEDEC 스펙에 새로 도입된 개념으로, ZQC의 인가 시 반도체메모리소자는 파워 소모가 거의 발생하지 않는 ODT(On Die Termination) 또는 OCD(Off Chip Driver)의 임피던스 매칭(Impedence Matching)을 위한 구동을 수행한다.
따라서, ZQC의 인가 시 반도체메모리소자는 파워업 후 처음으로 ODT와 OCD를 위한 계산을 수행하는 초기 계산모드(ZQ Init)와, 외부 칩셋에 의해 수행되는 외부 계산모드(ZQOper)와, 128ms 마다 주기적으로 수행되는 주기 계산모드(ZQCS)를 갖는다. 특히, 초기 계산모드와 외부 계산모드는 구동을 위해 긴 시간이 소요되므로 롱-칼리브리션(Long Calibration, ZQCL)이라고 하며, 주기 계산모드는 구동을 위해 비교적 작은 시간이 소요되므로 숏-칼리브리션(Short Calibration, ZQCS)라고 한다. 구체적으로, 초기 계산모드 시에는 구동을 위해 512 싸이클의 시간이 주어지며, 외부 계산모드 시에는 256 싸이클이, 주기 계산모드 시에는 64 싸이클이 주어진다.
도 6은 도 5의 P 코드 생성부(50)의 내부 회로도이다.
도 6을 참조하면, P코드 생성부(50)는 제1 및 제2 기준전압(VREF_A, VREF_B)에 대한 풀업 터미네이션 저항값(PCAL_DQ)의 레벨을 감지하여 정/부 비교-출력신호(CMP_OUT, CMP_OUTB)와 홀드신호(HLD)를 출력하기 위한 레벨 감지부(52)와, 정/부 비교-출력신호(CMP_OUT, CMP_OUTB)와 홀드신호(HLD)를 인가받아 카운팅 인에이블신호(CNT_EN)와 기준클럭(CNT_CLK)을 출력하기 위한 카운팅 제어부(54)와, 카운팅 인에이블신호(CNT_EN)의 활성화 시 비교-출력신호(CMP_OUT)의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 기준클럭(CNT_CLK)에 동기되어 수행하여 풀업-코드신호(PCAL_UP<0:5>)와 결과풀업-코드신호(PCD_CAL<0:4>)를 출력하기 위한 P코드 카운팅부(56)를 구비한다.
도 7은 도 6의 P코드 카운팅부(56)의 내부 회로도이다.
도 7을 참조하면, P 코드 카운팅부(56)는 카운팅 인에이블신호(CNT_EN)에 의해 액티브되고 기준클럭(CNT_CLK)에 동기되어 해당 입력신호의 논리레벨에 따라 업 -카운팅 또는 다운-카운팅을 수행하여 해당 캐리-출력신호(COUT)와 해당 결과풀업-코드신호(PCD_CAL<0:4>)를 출력하기 위한 복수의 단위 카운터(56A,56B, 56C)를 직렬 연결하여 구현된다.
여기서, 제1 단위 카운터(56A)는 비교-출력신호(CMP_OUT)를 입력신호로 인가받으며, 제2 내지 제5 단위 카운터(56B, 56C)는 앞단 단위 카운터의 캐리-출력신호(COUT)를 입력신호로 인가받는다.
참고적으로, 도면에는 도시되지 않았으나 풀업-코드신호(PCAL_UP<0:5>) 역시 P코드 카운팅부(56)의 출력신호로서, 각 단위 카운터의 출력을 결과풀업-코드신호(PCD_CAL<0:4>)과 풀업-코드신호(PCAL_UP<0:5>)로 출력한다. 즉, 풀업-코드신호(PCAL_UP<0:5>)는 결과풀업-코드신호(PCD_CAL<0:4>)와 같은 가지며, 한 비트만이 다르다. 여기서, 풀업-계산-코드 PCAL_UP<5>는 초기 구동을 위해 항상 액티브되기 때문에, 풀업-코드신호 PCD_CAL<0:4>는 한 비트 적은 신호이다.
한편, 도 6 및 도 7에 도시된 P코드 생성부(56)의 동작을 간략히 살펴보도록 한다.
먼저, 레벨 감지부(52)는 제1 및 제2 기준전압(VREF_A, VREF_B)을 기준으로 풀업 터미네이션 저항값(PCAL_DQ)의 레벨을 감지하여 비교-출력신호(CMP_OUT)와 홀드신호(HLD)를 출력한다. 즉, 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)보다 높은 레벨을 가지면 정 비교-출력신호(CMP_OUT)를 논리레벨 'H'로, 제1 및 제2 기준전압(VREF_A, VREF_B)보다 낮은 레벨을 가지면 정 비교-출력신호(CMP_OUT)를 논리레벨 'L'로 출력한다. 그리고 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)의 사이에 위치하면 홀드신호(HLD)를 활성화한다. 이때, 부 비교-출력신호(CMP_OUTB)는 정 비교-출력신호(CMP_OUT)와 반대되는 논리레벨을 갖는다.
이어, 카운팅 제어부(54)는 정 비교-출력신호(CMP_OUT)의 활성화에 응답하여 카운팅 인에이블신호(CNT_EN)를 활성화하고, 클럭신호(UP_DT_CLK)을 기준클럭(CNT_CLK)으로 출력한다. 그리고 정 비교-출력신호(CMP_OUT)가 비활성화되고 홀드신호(HLD)가 활성화되면 카운팅 인에이블신호(CNT_EN)를 비활성화하고, 기준클럭(CNT_CLK)을 공급하지 않는다.
이어, P코드 카운팅부(56)는 카운팅 인에이블신호(CNT_EN)가 활성화되면 정 비교-출력신호(CMP_OUT)의 논리레벨에 따라 기준클럭(CNT_CLK)에 동기되어 업-카운팅 또는 다운-카운팅을 수행하여, 풀업-코드신호(PCAL_UP<0:5>)를 출력한다. 이때, 결과풀업-코드신호(PCD_CAL<0:4>) 역시 풀업-코드신호(PCAL_UP<0:5>)와 동일한 값을 갖는다.
그러므로, P코드 생성부(50)는 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)보다 높거나 낮은 경우에는 풀업-코드신호(PCAL_UP<0:5>)와 결과풀업-코드신호(PCD_CAL<0:4>)를 업- 또는 다운-카운팅 한다. 그리고 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B) 사이의 목표 범위에 위치하면 풀업-코드신호(PCAL_UP<0:5>)와 결과풀업-코드신호(PCD_CAL<0:4>)를 홀드하여 유지한다.
참고적으로, N 코드 생성부(70) 역시 도 6 및 7에 도시된 P코드 생성부(50) 와 동일한 회로적 구현과 동작을 갖되, 풀업 터미네이션 저항값(PCAL_DQ) 대신 풀다운 터미네이션 저항값(NCAL_DQ)를 인가받아 결과풀다운-코드신호(NCD_CAL<0:4>)와 풀업-코드신호(PCAL_UP<0:5>)를 생성하는 점만이 다르다. 여기서, N 코드 카운팅부 내 단위 카운터의 동일 출력을, 사용되는 곳에 따라 각각 결과풀다운-코드신호(NCD_CAL<0:4>)와 풀업-코드신호(PCAL_UP<0:5>)로 출력한다.
도 8은 도 5의 기준범위 공급부(60)의 내부 회로도이다.
도 8에 도시된 바와 같이, 기준범위 공급부(60)는 내부전압 VDDQ와 VSSQ 사이에 직렬 연결된 복수의 저항를 구비하며, 복수의 저항 중 하나의 저항(RA)의 양측 노드를 각각 제1 기준전압(VREF_A)과 제2 기준전압(VREF_B)으로 출력한다.
다음에서는 도 5 내지 도 8에 도시된 종래기술에 따른 임피던스 조정회로의 구동을 간략히 살펴보도록 한다.
먼저, ZQ_CAL 모드신호 생성부(42)는 ZQ 조정신호(ZQC)가 활성화되고 어드레스(TLA<10>)가 논리레벨 'H'를 가지면, 장주기-계산신호(CAL_A)를 생성하고, 어드레스가 논리레벨 'L'를 가지면 단주기-계산신호(ZQCSI)를 생성한다. 이때, ZQ_CAL 모드신호 생성부(42)는 클럭(ICLK5B)에 동기되어 구동되며, 리셋신호(RST)의 인가 시 단주기-계산신호(ZQCSI)와 장주기-계산신호(CAL_A)를 비활성화한다.
이어, ZQCL 구분부(44)는 장주기-계산신호(CAL_A)의 처음 활성화 시 초기-계산신호(ZQCL_INIT)를 활성화하고, 이후 장주기-계산신호(CAL_A)가 활성화되면 외부-계산신호(ZQCL_SREF)를 생성한다.
이어, 구동신호 생성부(46)는 장주기-계산신호(CAL_A), 초기-계산신호(ZQCL_INIT), 또는 외부-계산신호(ZQCL_SREF)의 활성화에 응답하여 내부클럭(CLKI)을 기준으로 일정 활성화 구간을 갖는 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)를 생성한다.
이어, ZQ_CAL 저항 제공부(80)는 입력-저항(ZQ)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀업 터미네이션 저항값(PCAL_DQ)로, 풀업-코드신호(PCAL_UP<0:5>)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀다운 터미네이션 저항값(NCAL_DQ)로 출력한다.
이어, P코드 생성부(50)는 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)에 응답하여 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)보다 높거나 낮은 경우에는 풀업-코드신호(PCAL_UP<0:5>)와 결과풀업-코드신호(PCD_CAL<0:4>)를 업- 또는 다운-카운팅 한다. 그리고 풀업 터미네이션 저항값(PCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B) 사이의 목표 범위에 위치하면 풀업-코드신호(PCAL_UP<0:5>)와 결과풀업-코드신호(PCD_CAL<0:4>)를 홀드하여 유지한다.
이어, N코드 생성부(70)는 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)에 응답하여 풀다운 터미네이션 저항값(NCAL_DQ)의 레벨이 제1 및 제2 기준전압(VREF_A, VREF_B)의 목표 범위 안에 위치하도록 풀업-코드신호(PCAL_UP<0:5>)와 결과풀다운-코드신호(NCD_CAL<0:4>)를 업- 또는 다운-카운팅 한다.
그러므로, 종래기술에 따른 임피던스 조정회로는 ZQ 조정신호(ZQC)와 어드레스(TLA<10>)에 응답하여 제1 및 제2 기준전압(VREF_A, VREF_B)의 목표 범위 안에 풀업 터미네이션 저항값(PCAL_DQ)와 풀다운 터미네이션 저항값(NCAL_DQ)가 위치하도록, 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 조절한다. 따라서, 결과풀업-코드신호(PCD_CAL<0:4>)와 결과풀다운-코드신호(NCD_CAL<0:4>)는 입력-저항(ZQ)에 대응되는 레벨을 갖게 된다.
한편, P코드 생성부(50)와 N 코드 생성부(70)는 풀업- 및 풀다운-계산-코드(PCAL_UP<0:5>, NCAL_DN<0:5>)을 업-카운팅 하거나 다운-카운팅할 때, 그 변화량은 ZQ_CAL 저항부(80) 내 최소 저항단위로 일정하다.
한편, 종래기술을 이용하는 경우, 제1 및 제2 기준전압(VREF_A, VREF_B)의 레벨 폭인 목표 범위를 적절히 설정하는 것이 중요하다. 이에 대해서는 도면을 참조하여 살펴보도록 한다.
도 9a는 목표 범위가 좁은 경우에 따른 종래기술의 문제점을 도시한 도면이다.
도 9a에 도시된 바와 같이, 목표 범위의 폭은 좁은 반면, P 및 N 코드 카운팅부의 카운팅되는 기본 단위가 작으면 제한된 시간 내에 풀업 터미네이션 저항값(PCAL_DQ)와 풀다운 터미네이션 저항값(NCAL_DQ)가 목표 범위 안에 위치하지 못한다. 따라서, 시간 내에 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 설정할 수 없는 문제점을 갖게 된다. 예를 들어, 초기 계산모드에서의 구동에서 제한시간 내에 풀업 터미네이션 저항값(PCAL_DQ)가 전위를 목표 범위 안으로 들어올 수 없다.
도 9b는 목표 범위의 폭이 넓은 경우에 따른 임피던스 조정회로의 동작 파형도이다.
도 9a에 도시된 문제점을 해결하기 위해, 목표 범위의 폭을 확장한 경우이다. 제한된 시간 내에 풀업 터미네이션 저항값(PCAL_DQ)와 풀다운 터미네이션 저항값(NCAL_DQ)가 목표 범위 안에 위치하더라도, 목표 범위가 넓기 때문에 풀업- 및 풀다운-계산-코드(PCAL_DN<0:5>, NCAL_DN<0:5>)가 갖는 값의 마진이 크다. 따라서, 입력-저항(ZQ)에 대응되는 정확한 터미네이션 저항을 공급할 수 없다.
한편, 종래기술을 이용하는 경우, ODT-계산신호의 인가 시점으로 부터 제한된 시간 안에 PVT 변동에 따른 입력-저항의 변화에 대응되는 터미네이션 저항을 공급하기 위해, 목표 범위와 카운팅의 단위를 적절히 조절하는 것이 중요한 사항이다. 따라서, 적절한 목표 범위와 카운팅 단위를 설정하기 위해 종래에는 메탈옵션 등을 사용하는데, 이는 테스트와 마스크의 수정에 따른 시간이 많이 소요된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 시간 안에 PVT 변동에 따른 입력-저항의 변화에 대응되는 터미네이션 저항을 빠르게 설정하여 공급할 수 있는 반도체메모리소자의 임피던스 조정회로를 공급하는데 그 목적이 있다.
본 발명의 반도체 장치는 ZQ 저항의 저항값에 대응하는 노멀 목표 범위를 제공하고, 미세 구동신호에 응답하여 미세 목표 범위를 출력하는 기준범위 공급수단; 복수의 제어코드에 대응되는 출력 저항값을 제공하기 위한 터미네이션 저항값 공급수단; 상기 출력저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 제어코드를 생성하며, 상기 미세 구동신호에 응답하여 상기 복수의 코드신호를 조절하여 상기 출력저항값이 상기 미세 목표 범위에 위치하도록 제어하는 제어코드 생성수단;및 상기 출력저항값이 상기 노멀 목표 범위 안에 위치함을 감지하여 상기 미세 구동신호를 생성하기 위한 노멀 조절 감지수단을 구비하는 반도체 장치를 제공한다.
본 발명은 복수의 풀업-코드신호에 응답하여 풀업 터미네이션 저항값과 복수의 풀다운-코드신호에 대응하는 풀다운 터미네이션 저항값을 제공하기 위한 터미네이션 저항값 공급수단; ZQ 저항의 저항값에 대응하는 노멀 목표 범위를 제공하되, 미세 구동신호에 응답하여 미세 목표 범위를 출력하는 기준범위 공급수단; 상기 풀업 터미네이션 저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 풀업 코드를 생성하며 그에 응답하여 제1 홀드신호를 생성하고, 상기 미세 구동신호에 응답하여 상기 복수의 풀업 코드를 조절하여 상기 풀업 터미네이션 저항값이 상기 미세 목표 범위에 위치하도록 제어하는 풀업 코드 생성수단; 상기 풀다운 터미네이션 저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 풀다운 코드를 생성하며 그에 응답하여 제2 홀드신호를 생성하고, 상기 미세 구동신호에 응답하여 상기 복수의 풀다운 코드를 조절하여 상기 풀다운 터미네이션 저항값이 상기 미세 목표 범위에 위치하도록 제어하는 풀다운 코드 생성수단;및 상기 제1 홀드신호 및 제2 홀드신호에 대응하여 상기 미세 구동신호를 생성하기 위한 노멀 조절 감지수단을 구비하는 반도체 장치를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 10은 본 발명의 일 실시 예에 따른 임피던스 조정회로의 블록 구성도이다.
도 10을 참조하면, 본 발명의 반도체 장치는 ZQ 저항값 측정 제어부(100)와, 기준범위 공급부(200)와, 코드 생성부(300)와, 터미네이션 저항값 공급부(400)와, 노멀조절 감지부(500)를 구비한다.
ZQ 저항값 측정제어부(100)는 ZQ모드 신호 생성부(120)와 ZQCL 구동구분부(140)와, 구동신호 생성부(160)를 구비한다. ZQ모드 신호 생성부(120)는 리셋신호(RST)와 ZQ 조정신호(ZQC)와 어드레스(TLA<10>)에 응답하여 단주기-계산신호(ZQCSI)와, 장주기-계산신호(CAL_A)를 생성하고, 클럭(ICLK5B)을 이용하여 클럭신호(UP_DT_CLK, CLKI)으로 생성한다. 클럭신호(CLKI)는 구동신호 생성부(160)의 구동을 위해 생성되는 신호이다. ZQCL 구동 구분부(140)는 장주기-계산신호(CAL_A)의 처음 인가 시 초기-계산신호(ZQCL_INIT)를 생성하고, 이후 인가시에는 외부-계 산신호(ZQCL_SREF)를 생성한다. 구동신호 생성부(160)는 초기-계산신호(ZQCL_INIT)와 외부-계산신호(ZQCL_SREF)와 단주기-계산신호(ZQCSI)와 리셋신호(RST)에 응답하여 액티브되며 내부클럭(CLKI)에 동기된 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)를 일정 간격마다 생성한다. 클럭신호(UP_DT_CLK)는 코드 생성부(300)에서 풀업 코드(PCAL_UP<0:4>)와 풀다운코드(NCAL_DN<0:4>)를 생성할 때 기준이 되는 클럭신호이다.
기준범위 공급부(200)는 ZQ 저항(ZQ)의 저항값에 대응하는 노멀 목표 범위를 제공하고, 미세 구동신호(HLD_ENB)에 응답하여 미세 목표 범위를 출력한다. 미세 목표 범위는 노멀 목표 범위를 소정 비율로 줄인 것이다. 미세목표범위와 노멀목표범위는 모두 기준전압(VREF_A,VREF_B)을 이용하여 제공된다.
코드 생성부(300)는 풀업코드 생성부(310)와, 풀다운코드 생성부(350)를 포함한다. 풀업코드 생성부(310)는 풀업 터미네이션 저항값(PCAL_DQ)이 노멀 목표 범위 안에 위치하도록 복수의 풀업 코드(PCAL_UP<0:4>)를 생성하며 그에 응답하여 제1 홀드신호(HLD_UP)를 생성하고, 미세 구동신호(HLD_ENB)에 응답하여 복수의 풀업 코드(PCAL_UP<0:4>)를 조절하여 풀업 터미네이션 저항값(PCAL_DQ)이 미세 목표 범위에 위치하도록 제어한다. 풀다운코드 생성부(350)는 풀다운 터미네이션 저항값(NCAL_DQ)이 노멀 목표 범위 안에 위치하도록 복수의 풀다운 코드(NCAL_DN<0:4>)를 생성하며 그에 응답하여 제2 홀드신호(HLD_UP)를 생성하고, 미세 구동신호(HLD_ENB)에 응답하여 복수의 풀다운 코드(NCAL_DN<0:4>)를 조절하여 풀다운 터미네이션 저항값(NCAL_DQ)이 미세 목표 범위의 내에 위치하도록 제어한다. 여기서 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)에 구동신호 생성부(160)에서 제공되는 신호이다. 리셋신호(RST)는 리셋동작을 위한 신호이다. 또한 풀다운 코드 생성부(350)는 풀업 코드 생성부(310)로부터 풀업 코드(PCAL_UP<0:4>)를 입력받아 풀다운 코드(PCAL_UP<0:4>)를 복제한 레플리카 풀업코드(NCAL_UP<0:4>)를 생성한다.
ZQ 저항값에 대응하는 풀업코드와 풀다운코드를 찾을 때 먼저 풀업 코드 생성부(310)에서 풀업코드를 찾는다. 이어서 풀다운 코드 생성부(350)에서는 풀업 코드를 고정시켜 놓은 상태에서 풀다운 코드를 찾는다. 따라서 풀다운 코드 생성부(350)는 레플리카 풀업코드(NCAL_UP<0:4>)를 이용하여 풀업 저항값을 고정시킨 다음 풀다운 저항값을 찾는 동작을 수행한다.
풀다운 코드 생성부(350)는 풀업 코드(PCAL_UP<0:4>)와 같은 디지털값을 가지는 풀업코드(NCAL_UP<0:5>)도 출력한다. 이는 풀업코드를 먼저 확정하고, 이후에 풀다운코드를 조정할 때에 확정된 풀업코드를 참조하기 위해서이다.
풀업-결과코드 및 풀다운-결과 코드(PCAL_UP<0:5>, NCAL_DN<0:5>)는 풀업코드 생성부(310)와, 풀다운코드 생성부(350)에서 최종적으로 계산한 풀다운 코드(NCAL_UP<0:4>)와 풀업 코드(PCAL_UP<0:4>)와 같은 값을 가진다. 이들 신호는 데이터와 어드레스를 입력받기 위한 어드레스 패드와 데이터 패드에 연결된 출력저항 조정회로에 공급하기 위해 생성되는 신호이다. 어드레스 패드와 데이터 패드에 연결된 출력저항 조정회로는 풀업-결과코드 및 풀다운-결과 코드(PCAL_UP<0:5>, NCAL_DN<0:5>)에 대응하는 터미네이션 저항값을 패드에 인가시킨다.
터미네이션 저항값 공급부(400)는 복수의 풀업-코드(PCAL_UP<0:4>, NCAL_UP<0:5>)에 대응하는 풀업 터미네이션 저항값(PCAL_DQ)과 복수의 풀다운-코드신호(NCAL_DN<0:4>)에 대응하는 풀다운 터미네이션 저항값(NCAL_DQ)을 제공한다.
노멀 조절 감지부(500)는 제1 홀드신호(HLD_UP) 및 제2 홀드신호(HLD_DN)에 대응하여 미세 구동신호(HLD_ENB)를 생성한다.
또한, 도면에는 도시되지 않았으나, 외부-초기화신호(RSTb)를 내부전압 레벨로 변환하여 리셋신호(RST)로 인가해 주는 입력 버퍼를 더 포함한다.
이와 같이, 본 실시예에 따른 반도체 장치는 상대적으로 넓은 폭을 가지는 노멀 목표범위를 목표 범위로 설정하여 ZQ 저항값을 찾는 동작을 먼저 수행하고, 보다 좁은 폭을 갖는 미세 목표범위를 목표 범위를 설정하여 ZQ 저항값을 찾는 2차 동작을 수행한다. 1차 동작에서는 풀업-코드(PCAL_UP<0:4>)와 풀다운-코드신호(NCAL_DN<0:4>)가 카운팅되는 기본 레벨값을 크게하여 구동하고, 2차구동에서는 카운팅되는 기본 레벨값을 작게하여 구동할 수 있다. 또한 카운팅되는 단위를 1차구동과 2차구동에 서로 다르게 가져갈 수도 있다. 예를 들어 1차 구동에서는 풀업-코드(PCAL_UP<0:4>)와 풀다운-코드신호(NCAL_DN<0:4>)가 한번에 2씩 카운팅되고 1차 구동에서는 1씩 카운팅될 수 있는 것이다. 따라서 가장 효율적으로 ZQ 저항값에 정확히 대응하는 디지털 값을 찾을 수있는 것이다.
도 11은 도 10의 P 코드 생성부(310)의 내부 회로도이다.
도11을 참조하여 살펴보면, 풀업 코드 생성부(310)는 레벨감지부(320)와, 카운팅제어부(330)와, P코드 카운팅부(340)를 구비한다. 레벨감지부(320)는 노멀 목표범위 또는 미세 목표범위내에 풀업 터미네이션 저항값(PCAL_DQ)이 있는지 감지하여 감지결과신호(COM_OUTB)와 제1 홀드신호(HLD_UP)를 생성한다. 카운팅제어부(330)는 제1 홀드신호(HLD_UP)와 감지결과신호(COM_OUTB)에 응답하여 활성화되며 클럭신호(UP_DT_CLK)를 입력받아 기준클럭(CNT_CLK)와 카운팅 인에이블신호(CNT_EN)를 생성한다. P코드 카운팅부(340)는 감지결과신호(COM_OUTB)와 카운팅 인에이블신호(CNT_EN)에 응답하여 활성화되어 기준클럭(CNT_CLK)에 동기시켜 풀업-코드(PCAL_UP<0:4>)를 카운팅한다. 또한 미세 구동신호(HLD_ENB)에 응답하여 보다 작은 단위레벨로 풀업-코드(PCAL_UP<0:4>)를 카운팅한다. 풀업-결과코드(PCAL_UP<0:5>)는 전술한 바와 같이, 다른 데이터 또는 어드레스의 입력을 위한 패드에 있는 입출력회로로 출력하기 위한 것이다.
풀다운 코드생성부(350)도 풀다운코드를 생성하는 점을 제외하고는 실질적으로 풀업 코드생성부(310)와 같은 회로구성을 가지고 있다. 다만, 풀업 코드(PCAL_UP<0:4>)와 같은 디지털값을 풀업코드(NCAL_UP<0:5>)도 출력하는 회로를 추가로 구비하고 있다. 따라서 풀다운 코드생성부의 내부 설명은 생략한다.
도 12은 도 11의 P코드 카운팅부(340)의 내부 회로도이다.
도 12을 참조하면, P 코드 카운팅부(340)는 기준클럭(CNT_CLK)에 동기되어 카운팅 인에이블신호(CNT_EN)와 비교-출력신호(CMP_OUT)의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 프리-캐리(PRE_CR)와 프리-코드(DOUT<0>)를 출력하기 위한 제1 단위 카운터(341)와, 미세 구동신호(HLD_ENB)에 응답하여 프리-코드(DOUT<0>) 또는 내부전압 VSS를 선택하여 풀업-계산-코드 PCAL_UP<0>로 출력하기 위한 출력 선택부(343)와, 미세 구동신호(HLD_ENB)에 응답하여 카운팅 인에이블신호(CNT_EN) 또는 프리-캐리(PRE_CR)를 캐리-출력신호 COUT<0>로 전달하기 위한 올림 선택부(342)와, 기준클럭(CNT_CLK)에 동기되어 카운팅 인에이블신호(CNT_EN)와 앞단의 캐리-출력신호(COUT<N-1>)의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 자신의 캐리-출력신호(COUT<N>)와 풀업-계산-코드 PCAL_UP<N>를 출력하기 위한 제2 내지 제5 단위 카운터(344, 345)를 구비한다.
도 13은 도 12의 올림 선택부(342)의 내부회로도이다.
도 13을 참조하면, 올림 선택부(342)는 미세 구동신호(HLD_ENB)의 비활성화 시 카운팅 인에이블신호(CNT_EN)를 전달하기 위한 제1 트랜스퍼 게이트(TG2)와, 미세 구동신호(HLD_ENB)의 활성화 시 프리-캐리(PRE_CR)를 전달하기 위한 제2 트랜스퍼 게이트(TG1)와, 제1 및 제2 트랜스퍼 게이트(TG1, TG2)의 공통된 출력노드에 걸린 신호를 지연시켜 캐리-출력신호 COUT<0>로 출력하기 위한 인버터 체인(342A)을 포함한다.
올림 선택부(342)의 구동을 간략히 보면, 미세 구동신호(HLD_ENB)의 활성화 시에는 프리-캐리(PRE_CR)를 캐리-출력신호 COUT<0>로 출력한다.
또한, 미세 구동신호(HLD_ENB)가 비활성화되면 프리-캐리(PRE_CR)와 관계없이 카운팅 인에이블신호(CNT_EN)를 캐리-출력신호 COUT<0>로 출력한다. 따라서, 카운팅 인에이블신호(CNT_EN)가 활성화되어 P 코드 카운팅부(340)가 구동되는 동안에는 캐리-출력신호 COUT<0>는 항상 논리레벨 'H'로 활성화된다.
참고적으로, 올림 선택부(342)와 출력 선택부(343)는 인가받는 입력신호만 다를 뿐 동일한 회로적 구현을 갖는다. 즉, 출력 선택부(343)는 미세 구동신호(HLD_ENB)의 활성화 시에는 프리-코드(DOUT<0>)를 풀업-계산-코드 PCAL_UP<0>로 출력하지만, 미세 구동신호(HLD_ENB)의 비활성화 시에는 내부전압 VSS를 풀업-계산-코드 PCAL_UP<0>로 출력하여 논리레벨 'L'를 갖도록 한다.
한편, 다음에서는 도 11 및 도 13에 도시된 P 코드 생성부(310)의 동작을 간략히 살펴보도록 한다.
P 코드 생성부(310)의 동작을 미세 구동신호(HLD_ENB)의 활성화 여부를 기준으로 나누어서 살펴보도록 한다.
먼저, 레벨 감지부(320)는 풀업 터미네이션 저항값(PCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B)의 목표 범위 안에 위치하면 제1 홀드신호(HLD_UP)를 활성화한다. 그리고 풀업 터미네이션 저항값(PCAL_DQ)가 제1 및 제2 기준전압(VREF_A, VREF_B)의 목표 범위 보다 높은 레벨을 가지면 정 비교-출력신호(CMP_OUT)를 논리레벨 'H'로 출력하고, 목표 범위 보다 낮은 레벨을 가지면 정 비교-출력신호(CMP_OUT)를 논리레벨 'L'로 출력한다. 이때, 부 비교-출력신호(CMP_OUTB)는 정 비교-출력신호(CMP_OUT)와 반전된 논리레벨을 갖는다.
이어, 카운팅 제어부(330)는 정 비교-출력신호(CMP_OUT)의 활성화에 응답하여 카운팅 인에이블신호(CNT_EN)를 활성화하고, 클럭신호(UP_DT_CLK)을 기준클럭(CNT_CLK)으로 출력한다. 그리고 정 비교-출력신호(CMP_OUT)가 비활성화되고 제1 홀드신호(HLD_UP)가 활성화되면 카운팅 인에이블신호(CNT_EN)를 비활성화하고, 기준클럭(CNT_CLK)을 공급하지 않는다.
이어, P 코드 카운팅부(340)는 미세 구동신호(HLD_ENB)가 활성화된 경우,카운팅 인에이블신호(CNT_EN)가 활성화되면 정 비교-출력신호(CMP_OUT)의 논리레벨에 따라 카운팅-클럭(CNT_CLK)에 동기되어 업-카운팅 또는 다운-카운팅을 수행하여, 풀업-코드신호(PCAL_UP<0:5>)를 출력한다.
그리고 미세 구동신호(HLD_ENB)의 비활성화된 경우, 제1 단위 카운터의 캐리-출력신호을 항상 활성화하므로서, 제1 단위 카운터(341) 만큼 큰 폭으로 카운팅을 수행한다. 다시 언급하면, 출력 선택부(343)에 의해 제1 단위 카운터(341)의 프리-코드(DOUT<0>)의 논리레벨과 관계없이 결과풀업-코드신호(PCD_CAL<0:4>)는 논리레벨 'L'로 출력된다. 그리고 올림 선택부(342)는 캐리-출력신호 COUT<0>를 논리레벨 'H'로 출력한다. 따라서, P코드 카운팅부(340)는 제1 단위 카운터(341)에 의해 항상 캐리-출력신호 COUT<0>가 활성화되고 풀업-계산-코드 PCAL_UP<0>는 항상 비활성화한다. 따라서, 카운팅 인에이블신호(CNT_EN)의 활성화 시 제1 단위 카운터(341)는 액티브된 상태에서 제2 내지 제6 단위 카운터만 구동되기 때문에, 미세 구동신호(HLD_ENB)가 활성화된 경우보다 제1 단위 카운(341)터 만큼 큰 단위로 카운팅이 수행된다.
그러므로, 미세 구동신호(HLD_ENB)의 비활성화 동안 P코드 생성부(310)는 풀업-계산-코드(PCAL_UP<0:4>)를 큰 단위로 업- 또는 다운-카운팅하므로서, 풀업 터미네이션 저항값(PCAL_DQ)가 빠르게 목표 범위 안의 값을 갖도록 한다. 또한, 미세 구동신호(HLD_ENB)의 활성화 동안에는 작은 단위로 업- 또는 다운-카운팅을 수행하여, 풀업 터미네이션 저항값(PCAL_DQ)가 보다 미세하게 조정되도록 한다.
참고적으로, 결과풀업-코드신호(PCD_CAL<0:4>)는 풀업-코드신호(PCAL_UP<0:5>)와 동일한 값을 갖는다.
또한, N 코드 생성부(350)는 전술한 P코드 생성부(310)와 입력신호와 출력신호만 다를 뿐 동일한 회로적 구현 및 구동을 갖는다.
도 14는 도 10의 노멀조절 감지부(500)의 내부 회로도이다.
도 14을 참조하면, 노멀조절 감지부(500)는 제1 및 제2 홀드신호(HLD_UP, HLD_DN)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I1)와, 미세 구동신호(HLD_ENB)의 비활성화에 응답하여 인버터(I1)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG3)와, 트랜스퍼 게이트(TG3)의 출력신호를 반전시켜 미세 구동신호(HLD_ENB)로 출력하기 위한 인버터(I2)를 포함한다.
계속해서 노멀조절 감지부(500)의 동작을 살펴보도록 한다.
노멀조절 감지부(500)는 제1 및 제2 홀드신호(HLD_UP, HLD_DN)가 모두 활성화되면, 이에 응답하여 미세 구동신호(HLD_ENB)를 활성화한다. 미세 구동신호(HLD_ENB)가 활성화된 이후에는, 미세 구동신호(HLD_ENB)에 의해 제어되는 트랜스퍼 게이트(TG3)가 오프되어 제1 및 제2 홀드신호(HLD_UP, HLD_DN)가 비활성화되어도, 미세 구동신호(HLD_ENB)의 활성화가 유지된다.
도 15는 도 10의 기준범위 공급부(200)의 내부 회로도이다.
도 15에 도시된 바와 같이, 기준범위 공급부(200)는 내부전압 VDDQ와 VSSQ 사이에 직렬 연결된 복수의 저항을 포함하여 제1 내지 제4 출력전압(VN1, VN2, VN3, VN4)을 공급하기 위한 저항열(R1, R2, R3)과, 미세 구동신호(HLD_ENB)에 응답하여 제1 내지 제4 출력전압(VN1, VN2, VN3, VN4) 중 2개를 선택하여 제1 및 제2 기준전압(VREF_A, VREF_B)으로 출력하기 위한 기준전압 선택부와, 미세 구동신호(HLD_ENB)에 응답하여 제1 내지 제4 출력전압(VN1, VN2, VN3, VN4)의 레벨을 조절하기 위한 레벨 조절부를 포함한다.
그리고 기준전압 선택부는 미세 구동신호(HLD_ENB)의 비활성화 시 제1 저항(R1)의 일측단(N1)에 걸린 전압을 제1 기준전압(VREF_A)으로 전달하기 위한 제1 트랜스퍼 게이트(TG4)와, 미세 구동신호(HLD_ENB)의 활성화 시 제1 및 제2 저항(R1 및 R2)의 연결 노드(N2)에 걸린 전압을 제1 기준전압(VREF_A)으로 전달하기 위한 제2 트랜스퍼 게이트(TG5)와, 미세 구동신호(HLD_ENB)의 활성화 시 제2 및 제3 저항(R2, R3)의 연결 노드에 걸린 전압을 제2 기준전압(VREF_B)으로 전달하기 위한 제3 트랜스퍼 게이트(TG6)와, 미세 구동신호(HLD_ENB)의 비활성화 시 제3 저항(R3)의 일측단(N4)에 걸린 전압을 제2 기준전압(VREF_B)으로 전달하기 위한 제4 트랜스퍼 게이트(TG7)를 포함한다.
그리고 레벨 조절부는 제1 저항(R1)의 일측단(N1)과 제1 및 제2 저항(R1 및 R2)의 연결 노드(N2) 사이에 접속되며 미세 구동신호(HLD_ENB)에 제어받는 제5 트랜스퍼 게이트(TG8)와, 제3 저항(R3)의 일측단(N4)과 제2 및 제3 저항(R2 및 R3)의 연결 노드(N3) 사이에 접속되며 미세 구동신호(HLD_ENB)에 제어받는 제6 트랜스퍼 게이트(TG9)를 포함한다.
기준범위 공급부(200)의 구동을 살펴보면, 미세 구동신호(HLD_ENB)의 비활성화 시에는 제1 저항(R1)의 일측단(N1)에 걸린 전압을 제1 기준전압(VREF_A)으로 출력하고, 제3 저항(R3)의 일측단(N4)에 걸린 전압을 제2 기준전압(VREF_B)으로 출력한다.
또한, 미세 구동신호(HLD_ENB)의 활성화 시에는 제1 및 제2 저항(R1 및 R2)의 접속노드(N2)에 걸린 전압을 제1 기준전압(VREF_A)으로 출력하고, 제2 및 제3 저항(R2 및 R3)의 접속노드(N3)에 걸린 전압을 제2 기준전압(VREF_B)으로 출력한다. 그리고 제5 트랜스퍼 게이트(TG8)가 턴온되어 제1 저항(R1)의 일측단(N1)과 제1 및 제2 저항(R2 및 R3)의 연결 노드(N2)가 접속되어 제1 저항(R1)은 오프되며, 제6 트랜스퍼 게이트(TG9)가 턴온되어 제3 저항(R3)의 일측단(N4)과 제2 및 제3 저항(R2 및 R3)의 연결 노드(N3)가 접속되어 제3 저항(R3)이 오프된다. 따라서, 기준범위 공급부(200)는 미세 구동신호(HLD_ENB)의 활성화 시에는 제1 및 제2 기준전압(VREF_A, VREF_B)의 레벨 폭을 줄여 목표 범위가 줄어들도록 한다.
한편, 다음에서는 본 발명에 따른 반도체 장치의 동작을 살펴보도록 한다.
먼저, 구동 제어부(100)는 ZQ 조정신호(ZQC)와 어드레스(TLA<10>)와 클럭(ICLK5B)을 인가받아 클럭신호(UP_DT_CLK)과 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)를 생성한다.
그리고 노멀조절 감지부(500)는 제1 및 제2 홀드신호(HLD_UP, HLD_DN)의 비활성에 응답하여, 미세 구동신호(HLD_ENB)를 비활성화한다.
이어, 기준범위 공급부(200)는 미세 구동신호(HLD_ENB)의 비활성화에 응답하여 해당 출력전압(VN1, VN4)을 각각 제1 및 제2 기준전압(VREF_A, VREF_B)으로 출력한다. 이때, 제1 및 제2 기준전압(VREF_A, VREF_B)의 레벨 차이가 1차 목표 범위가 된다.
이어, ZQ_CAL 저항 제공부(400)는 입력-저항(ZQ)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀업 터미네이션 저항값(PCAL_DQ)로, 풀업-코드신호(PCAL_UP<0:5>)에 대한 풀업-코드신호(PCAL_UP<0:5>)의 레벨을 풀다운 터미네이션 저항값(NCAL_DQ)로 출력한다.
이어, P코드 생성부(310) 및 및 N 코드 생성부(350)는 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)에 응답하여 풀업- 및 풀다운-피드백신호(PCAL_DQ, NCAL_DQ)의 레벨이 1차 목표 범위 안에 위치하도록 풀업-코드신호(PCAL_UP<0:5>)및 결과풀업-코드신호(PCD_CAL<0:4>)와 풀업-코드신호(PCAL_UP<0:5>) 및 결과풀다운-코드신호(NCD_CAL<0:4>)를 업- 또는 다운-카운팅 한다. 그리고 풀업- 및 풀다운-피드백신호(PCAL_DQ, NCAL_DQ)가 1차 목표 범위 안에 위치하면, 제1 및 제2 홀드신호(HLD_UP, HLD_DN)를 활성화한다. 이때, 각 코드신호와 계산-코드의 카운팅 동작에 의한 변화량을 1차 변화량이고 한다.
이어, 노멀조절 감지부(500)는 제1 및 제2 홀드신호(HLD_UP, HLD_DN)의 활성화에 응답하여 미세 구동신호(HLD_ENB)를 활성화한다.
이어, 기준범위 공급부(200)는 미세 구동신호(HLD_ENB)의 활성화에 응답하 여, 해당 출력전압(VN2, VN3)을 각각 제1 및 제2 기준전압(VREF_A, VREF_B)으로 출력한다. 이때, 출력되는 제1 및 제2 기준전압(VREF_A, VREF_B)의 레벨 차이가 2차 목표 범위이며, 2차 목표 범위는 1차 목표 범위에 비해보다 작은 폭을 갖는다.
이어, P코드 생성부(310) 및 및 N 코드 생성부(350)는 계산-구동신호(CAL_OPER)와 비교-구동신호(CMP_OPER)에 응답하여 풀업- 및 풀다운-피드백신호(PCAL_DQ, NCAL_DQ)의 레벨이 2차 목표 범위 안에 위치하도록 풀업-코드신호(PCAL_UP<0:5>)및 결과풀업-코드신호(PCD_CAL<0:4>)와 풀업-코드신호(PCAL_UP<0:5>) 및 결과풀다운-코드신호(NCD_CAL<0:4>)를 업- 또는 다운-카운팅 한다. 이때, 풀업-코드신호(PCAL_UP<0:5>)및 결과풀업-코드신호(PCD_CAL<0:4>)와 풀업-코드신호(PCAL_UP<0:5>) 및 결과풀다운-코드신호(NCD_CAL<0:4>)를 카운팅하는 단위는 미세 구동신호가 비활성화된 경우보다 작은 폭으로 카운팅이 수행된다. 이때, 각 코드신호와 계산-코드의 카운팅 동작에 의한 변화량을 2차 변화량이고 한다.
이와 같이, 본 발명에 따른 임피던스 조정회로는 넓은 목표 범위와 큰 변화량으로 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 계산 이후에, 다시 목표 범위를 좁혀 풀업-코드신호(PCAL_UP<0:5>)와 풀업-코드신호(PCAL_UP<0:5>)를 작은 단위로 미세하게 조절한다. 이에 관해서는 다음 도면을 참조하여 더 구체적으로 살펴보도록 한다.
도 16은 본 발명에 따른 임피던스 조정회로의 동작을 목표 범위와 변화량에 따라 표시한 도면이다.
도 16에 도시된 바와 같이, 1차 구동 시 목표 범위 'α'는 2차 구동시 목표 범위 'β'에 비해 크며, 1차 구동시 수행되는 카운팅 변화량 'a'는 2차 구동 시 수행되는 카운팅 변화량 'b'에 비해 크다.
먼저, 본 발명은 1차 구동 시에는 풀업- 및 풀다운-계산-코드(PCAL_UP<0:5>, NCAL_DN<0:5>)가 큰 레벨 폭의 1차 목표 범위 'α'를 만족하도록 큰 변화량으로 이들을 조절한다. 따라서, 1차 목표 범위'α'를 만족하는데 적은 시간이 소요된다. 그리고 2차 구동 시 다시 풀업- 및 풀다운-계산-코드(PCAL_UP<0:5>, NCAL_DN<0:5>)가 2차 목표 범위 'β'를 만족하도록 조절하는데, 이때는 작은 변화량으로 이들을 조절하여 미세하게 조정한다.
그러므로, 본 발명에 따른 임피던스 조정회로는 1차 목표 범위를 넓게 해주고, 이때 업데이트에 따라서 변하는 전위량을 크게 가져 가면, 1차 목표 범위에 들어가는 수행시간이 줄일 수 있다. 그리고 넓은 1차 목표 범위로 인해 발생하는 마진은 좁혀서 2차 목표 범위를 설정하고 업데이트에 따라 변하는 전위량을 줄여, 미세하게 조정한다. 이때, 이미 1차 구동으로 목표 범위에 근접해 있기 때문에, 2차 구동은 짧은 수행시간을 가진다. 따라서, 종래에는 목표 범위을 조절하기 위해 메탈 옵션을 조절했던 반면, 본 발명에서는 자체적으로 목표범위로 전위량을 조절하여 구동되므로, 구동시간을 줄일 수 있으며 정확한 터미네이션 저항을 공급할 수 있다.
한편, 전술한 본 발명에 따른 반도체 장치의 구동방법은 복수의 풀업-코드신 호와 풀다운-코드신호를 모두 생성하여 터미네이션-저항을 공급하는 경우를 예시하였으나 이는 하나의 실시 예로서, 풀업 또는 풀다운-코드신호 하나만을 생성하고 이에 대응되는 터미네이션-저항을 공급하는 경우에도 적용가능하다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 큰 목표 범위를 설정하고 큰 변화폭으로 입력-저항에 대응되는 복수의 코드신호를 설정한 뒤, 목표 범위를 작게 조정하고 작은 변화폭으로 상기 코드신호를 미세하게 조정하므로서, PVT 변동에 따른 터미네이션 저항을 빠르게 설정할 수 있어, 소자의 신뢰성을 향상시킨다.

Claims (30)

  1. ZQ 저항의 저항값에 대응하는 노멀 목표 범위를 제공하고, 미세 구동신호에 응답하여 미세 목표 범위를 출력하는 기준범위 공급수단;
    복수의 제어코드에 대응되는 출력 저항값을 제공하기 위한 터미네이션 저항값 공급수단;
    상기 출력저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 제어코드를 생성하며, 상기 미세 구동신호에 응답하여 상기 복수의 코드신호를 조절하여 상기 출력저항값이 상기 미세 목표 범위에 위치하도록 제어하는 제어코드 생성수단;및
    상기 출력저항값이 상기 노멀 목표 범위 안에 위치함을 감지하여 상기 미세 구동신호를 생성하기 위한 노멀 조절 감지수단
    을 구비하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 미세 목표 범위는 상기 노멀 목표 범위를 소정 비율로 줄인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기준범위 공급수단은
    제1 전압과 제2 전압 사이에 배치된 다수의 단위 전압분배수단;
    상기 다수의 단위 전압분배수단중 상기 노멀 목표범위에 대응하여 단위 전압분배수단을 선택하고, 상기 노멀 목표범위보다 줄어든 폭을 가지는 미세 목표범위의 폭을 제공하기 위해 상기 미세 구동신호에 응답하여 적어도 하나의 단위 전압분배수단을 선택하기 위한 기준범위 선택부를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 기준범위 공급수단은,
    상기 미세 구동신호에 응답하여 상기 노멀 목표범위의 폭과 상기 미세 목표범위의 폭을 조절하기 위한 레벨 조절부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제어코드 생성수단은
    상기 노멀 목표범위 또는 미세 목표범위내에 상기 출력저항값이 있는지를 감 지하기 위한 레벨감지부;
    상기 레벨감지부의 감지결과에 대응하여 카운팅하여 상기 복수의 제어코드를 생성하는 카운팅부; 및
    상기 레벨감지부의 감지결과에 대응하여 상기 카운팅부의 카운팅 기준신호로 사용되는 카운팅 기준클럭을 제공하기 위한 카운팅제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 카운팅부는
    상기 미세 구동신호에 응답하여 카운팅하는 값의 단위를 변화시키는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 카운팅부는,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅 제어부에서 출력되는 카운팅-구동신호와 상기 레벨감지부에서 출력되는 비교신호에 따라 업-카운팅 또는 다운-카운팅을 수행하여 프리-캐리와 프리-코드를 출력하기 위한 제1 단위 카운터와,
    상기 미세 구동신호에 응답하여 상기 프리-코드를 제1 코드신호로 출력하기 위한 출력 선택부와,
    상기 미세 구동신호에 응답하여 상기 카운팅-구동신호 또는 상기 프리-캐리를 제1 캐리-출력신호로 전달하기 위한 올림 선택부와,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅-구동신호와 상기 제1 캐리-출력신호의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 제2 캐리-출력신호와 제2 코드신호를 출력하기 위한 제2 단위 카운터와,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅-구동신호와 상기 제2 캐리-출력신호의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 제3 캐리-출력신호와 제3 코드신호를 출력하기 위한 제3 단위 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 올림 선택부는,
    상기 미세 구동신호의 비활성화 시 상기 카운팅-구동신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 미세 구동신호의 활성화 시 상기 프리-캐리를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제1 트랜스터 게이트 또는 상기 제2 트랜스퍼 게이트에 의해 전달된 신호를 상기 제1 캐리-출력신호로 출력하기 위한 제1 인버터 체인을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 출력 선택부는,
    상기 미세 구동신호의 비활성화 시 상기 프리-코드를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 미세 구동신호의 활성화 시 접지전압을 전달하기 위한 제4 트랜스퍼 게이트와,
    상기 제3 트랜스퍼 게이트 또는 상기 제4 트랜스퍼 게이트에 의해 전달된 시호를 상기 제1 코드신호로 출력하기 위한 제2 인버터 체인을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 노멀 조절 감지수단은,
    상기 미세 구동신호에 응답하여 상기 출력저항값이 상기 노멀 목표 범위 안에 위치하면, 상기 제어코드 생성수단에서 출력되는 노멀조절 종료신호를 전달하기 위한 제5 트랜스퍼 게이트; 및
    상기 제5 트랜스퍼 게이트의 출력신호를 반전시켜 상기 미세 구동신호로 출 력하기 위한 제1 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제3항에 있어서,
    상기 전압분배수단은
    다수의 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제4항에 있어서,
    상기 기준범위 선택부는
    상기 미세 구동신호의 비활성화시 상기 다수의 단위 전압분배수단중 대응하는 제1 및 제2 전압분배수단에 의해 정해지는 전압폭을 상기 노멀 목표 범위로 제공하기 위한 제1 및 제2 전송게이트; 및
    상기 미세 구동신호의 활성화시 상기 다수의 단위 전압분배수단중 대응하는 제3 및 제4 전압분배수단에 의해 정해지는 전압폭을 상기 미세 목표 범위로 제공하기 위한 제3 및 제4 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 레벨 조절부는,
    상기 미세 구동신호의 활성화에 응답하여 상기 제1 전압분배수단의 일측과 타측노드를 연결시키기 위한 제5 전송게이트; 및
    상기 미세 구동신호의 활성화에 응답하여 상기 제2 전압분배수단의 일측과 타측노드를 연결시기키 위한 제6 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제5항에 있어서,
    ZQ 저항값 계산신호를 입력받아 상기 카운팅 제어부로 클럭신호를 제공하고, 상기 제어코드 생성수단의 활성화를 제어하기 위한 제어신호를 생성하는 ZQ 저항값 측정 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  15. 복수의 풀업-코드신호에 응답하여 풀업 터미네이션 저항값과 복수의 풀다운-코드신호에 대응하는 풀다운 터미네이션 저항값을 제공하기 위한 터미네이션 저항값 공급수단;
    ZQ 저항의 저항값에 대응하는 노멀 목표 범위를 제공하되, 미세 구동신호에 응답하여 미세 목표 범위를 출력하는 기준범위 공급수단;
    상기 풀업 터미네이션 저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 풀업 코드를 생성하며 그에 응답하여 제1 홀드신호를 생성하고, 상기 미세 구동신호에 응답하여 상기 복수의 풀업 코드를 조절하여 상기 풀업 터미네이션 저항값이 상기 미세 목표 범위에 위치하도록 제어하는 풀업 코드 생성수단;
    상기 풀다운 터미네이션 저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 풀다운 코드를 생성하며 그에 응답하여 제2 홀드신호를 생성하고, 상기 미세 구동신호에 응답하여 상기 복수의 풀다운 코드를 조절하여 상기 풀다운 터미네이션 저항값이 상기 미세 목표 범위에 위치하도록 제어하는 풀다운 코드 생성수단;및
    상기 제1 홀드신호 및 제2 홀드신호에 대응하여 상기 미세 구동신호를 생성하기 위한 노멀 조절 감지수단
    을 구비하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 미세 목표 범위는 상기 노멀 목표 범위를 소정 비율로 줄인 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 풀업 코드 생성수단은
    상기 노멀 목표범위 또는 미세 목표범위내에 상기 풀업 터미네이션 저항값이 있는지를 감지하기 레벨감지부;
    상기 레벨감지부의 감지결과에 대응하여 카운팅하여 상기 복수의 제어코드를 생성하는 카운팅부; 및
    상기 레벨감지부의 감지결과에 대응하여 상기 카운팅부의 카운팅 기준신호로 사용되는 카운팅 기준클럭을 제공하기 위한 카운팅제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  18. 제 17 항에 있어서,
    상기 카운팅부는
    상기 미세 구동신호에 응답하여 카운팅하는 값의 단위를 변화시키는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서,
    상기 카운팅부는,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅 제어부에서 출력되는 카운팅-구동신호와 상기 레벨감지부에서 출력되는 비교신호에 따라 업-카운팅 또는 다운-카운팅을 수행하여 프리-캐리와 프리-코드를 출력하기 위한 제1 단위 카운터와,
    상기 미세 구동신호에 응답하여 상기 프리-코드를 제1 코드신호로 출력하기 위한 출력 선택부와,
    상기 미세 구동신호에 응답하여 상기 카운팅-구동신호 또는 상기 프리-캐리를 제1 캐리-출력신호로 전달하기 위한 올림 선택부와,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅-구동신호와 상기 제1 캐리-출력신호의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 제2 캐리-출력신호와 제2 코드신호를 출력하기 위한 제2 단위 카운터와,
    상기 카운팅 기준클럭에 동기되어 상기 카운팅-구동신호와 상기 제2 캐리-출력신호의 논리레벨에 따라 업-카운팅 또는 다운-카운팅을 수행하여 제3 캐리-출력신호와 제3 코드신호를 출력하기 위한 제3 단위 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 올림 선택부는,
    상기 미세 구동신호의 비활성화 시 상기 카운팅-구동신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 미세 구동신호의 활성화 시 상기 프리-캐리를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제1 트랜스터 게이트 또는 상기 제2 트랜스퍼 게이트에 의해 전달된 신호를 상기 제1 캐리-출력신호로 출력하기 위한 제1 인버터 체인을 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서,
    상기 출력 선택부는,
    상기 미세 구동신호의 비활성화 시 상기 프리-코드를 전달하기 위한 제3 트랜스퍼 게이트와,
    상기 미세 구동신호의 활성화 시 접지전압을 전달하기 위한 제4 트랜스퍼 게이트와,
    상기 제3 트랜스퍼 게이트 또는 상기 제4 트랜스퍼 게이트에 의해 전달된 시호를 상기 제1 코드신호로 출력하기 위한 제2 인버터 체인을 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 기준범위 공급수단은
    제1 전압과 제2 전압 사이에 배치된 다수의 단위 전압분배수단;
    상기 다수의 단위 전압분배수단중 상기 노멀 목표범위에 대응하여 단위 전압분배수단을 선택하고, 상기 노멀 목표범위보다 줄어든 폭을 가지는 미세 목표범위의 폭을 제공하기 위해 상기 미세 구동신호에 응답하여 적어도 하나의 단위 전압분 배수단을 선택하기 위한 기준범위 선택부를 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 기준범위 공급수단은,
    상기 미세 구동신호에 응답하여 상기 노멀 목표범위의 폭과 상기 미세 목표범위의 폭을 조절하기 위한 레벨 조절부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  24. 제23항에 있어서,
    상기 노멀 조절 감지수단은
    상기 제1 및 제2 홀드신호를 입력으로 갖는 제1 낸드게이트;
    상기 미세 구동신호에 응답하여 상기 낸드게이트의 출력을 전달하기 위한 제5 트랜스퍼 게이트; 및
    상기 제5 트랜스퍼 게이트의 출력신호를 반전시켜 상기 미세 구동신호로 출력하기 위한 제1 인버터를 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제24항에 있어서,
    상기 전압분배수단은
    다수의 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서,
    상기 기준범위 선택부는
    상기 미세 구동신호의 비활성화시 상기 다수의 단위 전압분배수단중 대응하는 제1 및 제2 전압분배수단에 의해 정해지는 전압폭을 상기 노멀 목표 범위로 제공하기 위한 제1 및 제2 전송게이트; 및
    상기 미세 구동신호의 활성화시 상기 다수의 단위 전압분배수단중 대응하는 제3 및 제4 전압분배수단에 의해 정해지는 전압폭을 상기 미세 목표 범위로 제공하기 위한 제3 및 제4 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 레벨 조절부는,
    상기 미세 구동신호의 활성화에 응답하여 상기 제1 전압분배수단의 일측과 타측노드를 연결시키기 위한 제5 전송게이트; 및
    상기 미세 구동신호의 활성화에 응답하여 상기 제2 전압분배수단의 일측과 타측노드를 연결시기키 위한 제6 전송게이트를 구비하는 것을 특징으로 하는 반도체 장치.
  28. 제17항에 있어서,
    ZQ 저항값 계산신호를 입력받아 상기 카운팅 제어부로 클럭신호를 제공하고, 상기 풀업코드 생성수단의 활성화를 제어하기 위한 제어신호를 생성하는 ZQ 저항값 측정 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  29. ZQ 저항의 저항값에 대응하는 노멀 목표 범위를 제공하는 단계;
    복수의 제어코드에 대응되는 출력 저항값을 제공하기 위는 단계;
    상기 복수의 제어코드를 조절하여 상기 출력저항값이 상기 노멀 목표 범위 안에 위치하도록 상기 복수의 제어코드를 생성하는 단계;
    상기 출력저항값이 상기 노멀 목표 범위 안에 위치함을 감지하여 미세 구동신호를 생성하는 단계;
    상기 미세 구동신호에 응답하여 미세 목표 범위를 제공하는 단계; 및
    상기 복수의 코드신호를 조절하여 상기 출력저항값이 상기 미세 목표 범위에 위치하도록 조절하는 단계
    을 포함하는 반도체 장치의 구동방법.
  30. 제29항에 있어서,
    상기 미세 목표 범위는 상기 노멀 목표 범위를 소정 비율로 줄인 것을 특징으로 하는 반도체 장치의 구동방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947119B2 (en) 2012-06-29 2015-02-03 SK Hynix Inc. Impedance calibration circuits with adjustable reference voltages
US10276220B2 (en) 2016-12-01 2019-04-30 Samsung Electronics Co., Ltd. ZQ calibration method of memory device with shared ZQ pin and memory device performing the ZQ calibration method

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
US7996590B2 (en) 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US8335115B2 (en) 2004-12-30 2012-12-18 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US7408379B2 (en) * 2006-12-18 2008-08-05 Samsung Electronics Co., Ltd. Impedance calibration circuit and semiconductor device including the same
TW200910373A (en) 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
US7795918B2 (en) * 2007-08-16 2010-09-14 Texas Instruments Incorporated Adjusting output buffer timing based on drive strength
KR100863535B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR100932548B1 (ko) * 2007-12-11 2009-12-17 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
JP2009246725A (ja) * 2008-03-31 2009-10-22 Renesas Technology Corp インピーダンスの調整が可能な出力バッファを備えた半導体装置
KR100897302B1 (ko) * 2008-04-10 2009-05-14 주식회사 하이닉스반도체 데이터 라인 터미네이션 회로
KR100942955B1 (ko) * 2008-07-14 2010-02-17 주식회사 하이닉스반도체 터미네이션 저항회로
KR100945813B1 (ko) 2008-08-08 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로의 저항값 조정 코드 생성 장치 및 방법
KR100974225B1 (ko) * 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
KR101006090B1 (ko) * 2008-12-29 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101046242B1 (ko) * 2009-06-30 2011-07-04 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
JP2011040983A (ja) * 2009-08-11 2011-02-24 Renesas Electronics Corp 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法
KR101020299B1 (ko) * 2009-09-28 2011-03-07 주식회사 하이닉스반도체 임피던스 매칭장치
KR20110051860A (ko) * 2009-11-11 2011-05-18 삼성전자주식회사 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
KR101138706B1 (ko) * 2009-11-30 2012-04-20 에스케이하이닉스 주식회사 반도체 회로
KR101094984B1 (ko) * 2010-03-31 2011-12-20 주식회사 하이닉스반도체 반도체 집적회로의 임피던스 조정 장치
KR101062777B1 (ko) 2010-04-30 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101047062B1 (ko) 2010-04-30 2011-07-06 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR101206498B1 (ko) * 2010-07-08 2012-11-29 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로 및 그 동작 방법
KR101110795B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치
US9224430B2 (en) 2011-07-27 2015-12-29 Micron Technology, Inc. Devices, methods, and systems supporting on unit termination
WO2014072769A1 (en) * 2012-11-07 2014-05-15 Freescale Semiconductor, Inc. Method and Apparatus for Maintaining an Accurate I/O Calibration cell
JP2014102867A (ja) 2012-11-20 2014-06-05 Toshiba Corp 半導体記憶装置及びその制御方法
KR20150049267A (ko) * 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US10348721B2 (en) * 2013-10-30 2019-07-09 Hewlett Packard Enterprise Development Lp User authentication
KR102185284B1 (ko) 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
KR102126716B1 (ko) 2014-03-21 2020-06-25 삼성전자주식회사 비휘발성 메모리 장치의 구동 방법 및 이를 이용하는 비휘발성 메모리 장치
US9838011B2 (en) 2014-04-01 2017-12-05 Capital Microelectronics Co., Ltd. Integrated circuit chip and its impedance calibration method
US10401886B1 (en) * 2014-07-30 2019-09-03 Cirrus Logic, Inc. Systems and methods for providing an auto-calibrated voltage reference
US9317052B1 (en) * 2014-11-24 2016-04-19 SK Hynix Inc. Semiconductor apparatus with calibration circuit and system including the same
KR20160105091A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 터미네이션 회로, 이를 포함하는 인터페이스 회로 및 시스템
KR102363346B1 (ko) * 2015-08-20 2022-02-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102378520B1 (ko) * 2015-08-26 2022-03-25 에스케이하이닉스 주식회사 반도체 장치 및 시스템
US9520164B1 (en) * 2015-09-04 2016-12-13 Kabushiki Kaisha Toshiba ZQ calibration circuit and semiconductor device including the same
US10284198B2 (en) 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
KR20170061418A (ko) * 2015-11-26 2017-06-05 삼성전자주식회사 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치
JP6807642B2 (ja) * 2016-01-08 2021-01-06 ザインエレクトロニクス株式会社 送信装置
KR102584637B1 (ko) 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
JP2018045743A (ja) 2016-09-13 2018-03-22 東芝メモリ株式会社 半導体装置及びメモリシステム
KR20180038104A (ko) * 2016-10-05 2018-04-16 에스케이하이닉스 주식회사 캘리브레이션 회로를 사용하는 출력 회로 및 이를 포함하는 반도체 장치 및 시스템
KR20180046428A (ko) 2016-10-27 2018-05-09 삼성전자주식회사 메모리 장치 및 그것의 트레이닝 방법
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
KR102391503B1 (ko) * 2017-09-11 2022-04-28 에스케이하이닉스 주식회사 임피던스 캘리브레이션 회로를 포함하는 메모리 시스템
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102432800B1 (ko) 2017-11-20 2022-08-17 에스케이하이닉스 주식회사 피드백 시스템 및 그 동작 방법
CN109873641A (zh) * 2017-12-05 2019-06-11 长鑫存储技术有限公司 一种驱动电阻校准电路
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102517713B1 (ko) * 2018-04-17 2023-04-05 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
CN109817258B (zh) * 2019-01-02 2021-04-27 长江存储科技有限责任公司 一种zq校准电路和方法
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR20220070643A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083814A (ko) * 2003-03-25 2004-10-06 삼성전자주식회사 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치
KR20040095912A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 온 디램 터미네이션 저항 조정 회로 및 그 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261948A (ja) * 1997-03-17 1998-09-29 Nec Corp 出力インピーダンス自己補正回路付半導体集積回路
US7051130B1 (en) * 1999-10-19 2006-05-23 Rambus Inc. Integrated circuit device that stores a value representative of a drive strength setting
JP2001210095A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp メモリモジュール
JP2001274323A (ja) 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
JP2003317499A (ja) * 2002-04-26 2003-11-07 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP3807351B2 (ja) * 2002-06-21 2006-08-09 日本電気株式会社 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路
EP1643647A4 (en) * 2003-06-24 2006-06-14 Matsushita Electric Ind Co Ltd DEVICE AND METHOD FOR ADAPTING OUTPUT IMPEDANCE IN A SIGNAL TRANSMISSION SYSTEM
JP4290537B2 (ja) * 2003-11-26 2009-07-08 株式会社ルネサステクノロジ 半導体装置
KR100610007B1 (ko) * 2004-06-14 2006-08-08 삼성전자주식회사 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법
KR100642008B1 (ko) * 2004-06-28 2006-11-02 삼성전자주식회사 임피던스 제어회로 및 임피던스 제어방법
KR100588601B1 (ko) * 2005-06-09 2006-06-14 삼성전자주식회사 임피던스 제어 회로
KR100744039B1 (ko) * 2005-09-27 2007-07-30 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US7626416B2 (en) * 2005-12-12 2009-12-01 Micron Technology, Inc. Method and apparatus for high resolution ZQ calibration
US7423450B2 (en) * 2006-08-22 2008-09-09 Altera Corporation Techniques for providing calibrated on-chip termination impedance
US7459930B2 (en) * 2006-11-14 2008-12-02 Micron Technology, Inc. Digital calibration circuits, devices and systems including same, and methods of operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040083814A (ko) * 2003-03-25 2004-10-06 삼성전자주식회사 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치
KR20040095912A (ko) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 온 디램 터미네이션 저항 조정 회로 및 그 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947119B2 (en) 2012-06-29 2015-02-03 SK Hynix Inc. Impedance calibration circuits with adjustable reference voltages
US10276220B2 (en) 2016-12-01 2019-04-30 Samsung Electronics Co., Ltd. ZQ calibration method of memory device with shared ZQ pin and memory device performing the ZQ calibration method

Also Published As

Publication number Publication date
CN101127235A (zh) 2008-02-20
CN100576341C (zh) 2009-12-30
JP5069507B2 (ja) 2012-11-07
JP2008017475A (ja) 2008-01-24
US20080001623A1 (en) 2008-01-03
US7528626B2 (en) 2009-05-05
KR20080002692A (ko) 2008-01-04

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