TWI395225B - 晶片內建終端裝置之校準電路 - Google Patents

Description

晶片內建終端裝置之校準電路

本發明關於一種用於將一半導體記憶體裝置中之阻抗匹配的一晶片內建終端(ODT)裝置之一終端電路與一校準電路之間之一失配最小化的技術。

本發明主張2007年12月11日所申請的韓國專利申請案第10－2007－0128283號之優先權，該案之全文以引用的方式併入本文中。

半導體裝置係實施於積體電路(IC)晶片中(例如中央處理單元(CPU)、記憶體、及閘極陣列)，且其併入許多電氣產品中(例如個人電腦、伺服器及工作站)。大部分半導體裝置包括一接收電路，其經組態成用以經由輸入接點而從外部接收信號；及一輸出電路，其經組態成用以經由輸出接點而提供內部信號至外部之。

此類電子產品之一朝向高速操作的趨勢導致一小幅寬用於半導體裝置之間之一介面信號，以減少信號轉移上所花費之一延遲時間。然而，逐漸減小信號幅寬之此一趨勢影響到外部雜訊，此外，在一介面終端因阻抗失配所致之信號反射也變得關鍵。此阻抗失配一般係由外部雜訊、電力供應電壓變化、操作溫度變化、製程變化等等引起。阻抗失配可能導致資料之高速傳輸上之困難及輸出資料失真。若一失真之輸出信號被傳輸，則一設定/保持時間失效或一輸入位準決定誤差等可能經常發生在一接收側。

特別的係，為了解決上述問題，一需要高速性能之記憶體裝置係在一IC晶片內之一輸入接點附近採用一阻抗匹配電路，其係稱為一ODT電路。在一典型之ODT體系中，源終端係由一輸出電路執行於傳輸端，且並聯終端係由一終端電路執行，終端電路則相對於一耦合至輸入接點之接收電路而並聯連接。

ZQ校準係關於一產生上拉與下拉校準碼之程序，該等校準碼則隨著PVT(程序、電壓及溫度)條件而改變。ODT裝置之電阻(例如，在一記憶體裝置中之DQ接點處之終端電阻)係使用由ZQ校準所得之上拉與下拉碼校準。在此，ZQ校準之一詞係從利用一校準節點(ZQ)執行校準之事實導出。

文後，吾人將描述ZQ校準如何執行於一ODT裝置中。

圖1係一經組態成用以在一習知ODT裝置中執行ZQ校準之校準電路之方塊圖。

參考圖1，習知ODT裝置包括一上拉校準電阻器單元110、一虛設校準電阻器單元120、一下拉校準電阻器單元130、一參考電壓產生器102、比較器103與104、及計數器105與106。上拉校準電阻器單元110包括複數個上拉電阻器，其回應於上拉校準碼PCODE<0：N>之每一者而接通/關閉。虛設校準電阻器單元120具有與上拉校準電阻器單元110相同之組態。下拉校準電阻器單元130包括複數個下拉電阻器，其回應於下拉校準碼NCODE<0：N>之每一者而接通/關閉。

上拉校準電阻器單元110主要產生上拉校準碼PCODE<0：N>，同時以一連接至一校準節點ZQ之外部電阻器101校準。虛設校準電阻器單元120與下拉校準電阻器單元130其次使用已由上拉校準電阻器單元110產生之上拉校準碼PCODE<0：N>，以產生下拉校準碼NCODE<0：N>。

比較器103將校準節點ZQ處之一電壓與一從參考電壓產生器102產生之參考電壓VREF(通常設定於VDDQ/2)比較，藉此產生上/下信號(UP/DOWN)。在此，校準節點ZQ處之電壓係藉由將上拉校準電阻器單元110耦合於與一ZQ接針連接之外部電阻器101(通常240 Ω)而產生，該接針係佈置於校準節點ZQ之一晶片外。

計數器105接收上/下信號(UP/DOWN)，以產生如二元碼之上拉校準碼PCODE<0：N>，其將並聯連接之上拉電阻器接通/關閉，藉此校準上拉校準電阻器單元110之總電阻。上拉校準電阻器單元110之校準電阻再次影響校準節點ZQ之電壓，且上述校準程序係接著重複。亦即，上拉校準電阻器單元110係經校準以致使上拉校準電阻器單元110之總電阻係等於外部電阻器101之電阻，其係稱為一上拉校準。

在上拉校準期間產生之該二元碼，亦即上拉校準碼PCODE<0：N>，其輸入至虛設校準電阻器單元120，因而決定虛設校準單元120之總電阻。結果，虛設校準電阻器單元120之電阻係等於上拉校準單元110之電阻。隨後，一下拉校準係以一相似於上拉校準之方式執行。更明確地說， 下拉校準單元130使用比較器104及計數器106校準以致使一節點A處之一電壓係等於參考電壓VREF，亦即，下拉校準電阻器單元130之總電阻係等於虛設校準單元120之總電阻，其係稱為一下拉校準。

從ZQ校準(亦即，上拉與下拉校準)所得之二元碼PCODE<0：N>及NCODE<0：N>係在輸入/輸出接點處輸入至上拉與下拉電阻器(終端電阻器)，其在圖1所示校準電路之上拉與下拉校準電阻器單元110與130中係相似組態，故可決定ODT裝置之電阻。在一記憶體裝置中，在一DQ接點處之上拉與下拉電阻器之電阻得以決定。

圖2係一方塊圖，其說明一半導體記憶體裝置之一輸出驅動器(終端電路)之終端電阻如何使用從圖1之校準電路產生之校準碼PCODE<0：N>及NCODE<0：N>決定。

經組態成用以輸出該半導體記憶體裝置中之資料的輸出驅動器包括提供於上/下電路中之前級驅動器210與220、及用於輸出資料之上拉與下拉終端電阻器單元230與240。

提供於上/下電路中之前級驅動器210、220分別控制上拉終端電阻器單元230與下拉終端電阻器單元240。當高位準資料係輸出時，上拉終端電阻器單元230係接通，使得一資料接針DQ到達"高位"。反之，當低位準資料係輸出時，下拉終端電阻器單元240係接通，使得資料接針DQ到達"低位"。亦即，資料接針DQ被上拉或下拉終止，藉此輸出高或低位準資料。

在被接通之上拉終端電阻器單元230中之電阻器之數目 係由上拉校準碼PCODE<0：N>決定，且在被接通之下拉終端電阻器單元240中之電阻器之數目係由下拉校準碼NCODE<0：N>決定。更明確地說，上拉與下拉終端電阻器單元230與240之間何者被接通，主要是根據輸出資料之一邏輯位準而決定，但是終端電阻器單元230或240中所提供之電阻器有多少電阻器被接通則係由上拉校準碼PCODE<0：N>或下拉校準碼NCODE<0：N>決定。

以參考而言，上拉與下拉終端電阻器單元230與240之目標電阻不必要等於校準電阻器單元(參見圖1之校準電阻器單元110、120與130)之電阻(240 Ω)，但是可為240 Ω的一半(120 Ω)或四分之一(60 Ω)等等。由於終端電阻可以根據一應用系統而改變，用於240 Ω、120 Ω及60 Ω之終端電阻器單元230與240皆可以提供且必要時其可選擇性使用。在圖2中，參考符號DQP_CTRL及DQN_CTRL表示輸入至前級驅動器210與220之各種示範性控制信號。

ODT裝置之校準操作係假設圖1之校準電路之校準單元110與130具有與圖2之終端電路之終端電阻器單元230與240相同之組態，且其同樣受到PVT變化影響。然而，位於圖1之校準電路之ZQ接點之一側處的組態並非完全相同於圖2之終端電路之DQ接點之一側處的組態。例如，儘管上拉校準電阻器單元110係連接至校準節點ZQ及下拉校準電阻器單元130係連接至圖1之校準電路中之節點A，但是圖2之終端電路之上拉與下拉終端電阻器單元230與240二者皆連接至DQ接點。再者，圖1之校準電路與圖2之終端 電路之間之目標電阻有一差異。因此，一失配必然存在於圖1之校準電路與圖2之終端電路之間。

因此，即使在校準操作係執行後，終端電路之終端電阻仍可能較低於或較大於目標電阻。

本發明之具體實施例係指提供一種晶片內建終端(ODT)裝置之校準電路，其可減低發生於ODT裝置中之一終端電路與一校準電路之間之一失配。

基本上，並聯電阻器之接通/關閉狀態係由一校準碼決定，如同習知校準電路。然而，有些並聯電阻器之接通強度可以由一控制信號控制，導致電阻之輕微變化。因此，此亦改變校準碼，且該校準碼之此改變係接著反射於一終端電路之電阻。因此，一終端電阻可以等於一目標電阻。

基本上，上拉與下拉校準單元中之並聯電阻器之接通/關閉狀態係由上拉與下拉校準碼決定，如同習知校準電路。然而，有些並聯電阻器之接通強度可以由上拉與下拉控制信號控制，因而改變上拉與下拉校準碼。因此，上拉與下拉終端電阻器單元之電阻也改變，使得終端電阻可以等於一目標電阻。

根據本發明之一態樣，提供一碼產生單元，其經組態成用以接收一校準節點之一電壓與一參考電壓，以產生校準碼，及一校準電阻器單元，其包含並聯電阻器，該等電阻器係回應於該等校準碼之每一者而接通/關閉且連接至該校準節點，該等並聯電阻器之至少一者之一接通強度係由 一控制信號控制。

文後，根據本發明之一晶片內建終端(ODT)裝置之一校準電路將參考附圖而詳細描述。

圖3係根據本發明之一具體實施例之一ODT裝置之一校準電路之方塊圖。

在圖3之具體實施例中，說明一產生僅一種校準碼PCODE<0：N>之校準電路，因為該校準電路並非總是產生二種校準碼PCODE<0：N>及NCODE<0：N>。在一輸入/輸出節點(DQ)係在一終端電路中僅上拉或下拉終止之情況中，該校準電路也產生僅一種校準碼，亦即上拉校準碼PCODE<0：N>或下拉校準碼NCODE<0：N>。

例如，若該校準電路係用於決定一輸出驅動器之終端電阻，則該校準電路應該產生上拉校準碼PCODE<0：N>及下拉校準碼NCODE<0：N>兩者，因為該輸出驅動器將該輸入/輸出節點上拉及下拉終止。然而，若該校準電路係用於決定一輸入緩衝器之終端電阻，該校準電路應該僅產生上拉校準碼PCODE<0：N>，因為該輸入緩衝器將該輸入/輸出節點(DQ)上拉終止。

根據本發明之具體實施例之該校準電路包括一碼產生單元300及一校準電阻器單元310。碼產生單元300接收一校準節點ZQ之一電壓及一參考電壓VREF，以產生校準碼PCODE<0：N>，例如校準碼PCODE<0：5>。校準電阻器單元310包括並聯電阻器320、330與340，其係連接至校準節 點ZQ且回應於該等校準碼PCODE<0：5>之每一者而接通/關閉。並聯電阻器320、330與340之至少一者(例如並聯電阻器340)之接通強度係由控制信號TM0與TM1控制。

碼產生單元300包括一比較器302，其經組態成用以比較連接至一外部電阻器301之校準節點ZQ之電壓與參考電壓VREF；及一計數器303，其經組態成用以根據比較器302之比較結果而計數校準碼PCODE<0：5>。因此，如同習知校準電路，校準碼PCODE<0：5>之值致使校準電阻器單元310之總電阻等於外部電阻器301之總電阻。

更明確地說，校準電阻器單元310包括開關321、331與341，其經組態成用以回應於該等校準碼PCODE<0：5>之每一者而接通/關閉，及並聯電阻器320、330與340，其經組態成用以並聯連接至校準節點ZQ且分別由開關321、331與341接通/關閉。在此，開關321、331與341之至少一者(例如開關341)之接通強度係由控制信號TM0與TM1控制。

無論開關341(其接通強度係受控制)為接通或關閉，亦即開關341之接通/關閉狀態係由校準碼PCODE<5>決定，但是其接通強度係由控制信號TM0與TM1控制。

開關341(其接通強度係受控制)包括並聯連接之複數個電晶體342、343與344。電晶體342、343與344之接通/關閉狀態係由指定至此之校準碼PCODE<5>決定，但是在電晶體342、343與344之中有多少電晶體係接通，亦即所使用之電晶體之數目，其係由控制信號TM0與TM1決定。

為此目的，開關341可經設計以致使一些電晶體(例如電 晶體343與344)根據控制信號TM0與TM1而關閉，且其無關於校準碼PCODE<5>。詳言之，電晶體343與344並未直接接收校準碼PCODE<5>，而是分別接收對控制信號TM0與TM1及校準碼PCODE<5>執行OR運算之OR閘極345與346之輸出信號。因此，當控制信號TM0與TM1係啟動時，電晶體343、344係始終關閉，而無關於校準碼PCODE<5>。

根據本發明，校準電阻器單元310中之並聯電阻器340之接通強度係由控制信號TM0與TM1控制。若開關341之接通強度係由控制信號TM0與TM1控制，則流過並聯電阻器340之電流量係改變，其在校準節點ZQ之一電壓位準上具有一影響。再者，因為校準節點ZQ之電壓位準係改變，校準碼PCODE<0：5>之值亦係改變。

根據本發明，可以根據控制信號TM0與TM1改變該校準電路中所產生之校準碼PCODE<0：5>之值。校準碼PCODE<0：5>之值決定該終端電路之該終端電阻。因此，若該終端電阻與目標電阻之間有一誤差，控制信號TM0與TM1之位準被調整以改變校準碼PCODE<0：5>之值，因而使該終端電阻等於該目標電阻。

亦即，該校準電路與該終端電路之間之一失配僅藉由調整控制信號TM0與TM1之邏輯位準得以校正。

儘管圖3舉例說明僅一電阻器340之接通強度受到控制，本發明並不限於此。因此，本發明亦可施加於複數個電阻器(例如電阻器330與340)之接通強度受到控制之情形。若僅電阻器340之接通強度係如圖3中所示地受到控制，則較 佳為電阻器340具有一較高於電阻器320、330與340之電阻。此使得即使僅一電阻器340之接通強度受到控制，仍可校正一廣範圍之誤差。

在圖3中，外部電阻器301係連接至校準節點ZQ作為一下拉電阻器，且校準電阻器單元310係連接至校準節點ZQ作為一上拉電阻器，使上拉校準碼PCODE<0：5>得以產生。不同於此組態的係，為了產生下拉校準碼NCODE<0：5>，外部電阻器301係連接至校準節點ZQ作為一上拉電阻器，且校準電阻器單元310係連接至校準節點ZQ作為一下拉電阻器。在此情況下，PMOS電晶體應該以NMOS電晶體替代。

控制信號TM0與TM1為測試模式信號，其邏輯位準可以根據一模式暫存器集(MRS)、一熔絲電路之切斷資訊或類似者而改變。

圖4係根據本發明之另一具體實施例之一ODT裝置之一校準電路之方塊圖。

不同於圖3之前述具體實施例的係，圖4說明一校準電路產生下拉校準碼NCODE<0：N>以及上拉校準碼PCODE<0：N>。

參考圖4，此具體實施例之校準電路包括一碼產生單元400、一上拉校準電阻器單元410、一虛設校準電阻器單元450及一下拉校準電阻器單元490。碼產生單元400接收一校準節點ZQ之一電壓與一參考電壓VREF以產生上拉校準碼PCODE<0：5>，及接收一節點A之一電壓與該參考電壓VREF以產生下拉校準碼NCODE<0：5>。上拉校準電阻器單 元410包括上拉並聯電阻器420、430與440，其係連接至校準節點ZQ且回應於該等上拉校準碼PCODE<0：5>之每一者而接通/關閉。上拉並聯電阻器420、430與440之至少一者(例如上拉並聯電阻器440)之接通強度係由上拉控制信號TM_UP0與TM_UP1控制。下拉校準電阻器單元490包括下拉並聯電阻器520、530與540，其係連接至節點A且回應於該等下拉校準碼NCODE<0：5>之每一者而接通/關閉。下拉並聯電阻器520、530與540之至少一者(例如下拉並聯電阻器520)之接通強度係由下拉控制信號TM_DN0與TM_DN1控制。

碼產生單元400包括一第一比較器402，其經組態成用以將校準節點ZQ之電壓與參考電壓VREF比較；一第一計數器404，其經組態成用以根據第一比較器402之比較結果而計數上拉校準碼PCODE<0：5>；一第二比較器403，其經組態成用以將節點A之電壓與參考電壓VREF比較；及一第二計數器405，其經組態成用以根據第二比較器403之比較結果而計數下拉校準碼NCODE<0：5>。因此，如同習知校準電路，上拉校準碼PCODE<0：5>之值致使上拉校準電阻器單元410之總電阻等於外部電阻器401，且下拉校準碼NCODE<0：5>之值致使下拉校準電阻器單元490之總電阻等於虛設校準電阻器單元450之總電阻。結果，外部電阻器401、上拉校準電阻器單元410、虛設校準電阻器單元450及下拉校準電阻器單元490皆具有相同電阻。

更明確地說，上拉校準電阻器單元410包括上拉開關 421、431與441，其經組態成用以回應於該等上拉校準碼PCODE<0：5>之每一者而接通/關閉，及上拉並聯電阻器420、430與440，其經組態成用以並聯連接至校準節點ZQ且分別由上拉開關421、431與441接通/關閉。在此，上拉開關421、431與441之至少一者(例如上拉開關441)之接通強度係由上拉控制信號TM_UP0與TM_UP1控制。上拉校準電阻器單元410具有與前述具體實施例之校準電阻器單元(圖3之310)相同之組態，不同的係僅"上拉"一詞加到"校準電阻器單元"前面，以利於將"上拉"功能與"下拉"功能區別於彼此。因此，針對上拉校準電阻器單元410之進一步描述將在此予以省略。

虛設校準電阻器單元450具有與上拉校準電阻器單元410相同之組態，不同的係節點A被上拉，而非校準節點ZQ。

下拉校準電阻器單元490包括下拉開關501、511與521，其經組態成用以回應於該等下拉校準碼NCODE<0：5>之每一者而接通/關閉，及下拉並聯電阻器500、510與520，其經組態成用以並聯連接至節點A且分別由下拉開關501、511與521接通/關閉。在此，下拉開關501、511與521之至少一者(例如下拉開關521)之接通強度係由下拉控制信號TM_DN0與TM_DN1控制。

下拉開關521之接通/關閉狀態係由下拉校準碼NCODE<5>決定，但是其接通強度係由下拉控制信號TM_DN0與TM_DN1控制。

下拉開關521(其接通強度係受控制)包括並聯連接之複 數個下拉電晶體522、523與524。因此，下拉電晶體522、523與524之接通/關閉狀態係由指定至此之下拉校準碼NCODE<5>決定，但是在下拉電晶體522、523與524之中有多少電晶體係接通，亦即所使用之下拉電晶體522、523與524之數目，其係由下拉控制信號TM_DN0與TM_DN1決定。

為此目的，下拉開關521可經設計以致使一些下拉電晶體522、523與524(例如下拉電晶體523與524)根據控制信號TM_DN0與TM_DN1而關閉，且其無關於校準碼NCODE<5>。詳言之，下拉電晶體523與524並未直接接收校準碼PCODE<5>，而是分別接收對反下拉控制信號TM_DN0B與TM_DN1B及下拉校準碼NCODE<5>執行AND運算之AND閘極525與526之輸出信號。在此，反下拉控制信號TM_DN0B與TM_DN1B分別表示下拉控制信號TM_DNO與TM_DN1之反信號。據此，當控制信號TM0與TM1係啟動時，下拉電晶體523與524係始終關閉，而無關於下拉校準碼NCODE<5>。

在圖4之此具體實施例中，上拉校準電阻器單元410中之上拉並聯電阻器440之接通強度係由上拉控制信號TM_UP0與TM_UP1控制。同樣地，下拉校準電阻器單元490中之下拉並聯電阻器520之接通強度係由下拉控制信號TM_DN0與TM_DN1控制。相似於圖3之前述具體實施例，上拉校準碼PCODE<0：5>之值可以藉由調整上拉控制信號TM_UP0與TM_UP1之邏輯位準而改變，且下拉校準碼NCODE<0：5> 之值也可以藉由調整下拉控制信號TM_DN0與TM_DN1之邏輯位準而改變。

因此，該校準電路與該終端電路(例如，輸出驅動器)之間之一失配僅藉由調整控制信號TM_UP0、TM_UP1、TM_DN0及TM_DN1之邏輯位準得以校正。該等上拉與下拉終端電阻器單元之每一者之電阻可以係等於該目標電阻。

儘管圖4舉例說明在上拉校準電阻器單元410中之該等上拉電阻器420、430與440之間僅一電阻器440之接通強度受到控制，及在下拉校準電阻器單元490中之該等下拉電阻器500、510與520之間僅一電阻器520之接通強度受到控制，本發明並不限於此。因此，本發明亦可施加於複數個電阻器(例如上拉電阻器430與440及下拉電阻器510與520)之接通強度受到控制之情形。若僅一電阻器440或520之接通強度係如圖4中所示地受到控制，則較佳為電阻器440或520具有一較高於電阻器420、430與440或500、510與520之電阻。此使得即使僅一電阻器440或520之接通強度受到控制，仍可校正一廣範圍之誤差。

上拉及下拉控制信號TM_UP0、TM_UP1、TM_DN0及TM_DN2為測試模式信號，其邏輯位準可以根據一模式暫存器集(MRS)、一熔絲電路之切斷資訊或類似者而改變。

如上所述，根據本發明之一ODT裝置之一校準電路中，其可根據一控制信號以控制一些或所有並聯電阻器之接通強度。因此，一校準電阻器單元之總電阻係改變，其導致 校準碼之變化。據此，本發明之校準電路之優點在於其可以藉由僅控制使用該控制信號之該接通強度來校正一目標電阻與一終端電阻之間之一誤差或失配。

儘管參考特定較佳具體實施例已描述本發明，但習知此項技術者應明白，可進行各種變化及修改而不脫離隨附申請專利範圍所定義之本發明之精神及範疇。

101‧‧‧外部電阻器

102‧‧‧參考電壓產生器

103‧‧‧比較器

104‧‧‧比較器

105‧‧‧計數器

106‧‧‧計數器

110‧‧‧上拉校準電阻器單元

120‧‧‧虛設校準電阻器單元

130‧‧‧下拉校準電阻器單元

210‧‧‧前級驅動器

220‧‧‧前級驅動器

230‧‧‧上拉終端電阻器單元

240‧‧‧下拉終端電阻器單元

300‧‧‧碼產生單元

301‧‧‧外部電阻器

302‧‧‧比較器

303‧‧‧計數器

310‧‧‧校準電阻器單元

320‧‧‧並聯電阻器

321‧‧‧開關

330‧‧‧並聯電阻器

331‧‧‧開關

340‧‧‧並聯電阻器

341‧‧‧開關

342‧‧‧電晶體

343‧‧‧電晶體

344‧‧‧電晶體

345‧‧‧OR閘極

346‧‧‧OR閘極

400‧‧‧碼產生單元

401‧‧‧外部電阻器

402‧‧‧第一比較器

403‧‧‧第二比較器

404‧‧‧第一計數器

405‧‧‧第二計數器

410‧‧‧上拉校準電阻器單元

420‧‧‧上拉並聯電阻器

421‧‧‧上拉開關

430‧‧‧上拉並聯電阻器

431‧‧‧上拉開關

440‧‧‧上拉並聯電阻器

441‧‧‧上拉開關

450‧‧‧虛設校準電阻器單元

490‧‧‧下拉校準電阻器單元

500‧‧‧下拉並聯電阻器

501‧‧‧下拉開關

510‧‧‧下拉並聯電阻器

511‧‧‧下拉開關

520‧‧‧下拉並聯電阻器

521‧‧‧下拉開關

522‧‧‧下拉電晶體

523‧‧‧下拉電晶體

524‧‧‧下拉電晶體

525‧‧‧AND閘極

526‧‧‧AND閘極

A‧‧‧節點

DQ‧‧‧資料接針/輸入/輸出節點

ZQ‧‧‧校準節點

圖1係一經組態成用以在一習知晶片內建終端(ODT)裝置中執行ZQ校準之校準電路之方塊圖。

圖2係一方塊圖，其說明一半導體記憶體裝置之一輸出驅動器(終端電路)之終端電阻如何使用從圖1之校準電路產生之校準碼(PCODE<0：N>及NCODE<0：N>)決定。

圖3係根據本發明之一具體實施例之一ODT裝置之一校準電路之方塊圖。

圖4係根據本發明之另一具體實施例之一ODT裝置之一校準電路之方塊圖。

300‧‧‧碼產生單元

301‧‧‧外部電阻器

302‧‧‧比較器

303‧‧‧計數器

310‧‧‧校準電阻器單元

320‧‧‧並聯電阻器

321‧‧‧開關

330‧‧‧並聯電阻器

331‧‧‧開關

340‧‧‧並聯電阻器

341‧‧‧開關

342‧‧‧電晶體

343‧‧‧電晶體

344‧‧‧電晶體

345‧‧‧OR閘極

346‧‧‧OR閘極

ZQ‧‧‧校準節點

Claims (17)

1. 一種一晶片內建終端(ODT)裝置之校準電路，其包含：一碼產生單元，其經組態成用以接收一校準節點之一電壓與一參考電壓，以產生校準碼；及一校準電阻器單元，其包括開關及經由該等開關以並聯連接至該校準節點之並聯電阻器，其中該等開關之每一者係回應於該等校準碼之相對應之一者而接通/關閉且該等開關之至少一者具有一由一控制信號控制之接通強度。
2. 如請求項1之校準電路，其中接收該控制信號之該等開關之每一者包括並聯連接之複數個電晶體，該等電晶體之接通/關閉狀態係由指定至該等電晶體之該等校準碼之該相對應之一者決定，該控制信號決定該複數個電晶體中有多少個係接通。
3. 如請求項1之校準電路，其中各接通強度受控開關包括並聯連接之複數個電晶體，其回應於指定至該等電晶體之該校準碼而接通/關閉，該等電晶體之至少一者係根據該控制信號而關閉，且無關於指定至該等電晶體之該校準碼。
4. 如請求項1之校準電路，其中該等開關之每一者包括並聯連接之複數個PMOS電晶體，其回應於指定至該等電晶體之該等校準碼之相對應之一者而接通/關閉，該等PMOS電晶體之至少一者並非直接接收該等校準碼之相對應之一者，而是接收對該控制信號及指定至該等電晶 體之該校準碼執行一OR運算的一OR閘極之一輸出信號。
5. 如請求項1之校準電路，其中該控制信號之一邏輯位準係由一模式暫存器集(MRS)或一熔絲電路之切斷資訊決定。
6. 如請求項1之校準電路，其中連接至接收該控制信號之該等開關的該等並聯電阻器之每一者具有一較高於連接至沒有接收該控制信號之該等開關的該等並聯電阻器之電阻的電阻。
7. 如請求項1之校準電路，其中該碼產生單元包括一比較器，其經組態成用以比較該校準節點之電壓與該參考電壓；及一計數器，其經組態成用以根據該比較器之一比較結果而計數該等校準碼。
8. 如請求項1之校準電路，其中該校準電阻器單元係經校準以致使該等並聯電阻器之總電阻係等於一與該校準節點連接之外部電阻器之一電阻。
9. 一種一ODT裝置之校準電路，其包含：一碼產生單元，其經組態成用以接收一校準節點之一電壓與一參考電壓兩者，以產生上拉校準碼，及用以接收一另一節點之一電壓與該參考電壓，以產生下拉校準碼；一上拉校準電阻器單元，其包括連接至該校準節點之複數個上拉並聯電阻器及複數個上拉開關，該等開關之每一者係回應於該等上拉校準碼之相對應之一者而接通/ 關閉，該等上拉開關之至少一者具有一由一上拉控制信號控制之接通強度；一虛設校準電阻器單元，其具有與該上拉校準電阻器單元相同之組態，且經組態成用以上拉該另一節點；及一下拉校準電阻器單元，其包括連接至該另一節點之複數個下拉並聯電阻器及複數個下拉開關，該等開關之每一者係回應於該等下拉校準碼之相對應之一者而接通/關閉，該等下拉開關之至少一者具有一由一下拉控制信號控制之接通強度。
10. 如請求項9之校準電路，其中該等上拉並聯電阻器係經由該等上拉開關以並聯連接至該校準節點及該等下拉並聯電阻器係經由該等下拉開關以並聯連接至該另一節點。
11. 如請求項10之校準電路，其中該等上拉開關之每一者包括並聯連接之複數個上拉電晶體，該等上拉電晶體之接通/關閉狀態係由指定至該等上拉電晶體之該等上拉校準碼之該相對應一者決定，且該等上拉電晶體係接通之數目則係由該上拉控制信號決定；及該等下拉開關之每一者包括並聯連接之複數個下拉電晶體，該等下拉電晶體之接通/關閉狀態係由指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者決定，且該複數個下拉電晶體係接通之數目則係由該下拉控制信號決定。
12. 如請求項10之校準電路，其中： 接收該上拉控制信號之該等上拉開關之每一者包括並聯連接之複數個上拉電晶體，且其回應於指定至該等上拉電晶體之該等上拉校準碼之該相對應之一者而接通/關閉，該等上拉電晶體之至少一者係根據該上拉控制信號而關閉，且無關於指定至該等上拉電晶體之該等上拉校準碼之該相對應之一者；及接收該下拉控制信號之該等下拉開關之每一者包括並聯連接之複數個下拉電晶體，且其回應於指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者而接通/關閉，該等下拉電晶體之至少一者係根據該下拉控制信號而關閉，且無關於指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者。
13. 如請求項10之校準電路，其中：接收該上拉控制信號之該等上拉開關之每一者包括並聯連接之複數個上拉電晶體，且其回應於指定至該等上拉電晶體之該等上拉校準碼之該相對應之一者而接通/關閉，該等上拉電晶體之至少一者接收對該上拉控制信號及指定至該等上拉電晶體之該等上拉校準碼之該相對應之一者執行一OR運算的一OR閘極之一輸出信號，而非直接接收指定至該等上拉電晶體之該等上拉校準碼之該相對應之一者；及接收該下拉控制信號之該等下拉開關之每一者包括並聯連接之複數個下拉電晶體，且其回應於指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者而接通/關 閉，該等下拉電晶體之至少一者接收對該下拉控制信號及指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者執行一AND運算的一AND閘極之一輸出信號，而非直接接收指定至該等下拉電晶體之該等下拉校準碼之該相對應之一者。
14. 如請求項9之校準電路，其中該上拉控制信號及該下拉控制信號之邏輯位準係由一模式暫存器集(MRS)或一熔絲電路之切斷資訊決定。
15. 如請求項9之校準電路，其中連接至接收該上拉控制信號之該等上拉開關的該等上拉並聯電阻器之每一者具有一較高於連接至沒有接收該上拉控制信號之該等開關的該等上拉並聯電阻器之電阻的電阻；及連接至接收該下拉控制信號之該等開關的該等下拉並聯電阻器具有一較高於連接至接收該下拉控制信號之該等開關的該等下拉並聯電阻器之電阻的電阻。
16. 如請求項9之校準電路，其中該碼產生單元包括：一第一比較器，其經組態成用以比較該校準節點之該電壓與該參考電壓；一第一計數器，其經組態成用以根據該第一比較器之一比較結果而計數該等上拉校準碼；一第二比較器，其經組態成用以比較該另一節點之該電壓與該參考電壓；及一第二計數器，其經組態成用以根據該第二比較器之一比較結果而計數該等下拉校準碼。
17. 如請求項9之校準電路，其中該上拉校準電阻器單元係經校準以致使該等上拉並聯電阻器之總電阻係等於一與該上拉校準節點連接之外部電阻器之一電阻；及該下拉校準電阻器單元係經校準以致使該等下拉並聯電阻器之總電阻係等於該虛設電阻器單元之一電阻。