KR101113329B1

KR101113329B1 - 온다이 터미네이션 회로

Info

Publication number: KR101113329B1
Application number: KR1020100029939A
Authority: KR
Inventors: 김용주; 김형수; 최해랑; 장재민
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-04-01
Filing date: 2010-04-01
Publication date: 2012-02-24
Also published as: US8319520B2; US20110241726A1; KR20110110555A; US8810274B2; US20130043901A1

Abstract

온다이 터미네이션 회로는 기준전압의 레벨에 따라 기준주기신호를 생성하는 기준주기신호 생성부와 패드의 전압 레벨에 따라 제1 주기신호를 생성하는 제1 주기신호 생성부와 상기 제1 주기신호와 상기 기준주기신호의 주기를 비교하여 복수의 구동신호를 카운팅하는 주기비교부 및 상기 복수의 구동신호에 따라 상기 패드를 구동하는 구동부를 포함한다.

Description

온다이 터미네이션 회로{ON DIE TERMINATION CIRCUIT}

본 발명은 온다이 터미네이션 회로에 관한 것이다.

오늘날 반도체 장치는 고용량, 저전력 구동 및 고속동작을 위해 끊임없이 개량되고 있다. 특히, 반도체 장치는 고속 동작을 위해 송수신하는 신호의 주파수를 증가시키고 있다. 그러나, 신호의 주파수가 증가하면, 잡음(noise)에 취약해지고, 임피던스 미스매칭(impedance mismatching)에 의한 신호의 반사도 발생한다. 그래서, 반도체 장치는 온다이 터미네이션 회로(on-die termination circuit)라 불리우는 임피던스 매칭회로를 구비하고 있다.

도 1은 종래기술에 따른 온다이 터미네이션 회로를 나타낸 블록도이다.

도 1에 도시된 바와 같이, 온다이 터미네이션 회로는 패드(DQPAD1)와 외부저항(R1)과 비교부(1)와 카운터(2) 및 구동부(3)로 구성된다.

패드(DQPAD1)는 데이터가 입/출력되는 데이터 입/출력 패드(DQ pad)로서, 금속패턴으로 구성된다. 외부저항(R1)은 패드(DQPAD1)의 일측에 접속된 저항이다.

비교부(2)는, 도 2에 도시된 바와 같이, 패드전압(VPAD1)과 기준전압(VREF1) 각각을 입력받는 두 개의 NMOS트랜지스터(N1, N2)와 정전류원으로 동작하는 두 개의 PMOS트랜지스터(P4, P5)로 구성된 차동증폭기로 구현된다. 여기서, 기준전압(VREF1)은 외부저항(R1)과 구동부(3)의 저항값이 동일한 상태에서 측정된 패드전압(VPAD1)의 레벨이다. 이와 같은 구성의 비교부(2)는 패드전압(VPAD1)과 기준전압(VREF1)을 비교하여 비교신호(COM1)를 생성한다. 예를 들어, 비교부(2)는 패드전압(VPAD1)이 기준전압(VREF1)보다 높을 경우 하이레벨의 비교신호(COM1)를 출력하고, 패드전압(VPAD1)이 기준전압(VREF1)보다 낮을 경우 로우레벨의 비교신호(COM1)를 출력한다.

카운터(2)는 비교신호(COM1)에 응답하여 3비트의 구동신호(DRVP<1:3>)를 1비트씩 순차적으로 카운팅하여 출력한다. 즉, 카운터(2)는 비교신호(COM1)가 하이레벨인 경우, 구동신호(DRVP<1:3>)를 1비트씩 업카운팅(up counting)하여 구동신호(DRVP<1:3>)의 비트값을 증가시키고, 비교신호(COM1)가 로우레벨인 경우, 구동신호(DRVP<1:3>)를 1비트씩 다운카운팅(down counting)하여 구동신호(DRVP<1:3>)의 비트값을 감소시킨다. 카운터(2)는 일반적인 3비트 카운터 회로로 구성된다.

구동부(3)는 3비트의 구동신호(DRVP<1:3>)에 응답하여 패드(DQPAD1)를 구동한다. 구체적으로, 구동부(3)는 제1 구동신호(DRVP<1>)를 게이트로 입력받아 패드(DQPAD1)를 구동하는 제1 PMOS트랜지스터(P1)와 제2 구동신호(DRVP<2>)를 게이트로 입력받아 패드(DQPAD1)를 구동하는 제2 PMOS트랜지스터(P2) 및 제3 구동신호(DRVP<3>)를 게이트로 입력받아 패드(DQPAD1)를 구동하는 제3 PMOS트랜지스터(P3)로 구성된다. 이와 같은 제1 내지 제3 PMOS트랜지스터(P1~P3)는 제1 내지 제3 구동신호(DRVP<1:3>)에 따라 패드(DQPAD1)를 구동한다.

이상과 같은 온다이 터미네이션 회로의 동작은 다음과 같다. 이때, 온다이 터미네이션 회로의 임피던스 매칭 동작 전, 3비트의 구동신호(DRVP<1:3>) 중 제1 및 제2 구동신호(DRVP<1:2>)는 하이레벨이고, 제3 구동신호(DRVP<3>)는 로우레벨인 것으로 가정한다.

먼저, 비교기(1)가 패드전압(VPAD1)과 기준전압(VREF1)을 비교하여 비교신호(COM1)를 출력한다.

이때, 제1 경우로서, 패드전압(VPAD1)이 기준전압(VREF1)보다 레벨이 높다면, 비교기(1)는 비교신호(COM1)를 하이레벨로 천이시킨다. 패드전압(VPAD1)이 기준전압(VREF1)보다 레벨이 높다는 것은 구동부(3)가 외부저항(R1)보다 저항값이 높다는 것을 의미한다. 이어서, 카운터(2)는 하이레벨의 비교신호(COM1)에 응답하여 3비트의 구동신호(DRVP<1:3>)중 제2 구동신호(DRVP<2>)를 하이레벨로 천이시킨다. 구동부(3)의 제2 PMOS트랜지스터(P2)는 하이레벨의 제2 구동신호(DRVP<2>)에 의해 턴오프(turn off)되어 구동부(3)의 저항값을 감소시키고, 이에 따라 패드전압(VPAD1)의 레벨은 감소된다. 이때 변화된 구동부(3)의 저항값이 외부저항(R1)의 저항값과 동일하다면 카운터(2)는 3비트의 구동신호(DRVP<1:3>)의 레벨을 고정시켜 임피던스 매칭 동작을 완료한다.

제2 경우로서, 패드전압(VPAD1)이 기준전압(VREF1)보다 레벨이 낮다면, 비교기(1)는 비교신호(COM1)를 로우레벨로 천이시킨다. 패드전압(VPAD1)이 기준전압(VREF1)보다 레벨이 낮다는 것은 구동부(3)가 외부저항(R1)보다 저항값이 낮다는 것을 의미한다. 이어서, 카운터(2)는 로우레벨의 비교신호(COM1)에 응답하여 3비트의 구동신호(DRVP<1:3>)중 제3 구동신호(DRVP<3>)를 로우레벨로 천이시킨다. 구동부(3)의 제3 PMOS트랜지스터(P2)는 로우레벨의 제3 구동신호(DRVP<3>)에 따라 턴온(turn on)되어 구동부(3)의 저항값을 감소시키고, 이에 따라 패드전압(VPAD1)의 레벨은 증가한다. 이때 변화된 구동부(3)의 저항값이 외부저항(R1)의 저항값과 동일하다면 카운터(2)는 3비트의 구동신호(DRVP<1:3>)의 레벨을 고정시켜 임피던스 매칭 동작을 완료한다.

상술한 바와 같이, 종래기술에 따른 온다이 터미네이션 회로는 비교기(1)를 이용하여 패드전압(VPAD1)와 기준전압(VREF1)의 레벨을 비교하고, 비교결과에 따라 구동부(3)의 저항값을 가변시켜 외부저항(R1)과 구동부(3)의 저항값을 같게 한다.

그런데, 도 2와 같은 비교기(1)를 구성하는 트랜지스터들(N1, N2, P4, P5) 중, 두 개의 PMOS트랜지스터(P4, P5)는 정전류원으로 동작하기 때문에 동일한 사이즈로 제조되어야 한다. 하지만, 제조 공정의 특성, 예컨대 식각플라즈마의 분포 차이, 소스파워(식각플라즈마를 웨이퍼 방향으로 끌어당기기 위해 인가하는 파워)의 분포 차이 등에 의해 두 개의 PMOS트랜지스터(P4, P5)는 동일한 사이즈포 제조되지 못하며, 이에 따라 두 개의 PMOS트랜지스터(P4, P5)는 정전류원으로 동작하지 못한다.

따라서, 비교기(1)는 임피던스 매칭 동작이 완료된 후에도 일정레벨의 오프셋(offset)전압을 발생시킨다. 즉, 패드전압(VPAD1)과 기준전압(VREF2)의 레벨이 동일하면 비교기(1)의 오프셋전압은 0인 것이 바람직하나, 두 개의 PMOS트랜지스터(P4, P5)의 사이즈가 서로 다르면 패드전압(VPAD1)과 기준전압(VREF2)의 레벨이 동일하여도 비교기(1)의 오프셋전압은 0이 아닌 일정레벨이 된다.

따라서, 임피던스 매칭 동작이 완료된 후에도 비교기(1)는 하이 또는 로우의 비교신호(COM1)를 생성하여 카운터(2)를 동작시키고, 카운터(2)에 의해 구동부(3)의 저항값이 변화된다. 결국, 구동부(3)와 외부저항(R1)의 저항값이 달라져 신호의 반사를 방지할 수 없다.

본 발명은 비교기의 오동작으로 인한 임피던스 미스매칭을 방지하는 온다이 터미네이션 회로를 개시한다.

이를 위해, 본 발명은 기준전압의 레벨에 따라 기준주기신호를 생성하는 기준주기신호 생성부와 패드의 전압 레벨에 따라 제1 주기신호를 생성하는 제1 주기신호 생성부와 상기 제1 주기신호와 상기 기준주기신호의 주기를 비교하여 복수의 구동신호를 카운팅하는 주기비교부 및 상기 복수의 구동신호에 따라 상기 패드를 구동하는 구동부를 포함하는 온다이 터미네이션 회로를 제공한다.

도 1은 종래기술에 따른 온다이 터미네이션 회로를 나타낸 블록도이다.
도 2는 도 1과 같은 온다이 터미네이션 회로의 비교부를 나타낸 회로도이다.
도 3은 본 발명의 일실시예에 따른 온다이 터미네이션 회로를 나타낸 블록도이다.
도 4는 도 3에 도시된 기준주기신호 생성부를 나타낸 회로도이다.
도 5는 도 3에 도시된 제1 주기신호 생성부를 나타낸 회로도이다.
도 6은 도 3에 도시된 주기비교부를 나타낸 회로도이다.
도 7은 도 6에 도시된 위상주파수 검출부를 나타낸 회로도이다.
도 8은 도 6에 도시된 로우패스필터를 나타낸 회로도이다.
도 9는 도 6에 도시된 구동신호 생성부를 나타낸 회로도이다.
도 10은 도 6에 도시된 카운트부를 나타낸 회로도이다.
도 11 및 도 12는 도 3과 같은 온다이 터미네이션 회로의 동작을 나타낸 타이밍도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 3은 본 발명의 일실시예에 따른 온다이 터미네이션 회로를 나타낸 블록도이다.

도 3에 도시된 바와 같이, 온다이 터미네이션 회로는 기준주기신호 생성부(11)와 제1 주기신호 생성부(12)와 주기비교부(13)와 구동부(14)와 기준전압 생성부(15) 및 외부저항(R13)으로 구성된다.

기준주기신호 생성부(11)는, 도 4에 도시된 바와 같이, 제1 바이어스신호 생성부(111)와 제1 발진부(112)로 구성된다.

제1 바이어스신호 생성부(111)는 기준전압(VREF1)에 따라 제1 노드(nd1)를 풀다운구동하기 위한 풀다운소자로 동작하여 제1 바이어스신호(BIAS1)를 생성하는 제1 NMOS트랜지스터(N11)와 제1 바이어스신호(BIAS1)에 따라 제2 노드(nd2)를 풀업구동하기 위한 풀업소자로 동작하여 제2 바이어스신호(BIAS2)를 생성하는 제1 PMOS트랜지스터(P15)로 구성된다. 그리고, 제1 바이어스신호 생성부(111)는 제1 NMOS트랜지스터(N11)와 풀업전압인 전원전압 사이에 배치되고 제1 바이어스신호(BIAS1)를 게이트로 입력받는 제2 PMOS트랜지스터(P14)와 제1 PMOS트랜지스터(P15)와 풀다운전압인 접지전압 사이에 배치되고, 제2 바이어스신호(BIAS2)를 게이트로 입력받는 제2 NMOS트랜지스터(N12)를 더 포함한다. 이와 같은 구성의 제1 바이어스부(111)는 기준전압(VREF1)의 레벨에 따라 제1 바이어스신호(BIAS1)와 제2 바이어스신호(BIAS2)의 레벨을 결정하여 출력한다. 예를 들어, 기준전압(VREF1)의 레벨이 낮으면, 제1 노드(nd1)를 구동하는 제1 NMOS트랜지스터(N11)의 구동력이 낮아져 제1 바이어스전압(BIAS1)의 레벨이 높아지고, 제1 바이어스전압(BIAS1)의 레벨이 높기 때문에 제2 노드(nd2)를 구동하는 제1 PMOS트랜지스터(P15)의 구동력이 낮아져 제2 바이어스전압(BIAS2)의 레벨이 낮아진다. 반대로, 기준전압(VREF1)의 레벨이 높으면, 제1 노드(nd1)를 구동하는 제1 NMOS트랜지스터(N11)의 구동력이 높아져 제1 바이어스전압(BIAS1)의 레벨이 낮아지고, 제1 바이어스전압(BIAS1)의 레벨이 낮기 때문에 제2 노드(nd2)를 구동하는 제1 PMOS트랜지스터(P15)의 구동력이 높아져 제2 바이어스전압(BIAS2)의 레벨이 높아진다.

제1 발진부(112)는 제1 전원공급부(113)와 제2 전원공급부(114) 및 제1 인버터체인(115)으로 구성된다.

제1 전원공급부(113)는 제1 바이어스신호(BIAS1)을 게이트로 입력받아 제1 구동전압(VSUP1)을 생성하는 제3 내지 제5 PMOS트랜지스터(P16~P18)로 구성된다. 이와 같은 구성의 제1 전원공급부(113)는 제1 바이어스신호(BIAS1)의 레벨에 따라 제1 구동전압(VSUP1)을 제1 인버터체인(115)에 공급한다.

제2 전원공급부(114)는 제2 바이어스신호(BIAS2)을 게이트로 입력받아 제2 구동전압(VSUP2)을 생성하는 제3 내지 제5 NMOS트랜지스터(N13~N15)로 구성된다. 이와 같은 구성의 제2 전원공급부(114)는 제2 바이어스신호(BIAS2)의 레벨에 따라 제2 구동전압(VSUP2)을 제1 인버터체인(115)에 공급한다.

제1 인버터체인(115)은 제1 및 제2 구동전압(VSUP1, VSUP2)에 응답하여 구동하고, 직렬로 연결된 제1 내지 제3 인버터(1151~1153)으로 구성된다. 구체적으로는, 기준주기신호(OSC1)를 반전하는 제1 인버터(1151)와 제1 인버터(1151)의 출력을 반전하는 제2 인버터(1152) 및 제2 인버터(1152)의 출력을 반전하여 기준주기신호(OSC1)로 출력하는 제3 인버터(1153)로 구성된다. 제1 인버터체인(115)는 홀수의 인버터로 구성되는 것이 바람직하다. 이와 같은 구성의 제1 인버터체인(115)은 제1 및 제2 구동전압(VSUP1, VSUP2)에 따라 구동하여 기준주기신호(OSC1)를 생성한다.

이상과 같은 구성의 기준주기신호 생성부(11)는, 먼저, 기준전압(VREF1)의 레벨에 응답하여 제1 및 제2 바이어스전압(BIAS1, BIAS2)을 생성한다. 이어서, 기준주기신호 생성부(11)는 제1 및 제2 바이어스전압(BIAS1, BIAS2)의 레벨에 응답하여 제1 및 제2 구동전압(VSUP1, VSUP2)의 레벨을 결정하고, 결정된 제1 및 제2 구동전압(VSUP1, VSUP2)의 레벨에 응답하여 일정 주기를 갖는 기준주기신호(OSC1)로 출력한다. 이때, 기준주기신호(OSC1)의 주기는 기준전압(VREF1)의 레벨에 의해 결정된다. 예를 들어, 기준전압(VREF1)의 레벨이 낮다면 제1 바이어스신호 생성부(111)의 구동력은 감소하고, 이에 따라 제1 및 제2 전원공급부(113, 114)의 구동력도 감소하여 제1 및 제3 인버터(1151~1153) 각각의 지연량을 증가시킨다. 따라서, 기준주기신호(OSC1)의 주기는 길어진다. 반대로, 기준전압(VREF1)의 레벨이 높다면 제1 바이어스신호 생성부(111)의 구동력은 증가하고, 이에 따라 제1 및 제2 전원공급부(113, 114)의 구동력도 증가하여 제1 및 제3 인버터(1151~1153) 각각의 지연량을 감소시킨다. 따라서, 기준주기신호(OSC1)의 주기는 짧아진다.

제1 주기신호 생성부(12)는, 도 5에 도시된 바와 같이, 제2 바이어스신호 생성부(121)와 제2 발진부(122)로 구성된다.

제2 바이어스신호 생성부(121)는 패드전압(VPAD2)에 따라 제3 노드(nd3)를 풀다운구동하기 위한 풀다운소자로 동작하여 제3 바이어스신호(BIAS3)를 생성하는 제6 NMOS트랜지스터(N16)와 제3 바이어스신호(BIAS3)에 따라 제4 노드(nd4)를 풀업구동하기 위한 풀업소자로 동작하여 제4 바이어스신호(BIAS4)를 생성하는 제6 PMOS트랜지스터(P20)로 구성된다. 그리고, 제2 바이어스신호 생성부(121)는 제6 NMOS트랜지스터(N16)와 풀업전압인 전원전압 사이에 배치되고 제3 바이어스신호(BIAS3)를 게이트로 입력받는 제7 PMOS트랜지스터(P19)와 제6 PMOS트랜지스터(P20)와 풀다운전압인 접지전압 사이에 배치되고 제4 바이어스신호(BIAS4)를 게이트로 입력받는 제7 NMOS트랜지스터(N17)를 더 포함한다. 이와 같은 구성의 제2 바이어스부(121)는 패드전압(VPAD2)의 레벨에 따라 제3 바이어스신호(BIAS3)와 제4 바이어스신호(BIAS4)의 레벨을 결정하여 출력한다. 예를 들어, 패드전압(VPAD2)의 레벨이 낮으면, 제3 노드(nd3)를 구동하는 제6 NMOS트랜지스터(N16)의 구동력이 낮아져 제3 바이어스전압(BIAS3)의 레벨이 높아지고, 제3 바이어스전압(BIAS3)의 레벨이 높기 때문에 제4 노드(nd4)를 구동하는 제6 PMOS트랜지스터(P20)의 구동력이 낮아져 제4 바이어스전압(BIAS4)의 레벨이 낮아진다. 반대로, 패드전압(VPAD2)의 레벨이 높으면, 제4 노드(nd4)를 구동하는 제6 NMOS트랜지스터(N16)의 구동력이 높아져 제3 바이어스전압(BIAS3)의 레벨이 낮아지고, 제3 바이어스전압(BIAS3)의 레벨이 낮기 때문에 제4 노드(nd4)를 구동하는 제6 PMOS트랜지스터(P20)의 구동력이 높아져 제4 바이어스전압(BIAS4)의 레벨이 높아진다.

제2 발진부(122)는 제3 전원공급부(123)와 제4 전원공급부(124) 및 제2 인버터체인(125)으로 구성된다.

제3 전원공급부(123)는 제3 바이어스신호(BIAS3)을 게이트로 입력받아 제3 구동전압(VSUP3)을 생성하는 제8 내지 제10 PMOS트랜지스터(P21~P23)로 구성된다. 이와 같은 구성의 제3 전원공급부(123)는 제3 바이어스신호(BIAS3)의 레벨에 응답하여 제3 구동전압(VSUP3)을 제2 인버터체인(125)에 공급한다.

제4 전원공급부(124)는 제4 바이어스신호(BIAS4)을 게이트로 입력받아 제4 구동전압(VSUP4)을 생성하는 제8 내지 제10 NMOS트랜지스터(N18~N20)로 구성된다. 이와 같은 구성의 제4 전원공급부(124)는 제4 바이어스신호(BIAS4)의 레벨에 응답하여 제4 구동전압(VSUP4)을 제2 인버터체인(125)에 공급한다.

제2 인버터체인(125)은 제3 및 제4 구동전압(VSUP3, VSUP4)에 응답하여 구동하고, 직렬로 연결된 제4 내지 제6 인버터(1251~1253)으로 구성된다. 구체적으로는, 제1 주기신호(OSC2)를 반전하는 제4 인버터(1251)와 제4 인버터(1251)의 출력을 반전하는 제5 인버터(1252) 및 제5 인버터(1252)의 출력을 반전하여 제1 주기신호(OSC2)로 출력하는 제5 인버터(1253)로 구성된다. 제2 인버터체인(125)는 홀수의 인버터로 구성되는 것이 바람직하다. 이와 같은 구성의 제2 인버터체인(125)은 제3 및 제4 구동전압(VSUP3, VSUP4)에 따라 구동하여 제1 주기신호(OSC2)를 생성한다.

이상과 같은 구성의 제1 주기신호 생성부(12)는 패드전압(VPAD2)의 레벨에 응답하여 제3 및 제4 바이어스전압(BIAS3, BIAS4)을 생성한다. 이어서, 제1 주기신호 생성부(12)는 제3 및 제4 바이어스전압(BIAS3, BIAS4)의 레벨에 응답하여 제3 및 제4 구동전압(VSUP3, VSUP4)의 레벨을 결정하고, 결정된 제3 및 제4 구동전압(VSUP3, VSUP4)의 레벨에 응답하여 일정 주기를 갖는 제1 주기신호(OSC2)로 출력한다. 이때, 제1 주기신호(OSC2)의 주기는 패드전압(VPAD2)의 레벨에 의해 결정된다. 예를 들어, 패드전압(VPAD2)의 레벨이 낮다면 제2 바이어스신호 생성부(121)의 구동력은 감소하고, 이에 따라 제3 및 제4 전원공급부(123, 124)의 구동력도 감소하여 제4 및 제6 인버터(1251~1253) 각각의 지연량을 증가시킨다. 따라서, 제1 주기신호(OSC2)의 주기는 길어진다. 반대로, 패드전압(VPAD2)의 레벨이 높다면 제2 바이어스신호 생성부(121)의 구동력은 증가하고, 이에 따라 제3 및 제4 전원공급부(123, 124)의 구동력도 증가하여 제4 및 제6 인버터(1251~1253) 각각의 지연량을 감소시킨다. 따라서, 제1 주기신호(OSC2)의 주기는 짧아진다.

주기비교부(13)는, 도 6에 도시된 바와 같이, 위상주파수 검출부(131)와 로우패스필터(132)와 업데이트신호 생성부(133) 및 카운트부(134)로 구성된다.

위상주파수 검출부(131)는, 도 7에 도시된 바와 같이, 기준주기신호(OSC1)에 동기하여 풀업전압인 전원전압(VDD)을 제1 제어신호(CONT1)로 출력하는 제1 제어신호 생성부(1311)과 제1 주기신호(OSC2)에 동기하여 풀업전압인 전원전압(VDD)을 제2 제어신호(CONT2)로 출력하는 제2 제어신호 생성부(1312) 및 제1 및 제2 제어신호(CONT1, CONT2)에 응답하여 제1 및 제2 플립플롭(1311, 1312)을 리셋하기 위한 리셋신호(RST1)를 생성하는 리셋신호 생성부(1313)로 구성된다. 제1 및 제2 제어신호 생성부(1311, 1321)는 플립플롭으로 구성되고, 리셋신호 생성부(1313)는 제1 및 제2 제어신호(CONT1, CONT2)를 입력받는 앤드게이트(AND1)로 구성된다. 리셋신호(RST1)는 제1 및 제2 제어신호(CONT1, CONT2)가 하이레벨이면 인에이블되어, 제1 및 제2 제어신호 생성부(1311, 1312)를 리셋시킨다. 이와 같은 위상주파수 검출부(131)는 기준주기신호(OSC1)와 제1 주기신호(OSC2)의 주기에 응답하여 제1 및 제2 제어신호(CONT1, CONT2)를 생성한다. 예를 들어, 제1 주기신호(OSC2)가 기준주기신호(OSC1)보다 주기가 길다면, 위상주파수 검출부(131)는 하이레벨 구간이 로우레벨구간보다 긴 제1 제어신호(CONT1)와 로우레벨 구간이 하이레벨구간보다 긴 제2 제어신호(CONT2)를 생성한다. 반대로, 제1 주기신호(OSC2)가 기준주기신호(OSC1)보다 주기가 짧다면, 위상주파수 검출부(131)는 로우레벨 구간이 하이레벨구간보다 긴 제1 제어신호(CONT1)와 하이레벨 구간이 로우레벨구간보다 긴 제2 제어신호(CONT2)를 생성한다.

로우패스필터(132)는, 도 8에 도시된 바와 같이, 인에이블부(1321)와 비교부(1322)와 인버팅부(1323)와 풀업구동부(1324)로 구성된다.

인에이블부(1321)는 인에이블신호(EN1)를 게이트로 입력받는 제11 NMOS트랜지스터(N21)로 구성된다. 이와 같은 인에이블부(1321)는 로우패스필터(132)를 인에이블시킨다.

비교부(1322)는 제2 및 제1 제어신호(CONT2, CONT1) 각각을 게이트로 입력받는 제12 및 제13 NMOS트랜지스터(N22, N23)와 제6 노드(nd6)의 신호를 게이트로 입력받는 제11 PMOS트랜지스터(P24)와 제14 NMOS트랜지스터(N24) 및 제5 노드(nd5)의 신호를 게이트로 입력받는 제12 PMOS트랜지스터(P25)와 제14 NMOS트랜지스터(N25)로 구성된다.

인버팅부(1323)는 인에이블신호(EN1)를 반전하여 풀업인에이블신호(PU1)로 출력하는 제1 인버터(IN1)로 구성된다.

풀업구동부(1324)는 풀업인에이블신호(PU1)에 응답하여 제5 노드(nd5)를 풀업구동하는 제13 PMOS트랜지스터(P26)로 구성되되, 풀업전압이 제13 PMOS트랜지스터(P26)에 안정적으로 공급되는 것을 보장하기 위해 제1 캐패시터(C1)를 더 포함한다. 또한, 풀업구동부(1324)는 풀업인에이블신호(PU1)에 응답하여 제6 노드(nd6)를 풀업구동하는 제14 PMOS트랜지스터(P27)로 구성되되, 풀업전압이 제14 PMOS트랜지스터(P27)에 안정적으로 공급되는 것을 보장하기 위해 제2 캐패시터(C2)를 더 포함한다. 이와 같은 로우패스필터(132)는 인에이블신호(EN1)가 하이레벨로 인에이블될 때 구동하여, 제1 및 제2 제어신호(CONT1, CONT2)에 레벨의 응답하여 제1 및 제2 필터링신호(FILT1, FILT2)를 생성한다. 예를 들어, 제1 제어신호(CONT1)의 하이레벨구간이 제2 제어신호(CONT2)의 하이레벨구간보다 길다면, 제6 노드(nd6)가 풀다운구동되어 제2 필터링신호(FILT2)를 로우레벨로 천이시킨다. 이때, 제1 펄터링신호(FITL1)는 제13 PMOS트랜지스터(P26)에 의해 하이레벨로 유지된다. 반대로, 제2 제어신호(CONT2)의 하이레벨구간이 제1 제어신호(CONT1)의 하이레벨구간보다 길다면, 제5 노드(nd5)가 풀다운구동되어 제1 필터링신호(FILT1)를 로우레벨로 천이시킨다. 이때, 제2 펄터링신호(FITL2)는 제14 PMOS트랜지스터(P27)에 의해 하이레벨로 유지된다.

업데이트신호 생성부(133)는, 도 9에 도시된 바와 같이, 업데이트신호 출력부(1331)와 전치제어클록 생성부(1332) 및 제어클록 생성부(1333)로 구성된다.

업데이트신호 출력부(1331)은 제1 및 제2 필터링신호(FILT1, FILT2)를 입력받아 업데이트신호(UPDAT)로 출력하는 낸드게이트형 래치로 구성된다. 일반적으로 낸드게이트형 래치는 SR래치로도 불리운다. 이와 같은 업데이트신호 출력부(1331)는 제1 필터링신호(FILT1)과 로우레벨이고 제2 필터링신호(FILT2)가 하이레벨이면, 업데이트신호(UPDAT)를 하이레벨로 천이시킨다. 또한, 업데이트신호 출력부(1331)는 제1 필터링신호(FILT1)과 하이레벨이고 제2 필터링신호(FILT2)가 로우레벨이면, 업데이트신호(UPDAT)를 로우레벨로 천이시킨다.

전치제어클록 생성부(1332)는 제1 및 제2 필터링신호(FILT1, FILT2)의 레벨이 상이하면 전달신호(TRANS)를 하이레벨로 인에이블하여 출력하는 전달신호 출력부(1334)와 전달신호(TRANS)의 레벨과 업데이트신호(UPDAT) 및 제1 래치출력신호에 응답하여 전치제어클록(PRECCLK)을 출력하는 전치제어클록 출력부(1335)로 구성된다. 전달신호 출력부(1334)는 제1 및 제2 필터링신호(FILT1, FILT2)를 배타적 논리합하여 전달신호(XOR1)로 출력하는 제1 배타적 오아게이트(XOR1)로 구성된다. 이와 같은 구성의 전달신호 출력부(1334)는 제1 필터링신호(FILT1)가 하이레벨이고 제2 필터링신호(FILT2)가 로우레벨이거나, 제1 필터링신호(FILT1)가 로우레벨이고 제2 필터링신호(FILT2)가 하이레벨이면 전달신호(TRANS)를 하이레벨로 출력한다. 전치제어클록 출력부(1335)는 업데이트신호(UPDAT)와 제1 래치출력신호(LAT1)를 부정 논리곱하는 제1 낸드게이트(ND1)와 전달신호(TRANS)와 제1 낸드게이트(ND1)의 출력을 논리곱하여 전치제어클록(PRECCLK)으로 출력하는 제2 앤드게이트(AND2)로 구성된다.

이상의 구성과 같은 전치제어클록 생성부(1332)는 제1 및 제2 필터링신호(FILT1, FILT2)의 레벨이 상이해지면, 상이해진 구간만큼 인에이블되는 전치제어클록(PRECCLK)를 생성한다. 예를 들어, 제1 필터링신호(FILT1)가 하이레벨을 유지하고 제2 필터링신호(FILT2)가 하이레벨에서 로우레벨로 천이하면 전치제어클록(PRECCLK)은 제2 필터링신호(FITL2)가 로우레벨로 천이하는 시점에 하이레벨로 천이하여 출력한다. 그리고, 제1 필터링신호(FILT1)가 하이레벨에서 로우레벨로 천이하고 제2 필터링신호(FILT2)가 하이레벨을 유지하면 전치제어클록(PRECCLK)은 제1 필터링신호(FITL1)가 로우레벨로 천이하는 시점에 하이레벨로 천이하여 출력된다.

제어클록 생성부(1333)은 전치제어클록(PRECCLK)에 동기하여 풀업전압인 전원전압(VDD)을 제어클록(CCLK)으로 출력하는 플립플롭으로 구성된다.

카운트부(134)는, 도 10에 도시된 바와 같이, 바이너리 카운터(binary counter)로 구성된다. 이와 같은 구성의 카운트부(134)는 제어클록(CCLK)가 하이레벨인 구간에서 업데이트신호(UPDAT)에 응답하여 3비트의 구동신호(DRVP<1:3>)를 1비트씩 순차적으로 업 또는 다운카운팅하여 출력한다. 즉, 카운트부(14)는 제어클록(CCLK)가 하이레벨인 구간에서 업데이트신호(UPDAT)가 하이레벨인 경우 구동신호(DRVP<1:3>)를 1비트씩 업카운팅하여 구동신호(DRVP<1:3>)의 비트값을 증가시키고, 제어클록(CCLK)가 하이레벨인 구간에서 구동신호(UPDAT)가 로우레벨인 경우 구동신호(DRVP<1:3>)를 1비트씩 다운카운팅하여 구동신호(DRVP<1:3>)의 비트값을 감소시킨다.

구동부(14)는 제1 구동신호(DRVP<1>)에 응답하여 패드(DQPAD2)를 풀업구동하기 위한 풀업소자로 동작하는 제15 PMOS트랜지스터(P11)와 제2 구동신호(DRVP<2>)에 응답하여 패드(DQPAD2)를 풀업구동하기 위한 풀업소자로 동작하는 제16 PMOS트랜지스터(P12) 및 제3 구동신호(DRVP<3>)에 응답하여 패드(DQPAD2)를 풀업구동하기 위한 풀업소자로 동작하는 제17 PMOS트랜지스터(P13)로 구성된다. 이와 같은 제15 내지 제17 PMOS트랜지스터(P1~P3)는 제1 내지 제3 구동신호(DRVP<1:3>)에 따라 패드(DQPAD2)를 구동하여 패드전압(VPAD2)을 가변시킨다.

기준전압 생성부(15)는 풀업전압인 전원전압(VDD)을 분배하기 위한 제1 및 제2 저항(R11, R12)로 구성된다. 이와 같은 구성의 기준전압 생성부(16)는 전원전압(VDD)을 분배하여 기준전압(VREF1)를 생성한다.

전술한 바와 같은 온다이 터미네이션 회로의 동작을 설명하면 다음과 같다. 이때, 제1 구동신호(DRVP<1>)는 하이레벨이고, 제2 및 제3 구동신호(DRVP<2:3>)는 로우레벨인 것으로 가정한다.

도 11에 도시된 바와 같이, 제1 주기신호(OSC2)가 기준주기신호(OSC1)보다 주기가 길면, 위상주파수 검출부(131)는 하이레벨구간이 로우레벨구간보다 긴 제1 제어신호(CONT1)와 로우레벨구간이 하이레벨구간보다 긴 제2 제어신호(CONT2)를 생성한다.

인에이블신호(EN1)가 하이레벨로 인에이블된 구간에서 로우패스필터(132)는 로우레벨구간이 긴 제2 제어신호(CONT2)에 응답하여 하이레벨의 제1 필터링신호(FILT1)를 생성한다. 동시에, 로우패스필터(132)는 하이레벨구간이 긴 제1 제어신호(CONT1)에 응답하여 하이레벨에서 로우레벨로 천이하는 제2 필터링신호(FILT2)를 생성한다.

하이레벨의 제1 필터링신호(FILT1)와 로우레벨의 제2 필터링신호(FILT2)가 생성되면, 업데이트신호 생성부(133)는 업데이트신호(UPDAT)를 로우레벨로 천이시키고 제2 필터링신호(FILT2)가 로우레벨인 구간에 응답하여 제어클록(CCLK)를 하이레벨로 인에이블시킨다.

카운트부(134)는 제어클록(CCLK)가 하이레벨로 인에이블된 구간에서 업데이트신호(UPDAT)의 로우레벨에 응답하여 제1 구동신호(DRVP<1>)를 로우레벨로 천이시킨다.

구동부(14)는 로우레벨의 제1 구동신호(DRVP<1>)에 응답하여 패드(DQPAD2)를 구동하며, 이에 따라, 패드전압(VPAD2)의 레벨이 상승한다.

결과적으로, 레벨이 상승한 패드전압(VPAD2)으로 인해 제1 주기신호(OSC2)의 주기가 감소한다.

다음으로, 도 12에 도시된 바와 같이, 제1 주기신호(OSC2)가 기준주기신호(OSC1)보다 주기가 짧다면, 위상주파수 검출부(131)는 로우레벨구간이 하이레벨구간보다 긴 제1 제어신호(CONT1)와 하이레벨구간이 로우레벨구간보다 긴 제2 제어신호(CONT2)를 생성한다.

인에이블신호(EN1)가 하이레벨로 인에이블된 구간에서 로우패스필터(132)는 하이레벨구간이 긴 제2 제어신호(CONT2)에 응답하여 하이레벨의 제2 필터링신호(FILT2)를 생성한다. 동시에, 로우패스필터(132)는 로우레벨구간이 긴 제1 제어신호(CONT1)에 응답하여 하이레벨에서 로우레벨로 천이하는 제1 필터링신호(FILT1)를 생성한다.

로우레벨의 제1 필터링신호(FILT1)와 하이레벨의 제2 필터링신호(FILT2)가 생성되면, 업데이트신호 생성부(133)는 업데이트신호(UPDAT)를 하이레벨로 천이시키고 제1 필터링신호(FILT1)가 로우레벨인 구간에 응답하여 제어클록(CCLK)를 하이레벨로 인에이블시킨다.

카운트부(134)는 제어클록(CCLK)가 하이레벨로 인에이블된 구간에서 업데이트신호(UPDAT)의 하이레벨에 응답하여 제1 구동신호(DRVP<1>)를 하이레벨로 천이시킨다.

구동부(14)는 하이레벨의 제1 구동신호(DRVP<1>)에 응답하여 패드(DQPAD2)를 구동하는 구동력이 감소되며, 이에 따라, 패드전압(VPAD2)의 레벨이 하강한다.

결과적으로, 레벨이 하강한 패드전압(VPAD2)으로 인해 제1 주기신호(OSC2)의 주기는 증가한다.

온다이 터미네이션 회로는 도 11 및 도 12와 같은 동작을 반복한 후, 구동부(14)와 외부저항(R13)의 저항값이 일치되면 구동신호(DRVP<1:3>)의 레벨을 고정시켜, 임피던스 매칭동작을 완료한다.

전술한 바와 같은 본 발명의 일 실시예에 따른 온다이 터미네이션 회로는 비교대상의 기준이 되는 기준주기신호(OSC1)와 패드전압(VPAD2)의 레벨에 따라 주기가 가변하는 제1 주기신호(OSC2)의 주기를 검출하고, 검출된 결과에 따라 구동부(14)를 동작시켜 반도체 메모리 장치 내부의 저항과 외부의 저항을 같게 한다. 이때, 본 발명의 일 실시예에 따른 온다이 터미네이션 회로는 비교기를 사용하지 않기 때문에, 비교기의 오류로 인한 온다이 터미네이션 회로의 오동작을 방지할 수 있다.

11 : 기준주기신호 생성부 12 : 제1 주기신호 생성부
13 : 주기비교부 14 : 구동부
15 : 기준전압 생성부 DQPAD2 : 패드

Claims

기준전압의 레벨에 따라 기준주기신호를 생성하는 기준주기신호 생성부;
패드의 전압 레벨에 따라 제1 주기신호를 생성하는 제1 주기신호 생성부;
상기 제1 주기신호와 상기 기준주기신호의 주기를 비교하여 복수의 구동신호를 카운팅하는 주기비교부; 및
상기 복수의 구동신호에 따라 상기 패드를 구동하는 구동부
를 포함하는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 기준주기신호 생성부는 상기 기준전압의 레벨이 높으면 주기가 짧아지고, 상기 기준전압의 레벨이 낮으면 주기가 길어지는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 기준주기신호 생성부는
상기 기준전압의 레벨에 따라 제1 및 제2 바이어스신호을 생성하는 제1 바이어스신호 생성부; 및
상기 제1 및 제2 바이어스신호에 응답하여 기준주기신호를 생성하는 제1 발진부를 포함하는 온다이 터미네이션 회로.
제 3 항에 있어서, 상기 제1 바이어스신호 생성부는
상기 기준전압의 레벨에 따라 제1 노드를 풀다운구동하여 상기 제1 바이어스신호를 생성하는 제1 풀다운소자; 및
상기 제1 바이어스신호의 레벨에 따라 제2 노드를 풀업구동하여 상기 제2 바이어스신호를 생성하는 제1 풀업소자를 포함하는 온다이 터미네이션 회로.
제 3 항에 있어서, 상기 제1 발진부는
상기 기준주기신호를 출력하는 제1 인버터 체인;
상기 제1 바이어스신호에 응답하여 상기 제1 인버터 체인에 풀업전압을 공급하는 제1 전원공급부; 및
상기 제2 바이어스신호에 응답하여 상기 제1 인버터 체인에 풀다운전압을 공급하는 제2 전원공급부를 포함하는 온다이 터미네이션 회로.
제 5 항에 있어서, 상기 제1 인버터 체인은 홀수의 인버터인 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 기준전압은 풀업전압을 분배하는 저항소자에 의해 생성되는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 제1 주기신호 생성부는 상기 패드의 전압 레벨이 높으면 주기가 짧아지고, 상기 패드의 전압 레벨이 낮으면 주기가 길어지는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 제1 주기신호 생성부는
상기 패드의 전압 레벨에 따라 제3 바이어스신호 및 제4 바이어스신호를 생성하는 제2 바이어스신호 생성부; 및
상기 제3 바이어스신호 및 상기 제4 바이어스신호에 응답하여 상기 제1 주기신호를 생성하는 제2 발진부를 포함하는 온다이 터미네이션 회로.
제 9 항에 있어서, 상기 제2 바이어스신호 생성부는
상기 패드의 전압 레벨에 따라 제3 노드를 풀다운구동하여 상기 제3 바이어스신호를 생성하는 제3 풀다운소자; 및
상기 제3 바이어스신호의 레벨에 응답하여 제4 노드를 풀업구동하여 상기 제4 바이어스신호를 생성하는 제4 풀업소자를 포함하는 온다이 터미네이션 회로.
제 9 항에 있어서, 상기 제2 발진부는
상기 제1 주기신호를 출력하는 제2 인버터 체인;
상기 제3 바이어스신호에 응답하여 상기 제2 인버터 체인에 풀업전압을 공급하는 제3 전원공급부; 및
상기 제4 바이어스신호에 응답하여 상기 제2 인버터 체인에 풀다운전압을 공급하는 제4 전원공급부를 포함하는 온다이 터미네이션 회로.
제 11 항에 있어서, 상기 제2 인버터 체인은 홀수의 인버터인 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 주기비교부는
상기 제1 주기신호와 상기 기준주기신호의 주기를 검출하여 제1 및 제2 제어신호를 생성하는 위상주파수 검출부;
상기 제1 및 제2 제어신호를 로우패스 필터링하여 제1 및 제2 필터링신호로 출력하는 로우패스필터;
상기 제1 및 제2 필터링신호에 응답하여 제어클록과 업데이트신호를 생성하는 업데이트신호 생성부; 및
상기 제어클록에 동기하여 상기 업데이트신호를 상기 복수의 구동신호로 출력하는 카운트부를 포함하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 위상주파수 검출부는
상기 제1 및 제2 제어신호에 응답하여 리셋신호를 생성하는 리셋신호 생성부;
상기 기준주기신호에 동기하여 풀업전압을 상기 제1 제어신호로 출력하고, 상기 리셋신호에 의해 리셋되는 제1 제어신호 출력부; 및
상기 제1 주기신호에 동기하여 상기 풀업전압을 상기 제2 제어신호로 출력하고, 상기 리셋신호에 의해 리셋되는 제2 제어신호 출력부를 포함하는 온다이 터미네이션 회로.
제 14 항에 있어서, 상기 제1 및 제2 제어신호 출력부는 상기 제1 및 제2 제어신호가 하이레벨이면 리셋되는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 로우패스필터는 상기 제1 제어신호가 상기 제2 제어신호보다 하이레벨 구간이 길면, 하이레벨의 상기 제1 필터링신호와 로우레벨의 상기 제2 필터링신호를 출력하는 온다이 터미네이션 회로.
제 16 항에 있어서, 상기 로우패스필터는 상기 제2 제어신호가 상기 제1 제어신호보다 하이레벨 구간이 길면, 로우레벨의 상기 제1 필터링신호와 하이레벨의 상기 제2 필터링신호를 출력하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 로우패스필터는
상기 제1 및 제2 제어신호를 비교하여 상기 제1 및 제2 필터링신호로 출력하는 비교부;
인에이블신호를 반전하여 풀업인에이블신호로 출력하는 제1 인버터; 및
상기 풀업인에이블신호에 응답하여 상기 제1 및 제2 필터링신호가 출력되는 제5 및 제6 노드를 풀업구동하는 풀업구동부를 포함하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 업데이트신호 생성부는 상기 제1 필터링신호가 하이레벨이고 상기 제2 필터링신호가 로우레벨이면, 로우레벨의 상기 업데이트신호를 생성하는 온다이 터미네이션 회로.
제 19 항에 있어서, 상기 업데이트신호 생성부는 상기 제1 필터링신호가 로우레벨이고 상기 제2 필터링신호가 하이레벨이면, 하이레벨의 상기 업데이트신호를 생성하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 업데이트신호 생성부는
상기 제1 및 제2 필터링신호에 응답하여 상기 업데이트신호를 출력하는 업데이트신호 출력부;
상기 제1 및 제2 필터링신호의 레벨이 상이하면 전치제어클록을 출력하는 전치제어클록 생성부; 및
상기 전치제어클록에 동기하여 풀업전압을 상기 제어클록으로 출력하는 제어클록 생성부를 포함하는 온다이 터미네이션 회로.
제 21 항에 있어서, 상기 업데이트신호 출력부는 상기 제1 및 제2 필터링신호를 입력받아 상기 업데이트신호와 제1 래치출력신호를 출력하는 낸드게이트형 래치인 온다이 터미네이션 회로.
제 22 항에 있어서, 상기 전치제어클록 생성부는
상기 제1 및 제2 필터링신호의 레벨이 상이하면 전달신호를 인에이블하여 출력하는 전달신호 출력부; 및
상기 전달신호의 레벨과 상기 업데이트신호와 상기 제1 래치출력신호에 응답하여 전치제어클록을 출력하는 전치제어클록 출력부를 포함하는 온다이 터미네이션 회로.
제 23 항에 있어서, 상기 전달신호 출력부는 상기 제1 필터링신호가 하이레벨이고 상기 제2 필터링신호가 로우레벨이면 하이레벨의 상기 전달신호를 생성하는 온다이 터미네이션 회로.
제 24 항에 있어서, 상기 전달신호 출력부는 상기 제1 필터링신호가 로우레벨이고 상기 제2 필터링신호가 하이레벨이면 하이레벨의 상기 전달신호를 생성하는 온다이 터미네이션 회로.
제 23 항에 있어서, 상기 전달신호 출력부는 상기 제1 및 제2 필터링신호를 배타적 논리합하여 상기 전달신호로 출력하는 제1 논리소자인 온다이 터미네이션 회로.
제 23 항에 있어서, 상기 전치제어클록 출력부는
상기 업데이트신호와 상기 업데이트신호의 반전신호를 부정 논리곱하는 제2 논리소자; 및
상기 전달신호와 상기 제2 논리소자의 출력을 논리곱하여 상기 전치제어클록으로 출력하는 제3 논리소자를 포함하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 카운트부는 상기 제어클록의 인에이블구간에서, 상기 업데이트신호의 레벨에 따라 상기 복수의 구동신호를 업 또는 다운카운팅하는 온다이 터미네이션 회로.
제 13 항에 있어서, 상기 카운트부는 상기 제어클록의 인에이블구간에서 상기 업데이트신호가 로우레벨이면 상기 복수의 구동신호를 업카운팅하고, 상기 업데이트신호가 하이레벨이면 상기 복수의 구동신호를 다운카운팅하는 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 구동부는 상기 복수의 구동신호에 응답하여 상기 패드를 풀업구동하는 복수의 풀업소자인 온다이 터미네이션 회로.
제 1 항에 있어서, 상기 패드와 풀다운전압 사이에 배치된 외부저항을 더 포함하는 온다이 터미네이션 회로.