KR20090006577A - 반도체메모리소자의 입력 버퍼 - Google Patents

반도체메모리소자의 입력 버퍼 Download PDF

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KR20090006577A
KR20090006577A KR1020070070041A KR20070070041A KR20090006577A KR 20090006577 A KR20090006577 A KR 20090006577A KR 1020070070041 A KR1020070070041 A KR 1020070070041A KR 20070070041 A KR20070070041 A KR 20070070041A KR 20090006577 A KR20090006577 A KR 20090006577A
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주식회사 하이닉스반도체
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Abstract

본 발명은 적은 구현 면적을 가지며, 한 클럭의 주기 동안 복수 비트의 데이터를 인가받을 수 있는 반도체메모리소자의 입력 버퍼를 제공하기 위한 것으로, 이를 위한 본 발명으로 클럭의 한 주기 동안 다수번 토글링되는 구동클럭을 공급하기 위한 구동클럭 공급수단; 및 상기 구동클럭의 활성화에 응답하여 정/부 입력신호의 레벨을 감지 및 증폭하여 출력신호로 출력하기 위한 증폭수단을 구비하는 입력 버퍼를 제공한다.
Figure P1020070070041
입력 버퍼, 구동클럭, 분주, 트랜스퍼게이트, 차동 증폭기

Description

반도체메모리소자의 입력 버퍼{INPUT BUFFTER OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체메모리소자의 입력 버퍼에 관한 것이다.
반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한적절한 구동 전압을 공급 받게 된다. 반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다.
한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다. 입력 버퍼는 외부로부터 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 가장 단순한 형태로는 스
태틱 입력 버퍼가 있다. 스태틱 입력 버퍼는 전원전원과 접지전원 사이에 PMOS 트랜지스터와 NMOS 트랜지스터를 직렬연결한 인버터의 형태를 가지고 있다. 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 노이즈에 대한 내성이 약하여 큰 폭의 입력 신호 형태를 요구한다. 즉, 논리 레벨 하이와 논리 레벨 로우의 레벨의 스윙폭이 클 것을 요구한다. 따라서 입력 신호의 스윙폭이 작거나 높은 동작 주파수를 요구하는 소자에의 적용은 부적합하다.
이러한 요구에 부응하기 위하여 차동증폭형 입력 버퍼가 제안되었다. 기존의 스태틱 입력 버퍼와 대비되는 개념으로 차동증폭형 입력 버퍼를 흔히 다이나믹 입력 버퍼라 부르기도 한다.
도 1은 종래기술에 따른 반도체메모리소자 내 입력 버퍼의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 입력 버퍼는 구동신호(EN)에 응답하여 구동전류를 공급하기 위한 전류원 트랜지스터(10)와, 전류원 트랜지스터(10)에 접속되어 정/부 입력신호(IN, INB)를 차동으로 입력받기 위한 차동 입력 트랜지스터부(20)와, 차동 입력 트랜지스터부(20)의 차동 입력의 레벨을 감지 및 증폭하기 위한 로딩부(30)와, 구동신호(EN)에 응답하여 로딩부(30)의 출력노드를 프리차지하기 위한 프리차지부(40)와, 로딩부(30)의 출력신호(OUT)를 래치하여 출력신호(OUT)로 출력하기 위한 신호출력부(50)를 포함한다.
도 2는 도 1에 도시된 입력버퍼의 동작 파형도로서, 이를 참조하여 구동을 간략히 살펴보도록 한다.
도 2에 도시된 바와 같이, 구동신호(EN)는 일정 주기를 갖는 클럭이 인가되는 것으로 가정한다.
먼저, 구동신호(EN)가 논리레벨 'L'를 갖는 경우, 프리차지부(40)가 액티브되어 로딩부(30)의 출력노드를 각각 논리레벨 'H'로 초기화한다.
이어, 구동신호(EN)가 논리레벨 'H'로 활성화되면, 프리차지부(40)는 비활성화되고, 전류원 트랜지스터(10)가 액티브되어 구동 전류를 공급한다.
이어, 차동 입력 트랜지스터부(20)가 공급되는 구동전류에 의해 턴온되어, 인가되는 정/부 입력신호(IN, INB)의 레벨을 감지하여 출력하며, 로딩부(30)가 차동 입력 트랜지스터부(20)의 출력에 응답하여 드라이빙한다.
이어, 신호출력부(50)는 로딩부(30)의 출력을 래치하여 출력신호(OUT)로 출력한다.
이와 같이, 종래기술에 따른 입력 버퍼는 구동신호(EN)의 라이징 에지에 동기되어 정/부 입력신호(IN, INB)를 인가받고, 정 입력신호(IN)의 레벨을 증폭하여 출력신호(OUT)로 출력한다.
즉, 종래기술에 따른 입력버퍼는 클럭의 한 주기 동안 1 비트의 데이터를 입력받는다.
한편, 클럭의 한 주기 동안 인가받을 수 있는 데이터의 비트 수를 2배로 증가시키기 위해서는, 도 1에 도시된 바와 같은 입력버퍼를 2개 구비하여 구현된다. 이에 관해 다음 도면을 참조하여 살펴보도록 한다.
도 3은 다른 종래기술에 따른 반도체메모리소자의 입력 버퍼의 블록 구성도이다.
도 3을 참조하면, 다른 종래기술에 따른 입력 버퍼는 제1 구동신호(EN1)와 정 구동클럭(CLK)에 응답하여, 차동 입력되는 정/부 입력신호(DIN, DINB)를 감지 및 증폭하여 출력신호(OUT)로 출력하기 위한 제1 증폭부(60)와, 제1 구동신호(EN1)와 부 구동클럭(CLKB)에 응답하여, 차동 입력되는 정/부 입력신호(DIN, DINB)를 감지 및 증폭하여 출력신호(OUT)로 출력하기 위한 제2 증폭부(70)를 구비하며, 제1 및 제2 증폭부(60, 70)는 공통된 출력 노드를 갖는다.
참고적으로, 정 구동클럭(CLK)과 부 구동클럭(CLKB)은 서로 180°의 위상 차이를 갖는다. 또한, 제1 및 제2 증폭부(60, 70)의 정/부 입력신호(DIN, DINB)는 서로 동일한 입력이다.
도 4는 도 3에 도시된 입력 버퍼의 동작 파형도로서, 이를 참조하여 구동을 간략히 살펴보도록 한다.
도 4에 도시된 바와 같이, 정 구동클럭(CLK)의 라이징 에지에 응답하여, 제1 증폭부(60)가 액티브되어 정/부 입력신호(DIN, DINB)의 레벨을 감지 및 증폭하여 출력신호(OUT)로 출력한다.
또한, 부 구동클럭(CLKB)의 라이징에지에 응답하여, 제2 증폭부(70)가 액티브되어 정/부 입력신호(DIN, DINB)의 레벨을 감지 및 증폭하여 출력신호(OUT)로 출력한다.
앞서 언급한 바와 같이, 정 구동클럭(CLK)과 부 구동클럭(CLKB)은 서로 180°의 위상 차이를 갖기 때문에, 제1 및 제2 증폭부(60, 70)의 구동 시점은 서로 다르다. 정 구동클럭(CLK)만을 기준으로 생각하면, 제1 증폭부(60)는 정 구동클럭(CLK)의 라이징에지에 동기되어 구동되며, 제2 증폭부(70)는 폴링에지에 동기되어 구동된다.
따라서, 다른 종래기술에 따른 입력 버퍼는 클럭의 라이징 에지 및 폴링 에지에 동기되어 입력신호를 2번 인가받는다. 한 주기의 클럭 동안 2비트의 데이터를 인가받을 수 있다.
그런데, 이러한 종래기술을 사용하는 경우, 한 클럭의 주기 동안 2 비트의 데이터를 인가받을 수 있으나, 2개의 증폭부를 구비해야 하므로, 면적 손실이 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 구현 면적을 가지며, 한 클럭의 주기 동안 복수 비트의 데이터를 인가받을 수 있는 반도체메모리소자의 입력 버퍼를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 입력 버퍼는 클럭의 한 주기 동안 다수번 토글링되는 구동클럭을 공급하기 위한 구동클럭 공급수단; 및 상기 구동클럭의 활성화에 응답하여 정/부 입력신호의 레벨을 감지 및 증폭하여 출력신호로 출력하기 위한 증폭수단을 구비한다.
전술한 본 발명은 1/2배의 주기를 갖는 구동클럭을 통해, 클럭의 한 주기 동안 2 비트의 입력신호를 인가받을 수 있으므로, 필요한 증폭부의 수를 줄여 구현 면적을 감소시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 입력 버퍼의 회로도이다.
도 5를 참조하면, 본 발명에 따른 입력 버퍼는 클럭(CLK)의 한 주기 동안 복수의 활성화 구간을 갖는 구동클럭(EN_CLK)을 공급하기 위한 구동클럭 공급부(600)와, 구동클럭(EN_CLK)의 활성화에 응답하여 정/부 입력신호(IN, INB)의 레벨을 감지 및 증폭하여 출력신호(OUT)로 출력하기 위한 증폭부(700)를 구비한다.
그리고 증폭부(700)는 구동클럭(EN_CLK)에 응답하여 구동전류를 공급하기 위한 전류원 트랜지스터(100)와, 전류원 트랜지스터(100)에 접속되어 정/부 입력신호(IN, INB)를 차동으로 입력받기 위한 차동 입력 트랜지스터부(200)와, 차동 입력 트랜지스터부(200)의 차동 입력의 레벨을 감지 및 증폭하기 위한 로딩부(300)와, 구동클럭(EN_CLK)에 응답하여 로딩부(300)의 출력노드를 프리차지하기 위한 프리차지부(400)와, 로딩부(300)의 출력신호를 래치하여 출력신호(OUT)로 출력하기 위한 신호출력부(500)를 포함한다.
그리고 전류원 트랜지스터(100)는 구동클럭(EN_CLK)를 게이트 입력으로 가지며 노드 N1과 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM1)를 포함한다.
차동 입력 트랜지스터부(200)는 정 입력신호(IN)를 게이트 입력으로 가지며 노드 N2 및 N1 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM2)와, 부 입력신 호(INB)를 게이트 입력으로 가지며 노드 N3 및 N1 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM3)를 구비한다.
로딩부(300)는 노드 N5에 걸린 전압을 게이트 입력으로 가지며 전원전압(VDD)의 공급단과 노드 N3에 직렬 연결된 PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM5)와, 노드 N4에 걸린 전압을 게이트 입력으로 가지며 전원전압(VDD)의 공급단과 노드 N2에 직렬 연결된 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM4)를 포함한다.
프리차지부(400)는 구동클럭(EN_CLK)를 게이트 입력으로 가지며 전원전압(VDD)의 공급단과 노드 N5 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 구동클럭(EN_CLK)를 게이트 입력으로 가지며 전원전압(VDD)의 공급단과 노드 N4 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)를 구비한다.
신호출력부(500)는 노드 N4에 걸린 전압을 반전하기 위한 인버터(I1)와, 노드 N5에 걸린 전압과 인버터(I1)의 출력신호를 인가받아 신호를 드라이빙하기 위한 드라이빙부(520)와, 드라이빙부(520)의 출력신호를 래치하기 위한 래치(540)와, 래치(540)의 출력신호를 반전하여 출력신호(OUT)로 출력하기 위한 인버터(I2)를 포함한다.
그리고 드라이빙부(520)는 노드 N5에 걸린 전압을 게이트 입력으로 인가받으며 전원전압(VDD)의 공급단과 노드 N6 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM3)와, 인버터(I1)의 출력신호를 게이트 입력으로 인가받으며 노드 N6와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM6)를 포함한 다.
래치(540)는 크로스 커플드된 인버터이다.
참고적으로, 구동클럭 공급부(600)에 의해 생성되는 구동클럭(EN_CLK)은 클럭(CLK)에 비해 1/2배의 주기를 갖는다.
그러므로, 본 발명에 따른 입력 버퍼는 클럭(CLK)보다 1/2배의 주기를 갖는 구동클럭(EN_CLK)를 공급하는 구동클럭 공급부(600)를 더 포함하므로써, 증폭부(700)가 한 주기의 클럭 동안 2 비트의 데이터를 인가받을 수 있도록 한다. 따라서, 종래 2비트의 데이터를 인가받기 위해 2개의 증폭부를 구비했던 것에 비해, 본 발명의 증폭부의 수를 줄이면서도 입력받을 수 있는 비트의 수는 동일하도록 한다.
한편, 다음에서는 구동클럭 공급부(600)에 대해 구체적으로 살펴보도록 한다.
도 6은 도 5에 도시된 구동클럭 공급부(600A)의 내부 회로도이다.
도 6을 참조하면, 구동클럭 공급부(600A)는 클럭(CLK)의 논리레벨 'L'에 응답하여 클럭(CLK)을 구동클럭(EN_CLK)으로 전달하기 위한 트랜스퍼 게이트(TG1)와, 클럭(CLK)를 반전하여 반전클럭으로 출력하기 위한 인버터(I3)와, 클럭(CLK)의 논리레벨 'H'에 응답하여 반전클럭을 구동클럭(EN_CLK)으로 전달하기 위한 트랜스퍼 게이트(TG2)를 포함한다.
구동을 간략히 살펴보면, 구동클럭 공급부(600A)는 클럭(CLK)의 논리레벨 'L'에 응답하여 트랜스퍼 게이트(TG1)가 액티브 되어, 클럭(CLK)을 구동클 럭(EN_CLK)으로 전달한다. 그리고 클럭(CLK)의 논리레벨 'H'에 트랜스퍼 게이트(TG2)가 액티브 되어, 인버터(I3)에 의해 반전된 클럭을 구동클럭(EN_CLK)으로 전달한다.
한편, 트랜스퍼 게이트를 통해 전달되는 구동클럭이 보다 안정적인 레벨을 갖기 위해서는, 트랜스퍼 게이트를 통해 전달되는 신호가 클럭의 라이징 에지 또는 폴링 에지보다 늦게 도달해야 한다. 이에 관해 다음 도면을 참조하여 살펴보도록 한다.
도 7은 도 5에 도시된 구동클럭의 공급부(600B)의 다른 실시 예이다.
도 7을 참조하면, 다른 실시 예에 따른 구동클럭 공급부(600B)는 클럭(CLK)을 지연하기 위한 제1 지연부(620)와, 클럭(CLK)의 논리레벨 'L'에 응답하여 제1 지연부(620)의 출력 클럭을 구동클럭(EN_CLK)으로 전달하기 위한 트랜스퍼 게이트(TG1)와, 클럭(CLK)를 반전하기 위한 인버터(I3)와, 인버터(I3)의 출력신호를 지연하기 위한 제2 지연부(640)와, 클럭(CLK)의 논리레벨 'H'에 응답하여 제2 지연부(640)의 출력클럭을 구동클럭(EN_CLK)으로 전달하기 위한 트랜스퍼 게이트(TG2)를 포함한다.
즉, 구동클럭 공급부(600B)는 클럭(CLK)을 지연하기 위한 제1 및 제2 지연부(620, 640)를 더 포함한다. 따라서, 클럭(CLK)의 논리레벨에 따라 해당 트랜스퍼게이트(TG1, TG2)가 턴온된 이후에, 제1 및 제2 지연부의 출력이 출력되기 때문에 안정적인 구동클럭(EN_CLK)을 공급받을 수 있다.
한편, 도 5 내지 도 7에 도시된 본 발명에 따른 입력버퍼의 구동을 간략히 살펴보도록 한다.
먼저, 구동클럭 공급부(600)는 클럭(CLK)의 논리레벨 'H'에 트랜스퍼 게이트(TG2)가 액티브 되어, 인버터(I3)에 의해 반전된 클럭을 구동클럭(EN_CLK)으로 전달한다.
이어, 전류원 트랜지스터(100)가 구동클럭(EN_CLK)의 라이징 에지에 응답하여 구동전류를 공급한다. 또한, 프리차지부(40)는 구동클럭(EN_CLK)의 활성화에 응답하여 비활성화된다.
이어, 차동 입력 트랜지스터부(200)가 공급되는 구동전류에 의해 턴온되어, 인가되는 정/부 입력신호(IN, INB)의 레벨을 감지하여 출력하며, 로딩부(300)가 차동 입력 트랜지스터부(200)의 출력에 응답하여 노드 N4 및 N5를 드라이빙한다.
이어, 신호출력부(500)는 로딩부(300)의 출력을 래치하여 출력신호(OUT)로 출력한다. 예를 들어, 정 입력신호(IN)이 논리레벨 'H'을 가지면, 증폭부(700)는 출력신호(OUT) 역시 전원전압(VDD) 레벨을 갖는 논리레벨 'H'을 출력한다. 또한, 정 입력신호(IN)이 논리레벨 'L'을 가지면, 증폭부(700)는 출력신호(OUT) 역시 접지전압(VSS) 레벨을 갖는 논리레벨 'L'을 출력한다.
한편, 구동클럭 공급부(600)는 클럭(CLK)의 논리레벨 'L'에 응답하여 트랜스퍼 게이트(TG1)가 액티브 되어, 클럭(CLK)을 구동클럭(EN_CLK)으로 전달한다.
이어, 전류원 트랜지스터(100)가 구동클럭(EN_CLK)에 액티브되어, 구동전류를 공급한다. 이어, 차동 입력 트랜지스터부(200) 및 로딩부(300)가 공급되는 구동전류에 의해 턴온되어, 인가되는 정/부 입력신호(IN, INB)의 레벨을 감지 및 증폭 하여 노드 N4 및 N5를 드라이빙한다. 이어, 신호출력부(500)는 로딩부(300)의 출력을 래치하여 출력신호(OUT)로 출력한다.
그러므로, 본 발명에 따른 입력 버퍼는 구동클럭 공급부(600)를 더 포함하여, 클럭의 한 주기 동안 2번 토글링되는 구동클럭(EN_CLK)을 생성한다. 다시 언급하면, 구동클럭(EN_CLK)을 인가받아 구동되는 증폭부는 한 주기의 클럭 동안 2번 액티브되어, 2비트의 입력신호를 인가받는다. 즉, 본 발명은 하나의 증폭부만을 구비하여도 1/2배의 주기를 갖는 구동클럭을 통해 2 비트의 입력신호를 인가받을 수 있으므로, 필요한 면적을 감소시킨다.
한편, 전술한 본 발명에서는 클럭이 2분주 된 형태의 구동클럭을 공급하는 경우를 예시하였으나, N분주된 구동클럭을 공급할 수 있으며 이러한 경우에는 한 주기의 클럭 동안 N비트의 입력신호를 인가받을 수 있다. 따라서, 공급되는 구동클럭의 분주 횟수에 의해, 한 주기의 클럭 동안 복수 비트이 데이터를 인가받을 수 있는 본 발명의 사상은 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 반도체메모리소자 내 입력 버퍼의 블록 구성도.
도 2는 도 1에 도시된 입력버퍼의 동작 파형도.
도 3은 다른 종래기술에 따른 반도체메모리소자의 입력 버퍼의 블록 구성도.
도 4는 도 3에 도시된 입력 버퍼의 동작 파형도.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 입력 버퍼의 회로도.
도 6은 도 5에 도시된 구동클럭 공급부의 내부 회로도.
도 7은 도 5에 도시된 구동클럭의 공급부의 다른 실시 예.
* 도면의 주요 부분에 대한 부호의 설명
600 : 구동클럭 공급부

Claims (12)

  1. 클럭의 한 주기 동안 다수번 토글링되는 구동클럭을 공급하기 위한 구동클럭 공급수단; 및
    상기 구동클럭의 활성화에 응답하여 정/부 입력신호의 레벨을 감지 및 증폭하여 출력신호로 출력하기 위한 증폭수단
    을 구비하는 입력 버퍼.
  2. 제1항에 있어서,
    상기 구동클럭은 상기 클럭에 비해 1/2배의 주기를 갖는 것을 특징으로 하는 입력 버퍼.
  3. 제2항에 있어서,
    상기 구동클럭 공급수단은,
    상기 클럭의 제1 논리레벨에 응답하여 상기 클럭을 상기 구동클럭으로 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 클럭를 반전하여 반전클럭으로 출력하기 위한 제1 인버터와,
    상기 클럭의 제2 논리레벨에 응답하여 상기 반전클럭을 상기 구동클럭으로 전달하기 위한 제2 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 입력 버퍼.
  4. 제2항에 있어서,
    상기 구동클럭 공급수단은,
    상기 클럭을 지연하기 위한 제1 지연부와,
    상기 클럭의 제1 논리레벨에 응답하여 상기 제1 지연부의 출력 클럭을 상기 구동클럭으로 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 클럭를 반전하기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 지연하기 위한 제2 지연부와,
    상기 클럭의 제2 논리레벨에 응답하여 상기 제2 지연부의 출력클럭을 상기 구동클럭으로 전달하기 위한 제2 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 입력 버퍼.
  5. 제3항 또는 제4항에 있어서,
    상기 증폭수단은,
    상기 구동클럭에 응답하여 구동전류를 공급하기 위한 전류원 트랜지스터와,
    상기 전류원 트랜지스터에 접속되어 상기 정/부 입력신호를 차동으로 입력받기 위한 차동 입력 트랜지스터부와,
    상기 차동 입력 트랜지스터부의 차동 입력의 레벨을 감지 및 증폭하기 위한 로딩부와,
    싱기 구동클럭에 응답하여 상기 로딩부의 출력노드를 프리차지하기 위한 프리차지부와,
    상기 로딩부의 신호를 래치하여 상기 출력신호로 출력하기 위한 신호출력부를 포함하는 것을 특징으로 하는 입력 버퍼.
  6. 제5항에 있어서,
    상기 전류원 트랜지스터는,
    상기 구동클럭를 게이트 입력으로 가지며 제1 노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼.
  7. 제6항에 있어서,
    상기 차동 입력 트랜지스터부는,
    상기 정 입력신호를 게이트 입력으로 가지며 제2 및 제1 노드 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와,
    상기 부 입력신호를 게이트 입력으로 가지며 제3 및 제1 노드 사이에 드레인 -소스 경로를 갖는 제3 NMOS트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼.
  8. 제7항에 있어서,
    상기 로딩부는
    제4 노드에 걸린 전압을 게이트 입력으로 가지며 전원전압의 공급단과 상기 제3 노드에 직렬 연결된 제1 PMOS트랜지스터 및 제4 NMOS트랜지스터와,
    제5 노드에 걸린 전압을 게이트 입력으로 가지며 전원전압의 공급단과 상기 제2 노드에 직렬 연결된 제2 PMOS트랜지스터 및 제5 NMOS트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼.
  9. 제8항에 있어서,
    상기 프리차지부는,
    상기 구동클럭를 게이트 입력으로 가지며 전원전압의 공급단과 상기 제4 노드 사이에 소스-드레인 경로를 갖는 제3 PMOS트랜지스터와,
    상기 구동클럭을 게이트 입력으로 가지며 전원전압의 공급단과 상기 제5 노드 사이에 소스-드레인 경로를 갖는 제4 PMOS트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼.
  10. 제9항에 있어서,
    상기 신호출력부는,
    상기 제5 노드에 걸린 전압을 반전하기 위한 제2 인버터와,
    상기 제4 노드에 걸린 전압과 상기 제2 인버터의 출력신호를 인가받아 신호를 드라이빙하기 위한 드라이빙부와,
    상기 드라이빙부의 출력신호를 래치하기 위한 래치와,
    상기 래치의 출력신호를 반전하여 상기 출력신호로 출력하기 위한 제3 인버터를 포함하는 것을 특징으로 하는 입력 버퍼.
  11. 제10항에 있어서,
    상기 드라이빙부는,
    상기 제4 노드에 걸린 전압을 게이트 입력으로 인가받으며 전원전압의 공급단과 제6 노드 사이에 소스-드레인 경로를 갖는 제5 PMOS트랜지스터와,
    상기 제2 인버터의 출력신호를 게이트 입력으로 인가받으며 상기 제6 노드와 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제6 NMOS트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼.
  12. 제11항에 있어서,
    상기 래치는 크로스 커플드된 제4 및 제5 인버터를 포함하는 것을 특징으로 하는 입력 버퍼.
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CN104681086A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体装置的缓冲电路
CN109872736A (zh) * 2017-12-04 2019-06-11 长鑫存储技术有限公司 缓冲电路、时钟树、存储器以及专用集成电路
US10470847B2 (en) 2016-06-17 2019-11-12 Align Technology, Inc. Intraoral appliances with sensing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681086A (zh) * 2013-11-29 2015-06-03 爱思开海力士有限公司 半导体装置的缓冲电路
KR20150062473A (ko) * 2013-11-29 2015-06-08 에스케이하이닉스 주식회사 반도체 장치의 버퍼 회로
US10470847B2 (en) 2016-06-17 2019-11-12 Align Technology, Inc. Intraoral appliances with sensing
CN109872736A (zh) * 2017-12-04 2019-06-11 长鑫存储技术有限公司 缓冲电路、时钟树、存储器以及专用集成电路

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