KR20150062473A

KR20150062473A - 반도체 장치의 버퍼 회로

Info

Publication number: KR20150062473A
Application number: KR1020130147155A
Authority: KR
Inventors: 황진하
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-11-29
Filing date: 2013-11-29
Publication date: 2015-06-08
Also published as: CN104681086B; US9286954B2; US20150155012A1; KR102103470B1; CN104681086A

Abstract

본 기술은 데이터 스트로브 신호에 따라 입력 신호를 감지하여 래치 제어 신호를 생성하며, 클럭 신호에 응답하여 상기 래치 제어 신호의 출력 노드의 기생 성분을 제거하도록 구성된 감지 회로; 및 상기 래치 제어 신호에 응답하여 출력 데이터를 생성 및 래치하도록 구성된 래치 회로를 포함할 수 있다.

Description

반도체 장치의 버퍼 회로{BUFFER CIRCUIT OF SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 버퍼 회로에 관한 것이다.

반도체 장치는 안정적인 데이터 스트로빙(strobing)을 위해 래치 타입의 버퍼를 사용할 수 있다.

최근 반도체 장치의 동작 전압이 낮아지는 추세로서 저전력 및 고속 동작에 적합한 버퍼 회로를 필요로 한다.

본 발명의 실시예는 저전력 및 고속 동작에 적합한 버퍼 회로를 제공하고 한다.

본 발명의 실시예는 데이터 스트로브 신호에 따라 입력 신호를 감지하여 래치 제어 신호를 생성하며, 클럭 신호에 응답하여 상기 래치 제어 신호의 출력 노드의 기생 성분을 제거하도록 구성된 감지 회로; 및 상기 래치 제어 신호에 응답하여 출력 데이터를 생성 및 래치하도록 구성된 래치 회로를 포함할 수 있다.

본 발명의 실시예는 전원단과 연결되며, 데이터 스트로브 신호의 활성화 구간 동안 차동 입력 신호의 전압 레벨 차이를 감지하여 래치 제어 신호를 생성하도록 구성된 감지부; 접지단과 연결되며, 상기 데이터 스트로브 신호에 응답하여 상기 감지부의 전류 패스를 활성화시키도록 구성된 활성화부; 상기 활성화부와 연결되며, 상기 차동 입력 신호를 입력 받도록 구성된 입력부; 및 상기 감지부와 상기 입력부 사이에 연결되며, 클럭 신호에 응답하여 상기 래지 제어 신호의 노드의 기생 성분을 제거하도록 구성된 보상부를 포함할 수 있다.

본 발명의 실시예에서 상기 보상부는 바디 바이어스로서 상기 클럭 신호에 응답하여 정해진 시간 동안 커패시터로서 동작하도록 구성될 수 있다.

본 발명의 실시예는 데이터 스트로브 신호의 활성화 구간 동안 차동 입력 신호의 전압 레벨 차이를 감지하여 차동 래치 제어 신호를 생성하도록 구성된 감지부; 상기 데이터 스트로브 신호에 응답하여 상기 감지부의 전류 패스를 활성화시키도록 구성된 활성화부; 및 상기 차동 래치 제어 신호 중에서 어느 하나의 노드와 다른 하나의 노드 사이에 연결되며, 클럭 신호에 응답하여 상기 어느 하나의 노드와 상기 다른 하나의 노드의 기생 성분을 제거하도록 구성된 커패시터를 포함할 수 있다.

본 기술은 저전력 및 고속 동작에 적합하며 안정적인 데이터 스트로빙이 가능하다.

도 1은 본 발명의 실시예에 따른 반도체 장치의 버퍼 회로(100)의 회로도,
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 버퍼 회로(101)의 회로도,
도 3 및 도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 버퍼 회로(101)의 등가 회로이다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 버퍼 회로(100)는 감지 회로(200) 및 래치 회로(300)를 포함할 수 있다.

감지 회로(200)는 데이터 스트로브 신호(DQS, DQSB)에 응답하여 입력 신호(IN, INB)를 감지하여 출력 신호 즉, 래치 제어 신호(LAT, LATB)를 생성하도록 구성될 수 있다.

이때 데이터 스트로브 신호(DQS, DQSB), 입력 신호(IN, INB) 및 래치 제어 신호(LAT, LATB)는 각각 차동 신호일 수 있다.

감지 회로(200)는 입력부(210), 감지부(220) 및 활성화부(240)를 포함할 수 있다.

입력부(210)는 입력 신호(IN, INB)를 입력 받도록 구성될 수 있다.

입력부(210)는 제 1 및 제 2 트랜지스터(211, 212)를 포함할 수 있다.

제 1 트랜지스터(211)는 게이트에 입력 신호(IN)를 입력 받는다.

제 2 트랜지스터(212)는 게이트에 입력 신호(INB)를 입력 받고 소오스가 제 1 트랜지스터(211)의 소오스와 공통 연결된다.

감지부(220)는 데이터 스트로브 신호(DQS, DQSB)의 활성화 구간 동안 입력 신호(IN, INB)의 전압 레벨 차이를 감지하여 출력 신호 즉, 래치 제어 신호(LAT, LATB)를 생성하도록 구성될 수 있다.

감지부(220)는 제 3 내지 제 12 트랜지스터(221 - 230)를 포함할 수 있다.

제 3 트랜지스터(221)는 게이트에 래치 제어 신호(LAT)가 입력되고, 소오스에 전원 전압(VDD)이 인가된다.

제 4 트랜지스터(222)는 게이트에 래치 제어 신호(LATB)가 입력되고, 소오스에 전원 전압(VDD)이 인가된다.

제 5 트랜지스터(223)는 게이트에 데이터 스트로브 신호(DQSB)가 입력되고, 소오스에 접지 전압(VSS)이 인가되며, 드레인이 제 3 트랜지스터(221)의 드레인과 연결된다.

제 6 트랜지스터(224)는 게이트에 데이터 스트로브 신호(DQSB)가 입력되고, 소오스에 접지 전압(VSS)이 인가되며, 드레인이 제 4 트랜지스터(222)의 드레인과 연결된다.

제 7 트랜지스터(225)는 게이트가 제 4 및 제 6 트랜지스터(222, 224)의 드레인과 공통 연결되고, 소오스에 전원 전압(VDD)이 인가된다.

제 8 트랜지스터(226)는 게이트에 데이터 스트로브 신호(DQS)가 입력되고, 소오스에 전원 전압(VDD)이 인가되며, 드레인이 제 7 트랜지스터(225)와 공통 연결되고, 드레인을 통해 래치 제어 신호(LATB)를 출력한다.

제 9 트랜지스터(227)는 게이트가 제 3 및 제 5 트랜지스터(221, 223)의 드레인과 공통 연결되고, 소오스에 전원 전압(VDD)이 인가된다.

제 10 트랜지스터(228)는 게이트에 데이터 스트로브 신호(DQS)가 입력되고, 소오스에 전원 전압(VDD)이 인가되며, 드레인이 제 9 트랜지스터(227)와 공통 연결되고, 드레인을 통해 래치 제어 신호(LAT)를 출력한다.

제 11 트랜지스터(229)는 게이트에 래치 제어 신호(LAT)를 입력 받고, 드레인이 입력부(210)의 제 1 트랜지스터(211)의 드레인과 연결된다.

제 12 트랜지스터(230)는 게이트에 래치 제어 신호(LATB)를 입력 받고, 드레인이 입력부(210)의 제 2 트랜지스터(212)의 드레인과 연결된다.

활성화부(240)는 데이터 스트로브 신호(DQS)에 응답하여 감지 회로(200)의 전류 패스를 활성화시키도록 구성될 수 있다.

활성화부(240)는 제 13 트랜지스터(241)를 포함할 수 있다.

제 13 트랜지스터(241)는 게이트에 데이터 스트로브 신호(DQS)를 입력 받고, 소오스에 접지 전압(VSS)을 인가받으며, 드레인이 입력부(210)의 제 1 및 제 2 트랜지스터(211, 212)의 소오스와 공통 연결된다.

래치 회로(300)는 감지 회로(200)의 출력 신호 즉, 래치 제어 신호(LAT, LATB)에 응답하여 출력 데이터(OUT)를 생성 및 래치하도록 구성될 수 있다.

래치 회로(300)는 제 1 내지 제 5 트랜지스터(303, 304, 307 - 309) 및 제 1 내지 제 4 인버터(301, 302, 305, 306)를 포함할 수 있다.

제 1 인버터(301)는 래치 제어 신호(LATB)를 반전 및 지연시켜 지연된 래치 제어 신호(LAT1)를 출력한다.

제 2 인버터(302)는 래치 제어 신호(LAT)를 반전 및 지연시켜 지연된 래치 제어 신호(LAT1B)를 출력한다.

제 1 트랜지스터(303)는 게이트에 래치 제어 신호(LAT)를 입력 받고, 소오스에 전원 전압(VDD)을 인가 받는다.

제 2 트랜지스터(304)는 게이트에 지연된 래치 제어 신호(LAT1)를 입력 받고, 소오스에 접지 전압(VSS)을 인가 받으며, 드레인이 제 1 트랜지스터(303)의 드레인과 연결된다.

제 3 트랜지스터(307)는 게이트에 래치 제어 신호(LATB)를 입력 받고, 소오스에 전원 전압(VDD)을 인가 받는다.

제 4 트랜지스터(308)는 게이트에 지연된 래치 제어 신호(LAT1B)를 입력 받고, 소오스에 접지 전압(VSS)을 인가 받으며, 드레인이 제 3 트랜지스터(307)의 드레인과 연결된다.

제 3 트랜지스터(307)의 드레인과 제 4 트랜지스터(308)의 드레인이 연결된 노드에서 출력 데이터(OUT)가 생성된다.

제 3 인버터(305)는 입력단이 제 1 및 제 2 트랜지스터(303, 304)의 드레인과 공통 연결되고, 출력단이 제 3 및 제 4 트랜지스터(307, 308)의 드레인과 공통 연결된다.

제 4 인버터(306)는 제 3 인버터(305)의 출력을 제 3 인버터(306)의 입력단에 피드백시킨다.

제 5 트랜지스터(309)는 게이트에 리셋 신호(RST)를 입력 받고, 소오스 및 벌트 단자에 접지 전압(VSS)이 공통 인가되며, 드레인이 제 3 인버터(305)의 입력단과 연결된다.

이와 같이 구성된 본 발명의 실시예에 따른 버퍼 회로(100)의 동작을 설명하면 다음과 같다.

데이터 스트로브 신호(DQS)의 활성화 구간 동안 즉, DQS는 로직 하이이고, DQSB는 로직 로우인 구간 동안 활성화부(240)가 감지 회로(200)의 전류 패스를 활성화시킨다.

감지부(220)는 입력부(210)를 통해 입력된 입력 신호(IN, INB) 즉, 차동 신호의 레벨 차이를 제 3, 4, 7, 9, 10 및 11 트랜지스터들(221, 222, 225, 227, 229, 230)의 연계 동작에 의해 감지하여 래치 제어 신호(LAT, LATB)를 생성한다.

한편, 데이터 스트로브 신호(DQS)가 비 활성화되면 즉, DQS는 로직 로우이고, DQSB는 로직 하이가 되면, 제 5 내지 10 트랜지스터들(223 - 228)이 감지 회로(200) 초기화 동작 즉, 래치 제어 신호(LAT, LATB)를 로직 하이로 프리차지 시키는 동작을 수행한다.

래치 회로(300)는 래치 제어 신호(LAT, LATB) 및 지연된 래치 제어 신호(LAT1, LAT1B)에 응답하여 입력 신호(IN, INB)에 상응하는 레벨의 출력 데이터(OUT)를 생성 및 래치한다.

래치 회로(300)는 리셋 신호(RST)에 의해 출력단이 로직 하이로 초기화될 수 있다.

도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치의 버퍼 회로(101)는 감지 회로(400) 및 래치 회로(300)를 포함할 수 있다.

감지 회로(400)는 데이터 스트로브 신호(DQS, DQSB)에 응답하여 입력 신호(IN, INB)를 감지하여 출력 신호 즉, 래치 제어 신호(LAT, LATB)를 생성하며, 클럭 신호(CLKB)에 응답하여 래치 제어 신호(LAT, LATB) 출력 노드의 기생 성분을 상쇄시키도록 구성될 수 있다.

감지 회로(400)는 입력부(210), 감지부(220), 활성화부(240) 및 보상부(430)를 포함할 수 있다.

제 8 트랜지스터(226)는 게이트에 데이터 스트로브 신호(DQS)가 입력되고, 소오스에 전원 전압(VDD)이 인가되며, 드레인이 제 7 트랜지스터(225)와 공통 연결되고, 드레인과 연결된 노드(420)를 통해 래치 제어 신호(LATB)를 출력한다.

제 10 트랜지스터(228)는 게이트에 데이터 스트로브 신호(DQS)가 입력되고, 소오스에 전원 전압(VDD)이 인가되며, 드레인이 제 9 트랜지스터(227)와 공통 연결되고, 드레인과 연결된 노드(410)를 통해 래치 제어 신호(LAT)를 출력한다.

제 11 트랜지스터(229)는 게이트가 노드(420)와 연결되어 래치 제어 신호(LAT)를 입력 받고, 드레인이 입력부(210)의 제 1 트랜지스터(211)의 드레인과 연결된다.

제 12 트랜지스터(230)는 게이트가 노드(410)와 연결되어 래치 제어 신호(LATB)를 입력 받고, 드레인이 입력부(210)의 제 2 트랜지스터(212)의 드레인과 연결된다.

활성화부(240)는 제 13 트랜지스터(241)를 포함할 수 있다.

보상부(430)는 바디 바이어스로서 클럭 신호(CLKB)에 응답하여 정해진 시간 동안 커패시터로서 동작하도록 구성될 수 있다.

이때 정해진 시간은 클럭 신호(CLKB)가 토글(toggle)을 반복하는 구간일 수 있다.

보상부(430)는 클럭 신호(CLKB)에 응답하여 부 임피던스(negative inpedance) 성분으로 작용함으로써 래치 제어 신호(LAT, LATB) 노드(410, 420)의 기생(parasitic) 성분을 상쇄시키도록 구성될 수 있다.

이때 클럭 신호(CLKB)는 반도체 장치의 활성화 모드(예를 들어, 리드, 라이트)에서는 클럭 신호(CLK)와 반대의 위상으로 토글(toggle)하며, 비 활성화 모드(예를 들어, 스탠바이, 파워 다운)에서는 로직 하이로 유지될 수 있다.

보상부(430)는 모스 트랜지스터를 이용한 커패시터(C1)로 구성할 수 있다.

커패시터(C1)는 게이트가 제 11 트랜지스터(229)를 통해 래치 제어 신호(LATB) 노드(420)와 연결되고, 소오스 및 드레인이 제 12 트랜지스터(230)를 통해 래치 제어 신호(LAT) 노드(410)와 연결된다.

커패시터(C1)의 바디 바이어스(Body Bias)로서 클럭 신호(CLKB)가 인가된다.

이때 보상부(430)가 부 임피던스 성분으로 작용하는 동작 원리를 도 3 및 도 4를 참조하여 설명하기로 한다.

먼저, 감지 회로(400)는 도 3과 같이 제 11 트랜지스터(229), 제 12 트랜지스터(230) 및 보상부(430)의 커패시터(C1)을 위주로 한 등가 회로로 표현할 수 있다.

도 3의 등가 회로를 다시 소전류 모델의 등가 회로로 표현하면 도 4와 같다.

도 4에서 커패시터(C1)에 흐르는 전류(Ix)는 아래와 같이 정의될 수 있다.

Ix = (gm2 + sC1)V2, Ix = (gm1 + sC1)V1

이때, gm은 전달 컨덕턴스, C는 커패시턴스이다.

그리고 커패시터(C1)에 흐르는 전압(Vx)은 아래와 같이 정의될 수 있다.

Vx = V1 - V2

따라서 커패시터(C1)의 임피던스 성분은 아래와 같이 정의될 수 있다.

Vx/Ix = -2/(gm + C1s)

즉, 커패시터(C1)의 임피던스 성분은 부 임피던스 특성을 갖게 된다.

이와 같이 구성된 본 발명의 다른 실시예에 따른 버퍼 회로(101)의 동작을 설명하면 다음과 같다.

데이터 스트로브 신호(DQS)의 활성화 구간동안 즉, DQS는 로직 하이이고, DQSB는 로직 로우인 구간 동안 활성화부(240)가 감지 회로(200)의 전류 패스를 활성화시킨다.

데이터 스트로브 신호(DQS)의 활성화 구간 동안 클럭 신호CLKB)는 토글하게 된다.

클럭 신호CLKB)가 토글함에 따라 보상부(430)의 커패시터(C1)는 부 임피던스 성분으로 작용함으로써 래치 제어 신호(LAT, LATB) 노드(410, 420)의 기생 성분을 상쇄시킨다.

따라서 래치 제어 신호(LAT, LATB)의 충/방전이 신속하게 이루어진다.

이때 보상부(430)로 인하여 래치 제어 신호(LAT, LATB)의 충/방전이 신속하게 이루어지므로 버퍼 회로(101)의 고속(High Speed) 동작이 가능해진다.

데이터 스트로브 신호(DQS)의 비 활성화 구간 동안 클럭 신호CLKB)는 로직 하이를 유지하게 된다.

클럭 신호CLKB)는 커패시터(C1)의 바디 바이어스로서 작용하는데, 클럭 신호CLKB)가 로직 하이를 유지하므로 커패시터(C1)의 게이트-소스 전압(Vgs)을 상승시키게 된다.

게이트-소스 전압(Vgs) 상승에 따라 커패시터(C1)가 비 활성화 즉, 부 임피던스 성분으로 작용하지 않게 됨과 동시에 전류 소비를 줄임으로써 버퍼 회로(101)의 저전력(Low Power) 동작을 가능하게 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims

데이터 스트로브 신호에 따라 입력 신호를 감지하여 래치 제어 신호를 생성하며, 클럭 신호에 응답하여 상기 래치 제어 신호의 출력 노드의 기생 성분을 제거하도록 구성된 감지 회로; 및
상기 래치 제어 신호에 응답하여 출력 데이터를 생성 및 래치하도록 구성된 래치 회로를 포함하는 반도체 장치의 버퍼 회로.
제 1 항에 있어서,
상기 감지 회로는
반도체 장치의 활성화 모드에서 상기 클럭 신호에 응답하여 상기 래치 제어 신호 노드의 기생 성분을 제거하도록 구성된 반도체 장치의 버퍼 회로.
제 1 항에 있어서,
상기 감지 회로는
상기 데이터 스트로브 신호의 활성화 구간 동안 차동 입력 신호의 전압 레벨 차이를 감지하여 상기 래치 제어 신호를 생성하도록 구성된 감지부,
상기 데이터 스트로브 신호에 응답하여 상기 감지부의 전류 패스를 활성화시키도록 구성된 활성화부, 및
상기 클럭 신호에 응답하여 부 임피던스 성분으로 작용함으로써 상기 출력 노드의 기생 성분을 제거하도록 구성된 보상부를 포함하는 반도체 장치의 버퍼 회로.
제 3 항에 있어서,
상기 보상부는
바디 바이어스로서 상기 클럭 신호를 인가받는 커패시터를 포함하는 반도체 장치의 버퍼 회로.
전원단과 연결되며, 데이터 스트로브 신호의 활성화 구간 동안 차동 입력 신호의 전압 레벨 차이를 감지하여 래치 제어 신호를 생성하도록 구성된 감지부;
접지단과 연결되며, 상기 데이터 스트로브 신호에 응답하여 상기 감지부의 전류 패스를 활성화시키도록 구성된 활성화부;
상기 활성화부와 연결되며, 상기 차동 입력 신호를 입력 받도록 구성된 입력부; 및
상기 감지부와 상기 입력부 사이에 연결되며, 클럭 신호에 응답하여 상기 래지 제어 신호의 노드의 기생 성분을 제거하도록 구성된 보상부를 포함하는 반도체 장치의 버퍼 회로.
제 5 항에 있어서,
상기 보상부는
상기 클럭 신호에 응답하여 부 임피던스 성분으로 작용함으로써 상기 래지 제어 신호의 노드의 기생 성분을 제거하도록 구성되는 반도체 장치의 버퍼 회로.
제 5 항에 있어서,
상기 보상부는
바디 바이어스로서 상기 클럭 신호에 응답하여 정해진 시간 동안 커패시터로서 동작하도록 구성되는 반도체 장치의 버퍼 회로.
데이터 스트로브 신호의 활성화 구간 동안 차동 입력 신호의 전압 레벨 차이를 감지하여 차동 래치 제어 신호를 생성하도록 구성된 감지부;
상기 데이터 스트로브 신호에 응답하여 상기 감지부의 전류 패스를 활성화시키도록 구성된 활성화부; 및
상기 차동 래치 제어 신호 중에서 어느 하나의 노드와 다른 하나의 노드 사이에 연결되며, 클럭 신호에 응답하여 상기 어느 하나의 노드와 상기 다른 하나의 노드의 기생 성분을 제거하도록 구성된 커패시터를 포함하는 반도체 장치의 버퍼 회로.
제 8 항에 있어서,
상기 커패시터는
게이트가 상기 어느 하나의 노드에 연결되고, 소오스 및 드레인이 상기 다른 하나의 노드에 연결되며, 바디 바이어스로서 상기 클럭 신호를 인가받는 트랜지스터를 포함하는 반도체 장치의 버퍼 회로.