KR20180116879A - 반도체 장치 - Google Patents

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KR20180116879A KR1020170049739A KR20170049739A KR20180116879A KR 20180116879 A KR20180116879 A KR 20180116879A KR 1020170049739 A KR1020170049739 A KR 1020170049739A KR 20170049739 A KR20170049739 A KR 20170049739A KR 20180116879 A KR20180116879 A KR 20180116879A
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김영훈
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Abstract

클럭에 응답하여 펄스 신호를 생성하는 펄스 생성 회로, 및 입력 신호, 클럭, 및 펄스 신호에 응답하여 출력 신호를 생성하는 증폭 회로를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 전기적인 신호를 입력 받고 출력하도록 구성된다.
그러므로, 반도체 장치는 전기적인 신호를 입력 받아 출력하는 회로를 포함한다.
반도체 장치가 입력 받는 신호에 노이즈가 포함되면, 노이즈를 신호로 판단하여 오동작할 수 있다.
본 발명은 노이즈로 인해 오동작을 방지할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 클럭에 응답하여 펄스 신호를 생성하는 펄스 생성 회로, 및 입력 신호, 클럭, 및 펄스 신호에 응답하여 출력 신호를 생성하는 증폭 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 클럭의 라이징 타이밍에 응답하여 펄스 신호를 인에이블시키고, 상기 클럭의 하이 구간보다 작은 인에이블 구간의 상기 펄스 신호를 생성하는 펄스 생성 회로, 및 상기 클럭의 하이 구간 중 상기 펄스 신호의 인에이블 구간에서 입력 신호에 응답하여 출력 신호를 생성하고, 상기 클럭의 하이 구간동안이라도 상기 펄스 신호가 디스에이블되면 상기 출력 신호의 전압 레벨을 유지시키는 증폭 회로를 포함한다.
본 발명에 따른 반도체 장치는 노이즈로 인한 오동작을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 증폭 회로의 구성도,
도 3은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 장치는 펄스 생성 회로(100), 및 증폭 회로(200)를 포함할 수 있다.
상기 펄스 생성 회로(100)는 클럭(CLK)에 응답하여 펄스 신호(P_s)를 생성할 수 있다. 예를 들어, 상기 펄스 생성 회로(100)는 상기 클럭(CLK)의 라이징 타이밍에 설정된 시간동안 로우 레벨로 인에이블되는 상기 펄스 신호(P_s)를 생성할 수 있다.
상기 증폭 회로(200)는 상기 클럭(CLK) 및 입력 신호(IN_p, IN_n)에 응답하여 출력 신호(Q_p, Q_n)를 생성할 수 있다. 예를 들어, 상기 증폭 회로(200)는 상기 클럭(CLK)의 라이징 구간에서 활성화되며 상기 클럭(CLK)의 폴링 구간에서 비활성화된다. 상기 증폭 회로(200)가 활성화되면 상기 입력 신호(IN_p, IN_n)를 증폭하여 상기 출력 신호(Q_p, Q_n)를 생성할 수 있다. 상기 증폭 회로(200)가 비활성화되면 상기 입력 신호(IN_p, IN_n)와는 무관하게 상기 출력 신호(Q_p, Q_n)를 특정 전압 레벨로 고정시킬 수 있다. 더욱 상세히 상기 증폭 회로(200)의 동작을 설명하면 다음과 같다. 상기 입력 신호(IN_p, IN_n)는 정 입력 신호(IN_p) 및 부 입력 신호(IN_n)를 포함할 수 있고, 상기 출력 신호(Q_p, Q_n)는 정 출력 신호(Q_p) 및 부 출력 신호(Q_n)를 포함할 수 있다. 상기 증폭 회로(200)는 상기 클럭(CLK)의 하이 레벨 구간에서 활성화된다. 활성화된 상기 증폭 회로(200)는 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)의 전압 레벨 차이를 증폭하여 상기 정 출력 신호(Q_p) 및 상기 부 출력 신호(Q_n)를 생성할 수 있다. 이때, 활성화된 상기 증폭 회로(200)는 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)의 전압 레벨 차에 의해 전압 차가 발생하는 제 1 래치 입력 노드(도 2에 도시, N_LiA)와 제 2 래치 입력 노드(도 2에 도시, N_LiB)가 상기 펄스 신호(P_s)의 인에이블 구간동안 즉, 상기 펄스 신호(P_s)의 로우 레벨 구간동안 서로 다른 전압 레벨을 유지할 수 있다. 상기 펄스 신호(P_s)의 로우 레벨 구간은 상기 클럭(CLK)의 하이 레벨 구간보다 작을 수 있다. 활성화된 상기 증폭 회로(200)는 상기 펄스 신호(P_s)가 하이 레벨로 디스에이블되면 상기 제 1 래치 입력 노드(N_LiA)와 상기 제 2 래치 입력 노드(N_LiB)를 연결시켜 상기 제 1 래치 입력 노드(N_LiA)와 상기 제 2 래치 입력 노드(N_LiB)의 전압 레벨을 동일하게 할 수 있다. 상기 증폭 회로(200)는 상기 클럭(CLK)의 로우 레벨 구간에서 비활성화된다. 비활성화된 상기 증폭 회로(200)는 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)와는 무관하게 상기 정 출력 신호(Q_p) 및 상기 부 출력 신호(Q_n)를 로우 레벨로 고정시킬 수 있다.
상기 증폭 회로(200)는 신호 입력 회로(210), 노이즈 제거 회로(220), 래치 증폭 회로(230), 및 제 1 및 제 2 출력 고정 회로(240, 250)를 포함할 수 있다.
상기 신호 입력 회로(210)는 상기 클럭(CLK), 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)에 응답하여 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 발생시킬 수 있다. 예를 들어, 상기 클럭(CLK)의 라이징 구간 즉, 하이 레벨 구간동안 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)의 전압 레벨 차를 감지하여 상기 제 1 래치 입력 노드(N_LiA) 및 상기 제 2 래치 입력 노드(N_LiB)의 전압 차를 발생시킬 수 있다. 상기 신호 입력 회로(210)는 제 1 내지 제 3 트랜지스터(N1, N2, N3)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 클럭(CLK)을 입력 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 정 입력 신호(IN_p)를 입력 받고 드레인에 상기 제 1 래치 입력 노드(N_LiA)가 연결되며 소오스에 상기 제 1 트랜지스터(N1)의 드레인이 연결된다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 부 입력 신호(IN_n)를 입력 받고 드레인에 상기 제 2 래치 입력 노드(N_LiB)가 연결되며 소오스에 상기 제 1 트랜지스터(N1)의 드레인이 연결된다.
상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)에 응답하여 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 연결시킬 수 있다. 예를 들어, 상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)의 인에이블 구간동안 즉, 로우 레벨인 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 분리시킨다. 또한 상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)의 디스에이블 구간동안 즉, 하이 레벨 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 연결시킨다.
상기 노이즈 제거 회로(220)는 제 4 트랜지스터(N4)를 포함할 수 있다. 상기 제 4 트랜지스터(N4)는 게이트에 상기 펄스 신호(P_s)를 입력 받고 소오스와 드레인에 각각 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)가 각각 연결된다.
상기 래치 증폭 회로(230)는 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 증폭시켜 제 1 및 제 2 출력 노드(N_outA,N_outB)에 전압 레벨 차를 발생시킨다. 예를 들어, 상기 래치 증폭 회로(230)는 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차에 응답하여 상기 제 1 출력 노드(N_outA)의 전압 레벨을 높이면 상기 제 2 출력 노드(N_outB)의 전압 레벨을 낮춘다. 또한, 상기 래치 증폭 회로(230)는 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차에 응답하여 상기 제 1 출력 노드(N_outA)의 전압 레벨을 낮추면 상기 제 2 출력 노드(N_outB)의 전압 레벨을 높인다.
상기 래치 증폭 회로(230)는 제 5 내지 제 8 트랜지스터(N5, N6, P1, P2)를 포함할 수 있다. 상기 제 5 트랜지스터(N5)는 게이트에 상기 제 7 트랜지스터(P1)의 게이트, 및 상기 제 2 출력 노드(N_outB)가 공통 연결되고, 드레인에 상기 제 7 트랜지스터(P1)의 드레인이 연결되며 소오스에 상기 제 1 래치 입력 노드(N_LiA)가 연결된다. 상기 제 6 트랜지스터(N6)는 게이트에 상기 제 8 트랜지스터(P2)의 게이트 및 상기 제 1 출력 노드(N_outA)가 공통 연결되고 드레인에 상기 제 8 트랜지스터(P2)의 드레인이 연결되며 소오스에 상기 제 2 래치 입력 노드(N_LiB)가 연결된다. 상기 제 7 트랜지스터(P1)는 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 8 트랜지스터(P2)는 소오스에 외부 전압(VDD)을 인가 받는다.
상기 제 1 출력 고정 회로(240)는 상기 클럭(CLK)에 응답하여 상기 제 1 출력 노드(N_outA)를 특정 레벨로 고정시킨다. 예를 들어, 상기 제 1 출력 고정 회로(240)는 상기 클럭(CLK)이 로우 레벨인 구간에서 상기 출력 노드(N_outA)를 외부 전압(VDD) 레벨로 고정시킨다.
상기 제 1 출력 고정 회로(240)는 제 9 트랜지스터(P3)를 포함할 수 있다. 상기 제 9 트랜지스터(P3)는 게이트에 상기 클럭(CLK)을 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 출력 노드(N_outA)가 연결된다.
상기 제 2 출력 고정 회로(240)는 제 10 트랜지스터(P4)를 포함할 수 있다. 상기 제 10 트랜지스터(P4)는 게이트에 상기 클럭(CLK)을 입력 받고 소으스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 출력 노드(N_outB)가 연결된다.
상기 증폭 회로(200)는 제 1 및 제 2 인버터(IV1, IV2)를 더 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 1 출력 노드(N_outA)의 전압 레벨을 반전시켜 상기 정 출력 신호(Q_p)로서 출력할 수 있다. 상기 제 2 인버터(IV2)는 상기 제 2 출력 노드(N_outB)의 전압 레벨을 반전시켜 상기 부 출력 신호(Q_n)로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
펄스 생성 회로(100)는 클럭(CLK)에 응답하여 펄스 신호(P_s)를 생성할 수 있다. 예를 들어, 상기 펄스 생성 회로(100)는 상기 클럭(CLK)의 라이징 타이밍에 로우 레벨로 인에이블되고 설정된 시간이후 하이 레벨로 디스에이블되는 상기 펄스 신호(P_s)를 생성할 수 있다. 이때, 상기 펄스 신호(P_s)의 인에이블 구간 즉, 로우 레벨 구간은 상기 클럭(CLK)의 하이 레벨 구간보다 작을 수 있다.
증폭 회로(200)는 입력 신호(IN_p, IN_n), 상기 펄스 신호(P_s) 및 상기 클럭(CLK)에 응답하여 출력 신호(Q_p, Q_n)를 생성할 수 있다. 예를 들어, 상기 증폭 회로(200)는 상기 클럭(CLK)에 응답하여 활성화되거나 비활성화될 수 있다. 상기 증폭 회로(200)는 상기 클럭(CLK)의 하이 구간동안 활성화된다. 상기 증폭 회로(200)는 상기 클럭(CLK)의 로우 구간동안 비활성화된다. 활성화된 상기 증폭 회로(200)는 상기 입력 신호(IN_p, IN_n)에 응답하여 상기 출력 신호(Q_p, Q_n)를 생성할 수 있다. 비활성화된 상기 증폭 회로(200)는 상기 입력 신호(IN_p, IN_n)와는 무관하게 상기 출력 신호(Q_p, Q_n)를 특정 레벨 즉, 로우 레벨로 고정시킬 수 있다.
상기 증폭 회로(200)의 동작을 도 2를 참조하여 더욱 상세히 설명하면 다음과 같다. 상기 입력 신호(IN_p, IN_n)는 차동 신호로서, 정 입력 신호(IN_p) 및 부 입력 신호(IN_n)를 포함할 수 있다. 상기 출력 신호(Q_p, Q_n)는 차동 신호로서, 정 출력 신호(Q_p) 및 부 출력 신호(Q_n)를 포함할 수 있다.
상기 증폭 회로(200)는 신호 입력 회로(210), 노이즈 제거 회로(220), 래치 증폭 회로(230), 및 제 1 및 제 2 출력 고정 회로(240), 250)를 포함할 수 있다.
상기 신호 입력 회로(210)는 상기 클럭(CLK)의 하이 구간동안 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)의 전압 레벨 차에 응답하여 제 1 래치 입력 노드(N_LiA) 및 제 2 래치 입력 노드(N_LiB)에 전압 레벨 차를 발생시킨다.
상기 노이즈 제거 회로(220)는 상기 클럭(CLK)의 라이징 타이밍에 인에이블되는 펄스 신호(P_s)에 응답하여, 상기 펄스 신호(P_s)의 인에이블 구간동안 즉, 로우 레벨 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 분리시키고, 상기 펄스 신호(P_s)의 디스에이블 구간동안 즉, 하이 레벨 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 연결시킨다. 즉, 상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)의 인에이블 구간동안만, 즉 로우 레벨 구간동안만 상기 제 1 및 제 2 노드(N_LiA, N_LiB)를 분리시켜 상기 신호 입력 회로(210)에서 발생시킨 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 상기 래치 증폭 회로(230)에 전달되게 한다. 또한 상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)의 디스에이블 구간동안 즉, 하이 레벨 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 연결시켜 상기 신호 입력 회로(210)에서 발생시킨 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 소멸시킨다. 즉, 상기 노이즈 제거 회로(220)는 상기 펄스 신호(P_s)의 디스에이블 구간동안 즉, 하이 레벨 구간동안 상기 신호 입력 회로(210)에서 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 발생시키더라도 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)를 연결시켜 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압을 동알한 전압 레벨로 만든다.
상기 래치 증폭 회로(230)는 상기 펄스 신호(P_s)의 인에이블 구간(로우 레벨인 구간)에서 전달된 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 감지 및 증폭하여 제 1 및 제 2 출력 노드(N_outA, N_outB)의 전압 레벨을 형성한다. 예를 들어, 상기 래치 증폭 회로(230)는 상기 펄스 신호(P_s)의 인에이블 구간동안(하이 레벨인 구간) 발생한 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차에 응답하여 상기 제 1 출력 노드(N_outA)의 전압 레벨을 높일 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 낮춘다. 상기 래치 증폭 회로(230)는 상기 펄스 신호(P_s)의 인에이블 구간동안(로우 레벨인 구간) 발생한 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차에 응답하여 상기 제 1 출력 노드(N_outA)의 전압 레벨을 낮출 경우 상기 제 2 출력 노드(N_outB)의 전압 레벨을 높인다.
상기 래치 증폭 회로(230)는 상기 펄스 신호(P_s)의 디스에이블(하이 레벨) 구간동안 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 레벨이 동일해지면 상기 제 1 및 제 2 래치 입력 노드(N_LiA, N_LiB)의 전압 차를 감지하지 못하므로, 상기 펄스 신호(P_s)의 인에이블(로우) 구간동안 형성되었던 상기 제 1 및 제2 출력 노드(N_outA, N_outB)의 전압 레벨을 유지시킨다.
상기 제 1 출력 고정 회로(240)는 상기 클럭(CLK)의 로우 구간동안 즉, 상기 증폭 회로(200)의 비활성화 구간동안 상기 제 1 출력 노드(N_outA)의 전압 레벨을 외부 전압(VDD) 레벨로 고정시킨다.
상기 제 2 출력 고정 회로(240)는 상기 클럭(CLK)의 로우 구간동안 즉, 상기 증폭 회로(200)의 비활성화 구간동안 상기 제 2 출력 노드(N_outB)의 전압 레벨을 외부 전압(VDD) 레벨로 고정시킨다.
결국, 본 발명의 실시예에 따른 반도체 장치는 클럭(CLK)의 하이 구간에서 활성화되고, 클럭(CLK)의 라이징 타이밍에 생성된 펄스 신호(P_s)의 인에이블(로우) 구간동안만 입력 신호(IN_p, IN_n)에 응답하여 출력 신호(Q_p, Q_n)를 생성하며, 클럭(CLK)의 하이 구간이라도 펄스 신호(P_s)가 디스에이블(하이)되면 입력 신호(IN_p, IN_n)와는 무관하게 출력 신호(Q_p, Q_n)의 레벨을 유지시킨다. 또한 본 발명의 실시예에 따른 반도체 장치는 클럭(CLK)의 로우 구간에서 비활성화되며, 상기 입력 신호(IN_p, IN_n)와는 무관하게 출력 신호(Q_p, Q_n)를 로우 레벨로 고정시킨다.
도 3을 참조하여, 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
클럭(CLK)이 하이 레벨로 천이할 때마다 펄스 신호(P_s)는 로우 레벨로 설정된 시간동안 인에이블된다.
상기 펄스(P_s)의 로우 레벨 구간동안 입력 신호(IN_p, IN_n)의 전압 차를 증폭하여 출력 신호(Q_p, Q_n)를 생성할 수 있다. 상기 입력 신호(IN_p, IN_n)는 정 입력 신호(IN_p) 및 부 입력 신호(IN_n)를 포함하고, 상기 출력 신호(Q_p, Q_n)는 정 출력 신호(Q_p) 및 부 출력 신호(Q_n)를 포함할 수 있다.
상기 클럭(CLK)의 첫번째 하이 구간(H1) 중 상기 펄스 신호(P_s)의 로우 레벨 인에이블 구간동안 상기 정 입력 신호(IN_p)는 하이 레벨이고 상기 부 입력 신호(IN_n)는 로우 레벨이다. 이때, 상기 정 출력 신호(Q_p)는 로우 레벨로 출력되고, 상기 부 출력 신호(Q_n)는 하이 레벨로 출력되며, 상기 클럭(CLK)의 첫번째 하이 구간(H1)동안 상기 정 출력 신호(Q_p)와 상기 부 출력 신호(Q_n)의 레벨은 유지된다.
상기 클럭(CLK)의 첫번째 하이 구간(H1)이 끝나고 로우 구간동안은 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)와는 무관하게 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)는 로우 레벨이 된다.
상기 클럭(CLK)의 두번째 하이 구간(H2) 중 상기 펄스 신호(P_s)의 로우 레벨 인에이블 구간동안 상기 정 입력 신호(IN_p)는 로우 레벨이고 상기 부 입력 신호(IN_n)는 하이 레벨이다. 이때, 상기 정 출력 신호(Q_p)는 하이 레벨로 출력되고, 상기 부 출력 신호(Q_n)는 로우 레벨로 출력된다. 상기 클럭(CLK)의 두번째 하이 구간(H2)동안 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)의 레벨이 변하지만 상기 펄스(P_s)의 로우 레벨 인에이블 구간에서의 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)의 레벨에만 응답하여 상기 정 출력 신호(Q_p)와 상기 부 출력 신호(Q_n)의 레벨이 결정되고 유지된다.
상기 클럭(CLK)의 두번째 하이 구간(H2)이 끝나고 로우 구간동안은 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)와는 무관하게 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)는 로우 레벨이 된다.
상기 클럭(CLK)의 세번째 하이 구간(H3) 중 상기 펄스 신호(P_s)의 로우 레벨 인에이블 구간동안 상기 정 입력 신호(IN_p)는 로우 레벨이고 상기 부 입력 신호(IN_n)는 하이 레벨이다. 이때, 상기 정 출력 신호(Q_p)는 하이 레벨로 출력되고, 상기 부 출력 신호(Q_n)는 로우 레벨로 출력되며, 상기 클럭(CLK)의 세번째 하이 구간(H3)동안 상기 정 출력 신호(Q_p)와 상기 부 출력 신호(Q_n)의 레벨은 유지된다.
상기 클럭(CLK)의 세번째 하이 구간(H3)이 끝나고 로우 구간동안은 상기 정 입력 신호(IN_p) 및 상기 부 입력 신호(IN_n)와는 무관하게 상기 정 입력 신호(IN_p)와 상기 부 입력 신호(IN_n)는 로우 레벨이 된다.
상기 클럭(CLK)의 네번째 하이 구간(H4) 중 상기 펄스 신호(P_s)의 로우 레벨 인에이블 구간동안 상기 정 입력 신호(IN_p)는 하이 레벨이고 상기 부 입력 신호(IN_n)는 로우 레벨이다. 이때, 상기 정 출력 신호(Q_p)는 로우 레벨로 출력되고, 상기 부 출력 신호(Q_n)는 하이 레벨로 출력되며, 상기 클럭(CLK)의 네번째 하이 구간(H4)동안 상기 정 출력 신호(Q_p)와 상기 부 출력 신호(Q_n)의 레벨은 유지된다.
따라서, 본 발명의 실시예에 따른 반도체 장치는 클럭(CLK)의 라이징 타이밍 즉, 클럭(CLK)이 하이 레벨로 천이할 때 생성된 펄스 신호(P_s)의 인에이블 구간에서만 입력 신호(IN_p, IN_n)에 응답하여 출력 신호를 생성하고, 펄스 신호(P_s)가 디스에이블되면 클럭(CLK)의 하이 구간이라도 입력 신호(IN_p, IN_n)의 변화와는 무관하게 출력 신호(Q_p, Q_n)의 레벨을 유지시킨다. 또한 본 발명의 실시예에 따른 반도체 장치는 클럭(CLK)의 로우 구간동안 상기 출력 신호(Q_p, Qn)를 로우 레벨로 고정시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 클럭에 응답하여 펄스 신호를 생성하는 펄스 생성 회로; 및
    입력 신호, 클럭, 및 펄스 신호에 응답하여 출력 신호를 생성하는 증폭 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 펄스 신호의 인에이블 구간은 상기 클럭의 특정 레벨 구간보다 작은 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 펄스 신호의 인에이블 구간은 상기 클럭의 하이 구간보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 펄스 생성 회로는
    상기 클럭의 라이징 타이밍에 인에이블되는 상기 펄스 신호를 생성하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 증폭 회로는
    상기 클럭에 응답하여 활성화되거나 비활성화되며,
    활성화되었을 경우 상기 펄스 신호의 인에이블 구간동안만 상기 입력 신호에 응답하여 상기 출력 신호를 생성하고, 상기 펄스 신호의 디스에이블 구간에서는 상기 출력 신호의 레벨을 유지하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 증폭 회로는
    비활성화되었을 경우 상기 입력 신호와는 무관하게 상기 출력 신호를 특정 전압 레벨로 고정시키는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 증폭 회로는
    상기 클럭 및 상기 입력 신호에 응답하여 한 쌍의 래치 입력 노드에 전압 차를 발생시키는 신호 입력 회로,
    상기 펄스 신호에 응답하여 상기 한 쌍의 래치 입력 노드를 연결 또는 분리시키는 노이즈 제거 회로,
    상기 한 쌍의 래치 입력 노드의 전압 차에 응답하여 상기 출력 신호를 생성하는 래치 증폭 회로, 및
    상기 클럭에 응답하여 상기 출력 신호를 특정 레벨로 고정시키는 출력 고정 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 신호 입력 회로는
    상기 클럭의 하이 구간동안 상기 입력 신호에 응답하여 상기 한 쌍의 래치 입력 노드에 전압 차를 발생시키는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 노이즈 제거 회로는
    상기 펄스 신호가 인에이블되면 상기 한 쌍의 래치 입력 노드를 분리시키고 상기 펄스 신호가 디스에이블되면 상기 한 쌍의 래치 입력 노드를 연결시키는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 출력 고정 회로는
    상기 클럭의 로우 구간동안 상기 출력 신호를 로우 레벨로 고정시키는 것을 특징으로 하는 반도체 장치.
  11. 클럭의 라이징 타이밍에 응답하여 펄스 신호를 인에이블시키고, 상기 클럭의 하이 구간보다 작은 인에이블 구간의 상기 펄스 신호를 생성하는 펄스 생성 회로; 및
    상기 클럭의 하이 구간 중 상기 펄스 신호의 인에이블 구간에서 입력 신호에 응답하여 출력 신호를 생성하고, 상기 클럭의 하이 구간동안이라도 상기 펄스 신호가 디스에이블되면 상기 출력 신호의 전압 레벨을 유지시키는 증폭 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 증폭 회로는
    상기 클럭의 하이 구간동안 상기 입력 신호에 응답하여 제 1 래치 입력 노드와 제 2 래치 입력 노드 사이에 전압 차를 발생시키는 신호 입력 회로,
    상기 펄스 신호의 인에이블 구간동안 상기 제 1 래치 입력 노드와 상기 제 2 래치 입력 노드를 분리시키고, 상기 펄스 신호의 디스에이블 구간동안 상기 제 1 래치 입력 노드와 상기 제 2 래치 입력 노드를 연결시키는 노이즈 제거 회로, 및
    상기 제 1 래치 입력 노드와 상기 제 2 래치 입력 노드의 전압 레벨 차에 응답하여 상기 출력 신호를 생성하고, 상기 제 1 및 제 2 래치 입력 노드의 전압 레벨이 동일해지면 상기 출력 신호의 전압 레벨을 유지시키는 래치 증폭 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 증폭 회로는
    상기 클럭의 로우 구간동안 상기 출력 신호를 특정 레벨로 고정시키는 출력 고정 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
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