KR100995656B1 - 리시버 회로 - Google Patents

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Abstract

본 발명의 리시버 회로는 제 1 클럭에 응답하여 입력 데이터를 증폭하여 제 1 출력 신호를 생성하도록 구성된 제 1 센스 앰프, 상기 제 1 클럭과 기설정된 위상 간격을 두고 인에이블되는 제 2 클럭에 응답하여 상기 입력 데이터를 증폭하여 제 2 출력 신호를 생성하도록 구성된 제 2 센스 앰프, 상기 제 2 출력 신호를 제 1 오프셋 전압으로 입력 받고, 상기 제 1 오프셋 전압에 응답하여 상기 제 1 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 1 센스 앰프의 구동 속도를 조절하도록 구성된 제 1 디스차징 조절부, 및 상기 제 1 출력 신호를 제 2 오프셋 전압으로 입력 받고, 상기 제 2 오프셋 전압에 응답하여 상기 제 2 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 2 센스 앰프의 구동 속도를 조절하도록 구성된 제 2 디스차징 조절부를 포함한다.
Figure R1020070089474
리시버, 이퀄라이저(equalizer), 모스 캐패시터, 오프셋 컨트롤

Description

리시버 회로 {Receiver Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 리시버 회로에 관한 것이다.
통상의 컴퓨터에서 컴포넌트들의 속도가 급속히 증가함에 따라, 반도체 집적 회로에서 저전력 공급 전압과 고속 인터페이스들에 대한 요구가 증가하고 있다.
반도체 메모리 등과 같은 반도체 디바이스 내에서 인터페이스 회로로서 채용되는 입력 리시버는 외부에서 인가되는 신호를 수신하고 버퍼링하여 칩의 내부회로에 전달하는 중요한 역할을 한다. 상기 입력 리시버가 외부 입력 신호의 레벨을 내부 입력 신호의 레벨로 버퍼링할 시 레벨 및 셋업/홀드 타임은 고속 응답 특성을 결정짓는 중요한 요소이다. 상기 입력 리시버는 반도체 디바이스의 종류에 따라 LVTTL,HSTL,GTL 등과 같은 신호 인터페이스 규격 중의 하나를 가질 수 있게 설계된다.
반도체 집적 회로의 기술이 발전함에 따라 데이터의 전송 속도 또한 빨라지고 있다. 이에 따라 고속의 데이터인 트랜스미터(transmitter)에서 전송한 신호를 리시버에서 수신하는데 있어서 타이밍 마진이 충분히 확보되기 힘들어지고 있다. 또한, 트랜스미션(transmission) 채널(channel)을 통하여 전송된 신호들의 감쇄(ISI)로 인해 리시버에서 신호를 제대로 감지할 수 없다. 이를 보상하기 위하여 리시버는 보편적으로 이퀄리제이션(equalization) 기법을 사용하게 된다.
이와 같은 고속 신호의 손실 및 왜곡을 보상하기 위한 리시버 이퀄라이저(equalizer)에 관해서는 여러가지 논문과 방안이 알려져 있다. 대표적인 방법으로는 피드 포워드 이퀄리제이션(Feed-Forward Equalization:FFE) 방식이 있으며, 디시젼 피드백 이퀄리제이션(Dicision Feedback Equalization:DFE) 방식이 있다. 그러나, 이러한 방식들은 회로가 복잡하고, 피드 포워드 이퀄리제이션 방식의 경우 신호상에 존재하는 잡음도 같이 증폭되는 문제가 존재한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 간단하며 적은 면적으로 우수한 잡음 특성의 리시버 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 리시버 회로는 제 1 클럭에 응답하여 입력 데이터를 증폭하여 제 1 출력 신호를 생성하도록 구성된 제 1 센스 앰프, 상기 제 1 클럭과 기설정된 위상 간격을 두고 인에이블되는 제 2 클럭에 응답하여 상기 입력 데이터를 증폭하여 제 2 출력 신호를 생성하도록 구성된 제 2 센스 앰프, 상기 제 2 출력 신호를 제 1 오프셋 전압으로 입력 받고, 상기 제 1 오프셋 전압에 응답하여 상기 제 1 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 1 센스 앰프의 구동 속도를 조절하도록 구성된 제 1 디스차징 조절부, 및 상기 제 1 출력 신호를 제 2 오프셋 전압으로 입력 받고, 상기 제 2 오프셋 전압에 응답하여 상기 제 2 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 2 센스 앰프의 구동 속도를 조절하도록 구성된 제 2 디스차징 조절부를 포함한다.
본 발명에 따른 리시버 회로는 복잡한 회로를 사용하지 않고 간단한 구조로 이퀄라이제이션을 구현하여 적은 면적 및 우수한 잡음 특성을 갖고, 전력 소모가 적다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도이다.
도 1에 도시된 리시버 회로는 제1 내지 제4 페이즈 전송부(100,200,300,400)를 포함한다. 상기 제1 페이즈 전송부는 제1 오프셋 콘트롤드 센스 앰프(110) 및 제 1 래치부(120)를 포함한다. 상기 제2 내지 제4 페이즈 전송부는 그에 대응하는 제2 내지 제4 오프셋 콘트롤드 센스 앰프(210,310,410) 및 제 2 내지 제4 래치부(220,320,420)를 포함한다.
상기 제1 오프셋 콘트롤드 센스 앰프(110)는 제1 클럭(CLK<1>)에 동기되어 제1 오프셋 전압(EQP0,EQN0)에 의해 조절되어 입력 데이터(Data+,Data-)를 감지 및 증폭한다. 상기 제1 오프셋 콘트롤드 센스 앰프(110)는 상기 제4 오프셋 콘트롤드 센스 앰프(410)의 출력 신호인 제4 출력 신호(OUTP3,OUTN3)를 제1 오프셋 전압(EQP0,EQN0)으로 입력받아 상기 제1 오프셋 전압(EQP0,EQN0)에 의해 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 감지 기준 전압이 변동되어 구동된다.
여기서, 감지 기준 전압이란, 상기 제1 오프셋 콘트롤드 센스 앰프(110)가 상기 입력 데이터를 입력받아 하이 레벨 또는 로우 레벨로 인식할지를 감지하는 기준 전압을 의미한다.
상기 감지 기준 전압은 상기 제4 출력 신호(OUTP3,OUTN3)를 상기 제1 오프셋 전압(EQP0,EQN0)으로 입력받기 때문에 상기 제4 출력 신호(OUTP3,OUTN3)의 변동에 따라 상기 감지 기준 전압은 변동될 수 있다. 상기 제4 출력 신호(OUTP3,OUTN3)를 상기 제1 오프셋 전압(EQP0,EQN0)으로 적합하게 사용되는 방식으로 도 2에 도시된 바와 같이, 모스 캐패시터를 사용한 것이다. 상기 모스(MOS) 캐패시터의 캐패시턴스에 따라 상기 제4 출력 신호(OUTP3,OUTN3)의 레벨을 입력받아 상기 제1 오프셋 콘트롤드 센스 앰프(110)에 적합하게 적용할 수 있다. 이하, 상기 제2 내지 제4 오프셋 콘트롤드 센스 앰프(210,310,410)에서도 위와 같은 방식으로 감지 기준 전압은 변동될 수 있다.
상기 입력 데이터(Data+,Data-)는 일반적으로 트랜스미터(transmitter)에서 전송한 신호가 채널을 통과한 후 신호이며 리시버 회로에 입력되는 신호이다.
상기 제1 내지 제4 오프셋 콘트롤드 센스 앰프(110,210,310,410)는 각각, 도 2에 도시된 바와 같이, 센스 앰프와 디스차징 조절부로 구성된다. 상기 감지 기준 전압의 전위를 변동시키는 방법으로 본 발명은 디스차징 조절부를 포함하여 구현한다.
상기 제2 오프셋 콘트롤드 센스 앰프(210)는 제2 클럭(CLK<2>)에 동기되어 제2 오프셋 전압(EQP1,EQN1)에 의해 조절되어 상기 입력 데이터(Data+,Data-)를 감지 및 증폭한다. 상기 제2 오프셋 콘트롤드 센스 앰프(210)는 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 출력 신호인 제1 출력 신호(OUTP0,OUTN0)를 제2 오프셋 전압(EQP1,EQN1)으로 입력받아 상기 제2 오프셋 전압(EQP1,EQN1)에 의해 상기 제2 오프셋 콘트롤드 센스 앰프(210)의 감지 기준 전압이 변동되어 구동된다.
상기 제3 오프셋 콘트롤드 센스 앰프(310)는 제3 클럭(CLK<3>)에 동기되어 제3 오프셋 전압(EQP2,EQN2)에 의해 조절되어 상기 입력 데이터(Data+,Data-)를 감지 및 증폭한다. 상기 제3 오프셋 콘트롤드 센스 앰프(310)는 상기 제2 오프셋 콘트롤드 센스 앰프(210)의 출력 신호인 제2 출력 신호(OUTP1,OUTN1)를 제3 오프셋 전압(EQP2,EQN2)으로 입력받아 상기 제3 오프셋 전압(EQP2,EQN2)에 의해 상기 제3 오프셋 콘트롤드 센스 앰프(310)의 감지 기준 전압이 변동되어 구동된다.
상기 제4 오프셋 콘트롤드 센스 앰프(410)는 제4 클럭(CLK<4>)에 동기되어 제4 오프셋 전압(EQP3,EQN3)에 의해 조절되어 상기 입력 데이터(Data+,Data-)를 감지 및 증폭한다. 상기 제4 오프셋 콘트롤드 센스 앰프(410)는 상기 제3 오프셋 콘트롤드 센스 앰프(310)의 출력 신호인 제3 출력 신호(OUTP2,OUTN2)를 제4 오프셋 전압(EQP3,EQN3)으로 입력받아 상기 제4 오프셋 전압(EQP3,EQN3)에 의해 상기 제4 오프셋 콘트롤드 센스 앰프(410)의 감지 기준 전압이 변동되어 구동된다.
즉, 상기 제1 오프셋 전압(EQP0,EQN0)은 상기 제3 오프셋 콘트롤드 센스 앰프(310)의 출력을 입력받고, 상기 제2 오프셋 전압(EQP1,EQN1)은 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 출력을 입력받고, 상기 제3 오프셋 전압(EQP2,EQN2)은 상기 제2 오프셋 콘트롤드 센스 앰프(210)의 출력을 입력받고, 상기 제4 오프셋 전압(EQP3,EQN3)은 상기 제3 오프셋 콘트롤드 센스 앰프(310)의 출력을 입력받는다.
상기 제1 내지 제4 래치부(120,220,320,420)는 각각 상기 제1 내지 제4 오프셋 콘트롤드 센스 앰프(110,210,310,410)의 출력을 래치하여 출력한다. 상기 제1 내지 제4 래치부(120,220,320,420)는 일반적인 S-R 래치 회로로 구현할 수 있다.
상기 제1 내지 제4 오프셋 콘트롤드 센스 앰프(110,210,310,410)는 각각의 오프셋 전압의 레벨이 높으면 각각의 감지 기준 전압 전위가 상승하고, 각각의 오프셋 전압의 레벨이 낮으면 각각의 감지 기준 전압의 전위가 하강한다. 이것은 도 3b에 도시된 본 발명에 따른 리시버에서의 타이밍도에 나타나듯이, 감지 기준 전압의 전위가 이전 입력 데이터에 의한 출력 데이터의 레벨에 따라 상승했다가 하강하 는 점을 알 수 있다. 이로 인해, 입력 데이터가 하이 레벨에서 로우 레벨 순으로 입력되는 것과 같이, 입력 데이터의 레벨이 변화되서 전송되는 경우에 갑자기 레벨의 변화시, 전송 마진이 부족한 점을 해결할 수 있다.
도 2는 도 1에 도시된 제1 오프셋 콘트롤드 센스 앰프(110)의 상세 회로도이다.
도 2에 도시된 제1 오프셋 콘트롤드 센스 앰프(110)는 센스 앰프(112) 및 디스차징 조절부(111)를 포함한다.
상기 디스차징 조절부(111)는 상기 오프셋 전압(EQP0,EQN0)에 따라 상기 센스 앰프(112)의 노드 전위를 변동시켜 상기 센스 앰프(112)의 구동 속도를 조절한다.
상기 디스차징 조절부(111)는 상기 오프셋 전압(EQP0,EQN0)과 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 일부 노드 사이에 연결된다. 도 2에 도시된 바와 같이, 상기 디스차징 조절부(111)는 상기 오프셋 전압(EQP0,EQN0)과 제1 노드(Node_1)에 연결된 모스 캐패시터(C1) 및 상기 오프셋 전압(EQP0,EQN0)과 제2 노드(Node_2)에 연결된 모스 캐패시터(C2)로 구현할 수 있다. 상기 디스차징 조절부(111)는 엔모스 트랜지스터에 의해 구현한 캐패시터에 의해 구현할 수 있다.
상기 모스 캐패시터(C1) 는 게이트가 상기 제1 노드(Node_1)에 연결되고, 드레인 및 소스는 상기 오프셋 전압(EQP0)에 연결된다. 또한, 상기 모스 캐패시터(C2)는 게이트가 상기 제2 노드(Node_2)에 연결되고, 드레인 및 소스는 상기 오프셋 전압(EQN0)에 연결된다.
상기 센스 앰프(112)는 상기 클럭(CLK)에 동기되어 상기 입력 데이터(Data+,Data-)를 증폭한다.
상기 센스 앰프(112)는 입력 비교부(112-1), 구동부(112-2) 및 증폭부(112-3)를 포함한다.
상기 입력 비교부(112-1)는 상기 입력 데이터(Data+,Data-)를 입력받아 제1 노드(Node_1) 및 제2 노드(Node_2)의 전위를 조절한다. 상기 입력 비교부(112-1)는 제1 내지 제2 엔모스 트랜지스터(N1~N2)로 구현할 수 있다.
상기 구동부(112-2)는 상기 클럭(CLK)에 동기되어 상기 센스 앰프(112)를 구동한다. 상기 구동부(112-2)는 제5 엔모스 트랜지스터(N5), 제1,제2 피모스 트랜지스터(P1,P2) 및 제5 내지 제7 피모스 트랜지스터(P5~P7)로 구현할 수 있다.
상기 증폭부(112-3)는 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전위에 따라 출력 신호(OUTP,OUTN)를 증폭시킨다. 상기 증폭부(112-3)는 제3 내지 제4 엔모스 트랜지스터(N3,N4) 및 제3 내지 제4 피모스 트랜지스터(P3,P4)로 구현할 수 있다.
도 1에 도시된 상기 제2 내지 제4 오프셋 콘트롤드 센스 앰프(210,310,410)의 구성은 도 2에 도시된 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 구성과 같고, 오프셋 전압 및 출력 신호가 다를 뿐이다.
도 2에 도시된 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 동작을 설명하면 다음과 같다.
상기 클럭 신호(CLK)가 디스에이블됨에 따라 상기 제1 피모스 트랜지스 터(P1) 및 상기 제2 피모스 트랜지스터(P2)가 턴온되므로, 상기 출력 신호(OUTP,OUTN)는 하이 레벨로 프리차징된다.
상기 클럭 신호(CLK)가 인에이블됨에 따라 상기 제5 엔모스 트랜지스터(N5)가 턴온되므로, 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 전류 패스가 형성되고, 상기 입력 데이터(Data+,Data-)의 크기에 따라 증폭된 출력 신호(OUTP,OUTN)가 출력된다.
상기 입력 데이터(Data+,Data-)가 하이, 로우 레벨이면, 상기 제1 엔모스 트랜지스터(N1)가 턴온되므로, 상기 제1 노드(Node_1)의 전위가 로우 레벨이 되고, 상기 제2 노드(Node_2)의 전위가 하이 레벨이 된다. 따라서, 상기 제3 엔모스 트랜지스터(N3)의 게이트-소스 전압차는 상기 제4 엔모스 트랜지스터(N4)의 게이트-소스 전압차보다 크므로, 상기 출력 신호(OUTP,OUTN)는 하이,로우 레벨이 된다.
그런데, 상기 제1 오프셋 콘트롤드 센스 앰프(110)는 상기 오프셋 전압(EQP0,EQN0)에 의해 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전위는 변동될 수 있다. 예를 들면, 상기 오프셋 전압(EQP0,EQN0)이 하이, 로우 레벨이고, 상기 입력 데이터(Data+,Data-)는 하이, 로우 레벨일 때, 프리차징시 상기 제1 노드(Node_1)의 전위 및 상기 제2 노드(Node_2)의 전위는 하이 레벨이고, 상기 캐패시터(C1,C2)는 엔모스 트랜지스터에 의해 구현한 캐패시터이므로, 상기 모스 캐패시터(C1)는 양단이 하이,하이 레벨이므로 상기 센스 앰프(112)에 영향을 주지 않고, 상기 모스 캐패시터(C2)는 게이트단은 하이 레벨이고, 드레인 및 소스단은 로우 레벨이므로 캐패시터로 동작하여 상기 센스 앰프(112)가 프리차징 이후의 동작 에 영향을 준다. 즉, 상기 센스 앰프(112)가 구동할 때, 상기 제2 노드(Node_2)의 전위는 상기 모스 캐패시터에 의해 하이 레벨의 전위를 유지하려고 하고 있고, 상기 제1 노드(Node_1)의 전위는 하이 레벨의 입력 데이터(Data+)에 의해 로우 레벨로 디스차징되므로, 상기 센스 앰프(112)는 상기 제1 노드(Node_1)와 상기 제2 노드(Node_2)의 전위차에 의해 빠르게 증폭할 수 있다.
상기 오프셋 전압(EQP0,EQN0)에 의해, 상기 오프셋 전압(EQP0,EQN0)이 없는 경우보다 상기 센스 앰프의 구동 속도가 증가한다.
만약, 상기 오프셋 전압(EQP0,EQN0)이 로우, 하이 레벨이고, 상기 입력 데이터(Data+,Data-)는 하이, 로우 레벨이면, 위의 경우와 반대로 상기 모스 캐패시터(C1)의 양단은 하이, 로우 레벨이고, 상기 모스 캐패시터(C2)의 양단은 하이, 하이 레벨이므로, 상기 모스 캐패시터(C1)만이 상기 센스 앰프에 영향을 주게 된다. 따라서, 상기 제1 노드(Node_1) 의 전위는 상기 모스 캐패시터에 의해 하이 레벨로 유지하려고 하며, 상기 제2 노드(Node_2)의 전위는 상기 입력 데이터(Data-)에 의해 변동된다.
또한, 상기 디스차징 조절부(111)의 크기 즉, 캐패시턴스에 따라 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전위가 상기 오프셋 전압(EQP0,EQN0)에 의해 영향을 받는 정도는 달라지게 된다.
도 2에 도시된 상기 오프셋 콘트롤드 센스 앰프는 도 1에 도시된 제1 내지 제4 오프셋 콘트롤드 센스 앰프(110,210,310,410)에 적용할 수 있다.
도 1 내지 도 3을 참조하여 본 발명에 따른 리시버 회로의 동작을 설명하면 다음과 같다.
먼저, 도 1에 도시되어 있듯이, 본 발명에 따른 리시버 회로는 4개의 다른 위상을 갖는 클럭에 따라 동작함을 가정한다. 즉, 제1 클럭 내지 제4 클럭(CLK<1:4>)은 각기 0도, 90도, 180도, 270도에서 인에이블되는 클럭이다. 또한, 입력 데이터(Data+)는 1101000 패턴으로 상기 리시버 회로에 입력된다고 가정한다.
상기 제1 클럭(CLK<1>)이 인에이블되고, 상기 제1 오프셋 콘트롤드 센스 앰프(110)는 하이, 로우 레벨의 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 하이, 로우 레벨의 상기 제1 출력 신호(OUTP0,OUTN0)를 출력한다. 이때, 하이, 로우 레벨의 상기 제1 오프셋 콘트롤드 센스 앰프(110)의 출력(OUTP0,OUTN0)은 상기 제2 오프셋 콘트롤드 센스 앰프(210)의 오프셋 전압(EQP1,EQN1)으로 로우, 하이 레벨이 입력된다. 상기 제1 내지 제4 오프셋 콘트롤드 센스 앰프(110,210,310,410)는 상기 제1 내지 제4 클럭(CLK<1:4>)이 각각 반주기 동안 인에이블되고, 반주기 동안 디스에이블되므로, 인에이블되는 구간인 반주기 동안은 각각 센싱 및 증폭 동작을 수행하고, 그 신호를 유지한다.
그 후, 상기 제2 클럭(CLK<2>)이 인에이블되고, 상기 로우, 하이 레벨의 제2 오프셋 전압(EQP1,EQN1)을 입력받아 상기 제2 오프셋 콘트롤드 센스 앰프(210) 내 제2 디스차징 조절부에 의해 도 3b에 도시된 바와 같이, 기존의 레퍼런스(reference) 레벨에 비해 높은 레벨의 레퍼런스 레벨(offset controlled Reference)을 유지한다. 그 방식은 상기 모스 캐패시터(C1)에 의해 제1 노드의 전위가 하이 레벨로 유지하는 것에 의한다.
따라서, 상기 제1 클럭(CLK<1>)이 인에이블될 때 하이, 로우 레벨의 데이터가 전송되었고, 연속적으로 하이 레벨의 데이터가 전송된 것이므로, 가상의 레퍼런스가 높음에도 상기 제2 오프셋 콘트롤드 센스 앰프(210)는 하이 레벨의 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 하이, 로우 레벨의 상기 제2 출력 신호(OUTP2,OUTN2)를 출력한다.
이 때, 하이, 로우 레벨의 상기 제2 오프셋 콘트롤드 센스 앰프(210)의 출력은 상기 제3 오프셋 전압(EQP1,EQN1)으로 각각 로우, 하이 레벨로 입력되고, 상기 제3 오프셋 콘트롤드 센스 앰프(310) 내 디스차징 조절부는 상기 로우, 하이 레벨의 제3 오프셋 전압(EQP1,EQN1)가 입력되고, 상기 모스 캐패시터(C1)에 의해 상기 제3 오프셋 콘트롤드 센스 앰프(310)의 제1 노드의 전위를 하이 레벨로 유지시키려고 한다.
이때, 상기 제3 클럭(CLK<3>)이 인에이블되고, 상기 제3 오프셋 콘트롤드 센스 앰프(310)는 로우, 하이 레벨의 상기 입력 데이터(Data+,Data-)를 감지하고, 상기 제1 노드의 전위는 하이, 상기 제2 노드의 전위는 상기 입력 데이터에 의해 로우 레벨로 디스차징된다. 따라서, 상기 제3 오프셋 콘트롤드 센스 앰프(310)는 상기 제1 노드와 상기 제2 노드의 전위차에 의해 증폭을 빠르게 할 수 있고, 로우 하이 레벨의 상기 제3 출력 신호(OUTP2,OUTN2)를 출력한다. 이 때, 하이 레벨의 상기 제3 오프셋 전압(EQP2,EQN2)에 의해 상승된 상기 제1 노드의 전위로 인해, 감지 기준 전압은 상승된다.
따라서, 그 전의 신호가 하이 레벨이고, 이번 신호가 로우 레벨로 갑자기 변 화되는 신호에도, 상기 감지 기준 전압(offset controlled Reference)이 상승됨으로 인해 상기 제3 오프셋 콘트롤드 센스 앰프(310)는 로우 레벨을 감지할 수 있게 된다.
즉, 그 전의 신호와 이번 신호가 같은 레벨인 경우에는 상기 센스 앰프의 구동 속도를 감속시키고, 그 전의 신호와 이번 신호가 다른 레벨인 경우에는 상기 센스 앰프의 구동 속도를 가속시킴으로써 고속에서의 데이터의 왜곡 현상을 감소시킬수 있다.
따라서, 상기 제3 클럭(180도)에 동기되어 동작하는 구간에서, 도 3a에 나타난 종래 기술에 나타난 레퍼런스 전압 마진(V1)에 비해 도3b에 나타난 본 발명에 따른 리시버 회로의 감지 기준 전압 마진(V1)이 증가됨을 알 수 있다.
즉, 본 발명은 상기 캐패시터의 로딩 효과로 각각의 오프셋 콘트롤드 센스 앰프(110,210,310,410)의 하이 레벨/로우 레벨의 디텍팅을 효과적으로 할 수 있다. 즉, 도 3b에 도시된 바와 같이, 고정된 레퍼런스가 아닌 오프셋 전압에 따라 변동되는 감지 기준 전압 전위(offset controlled Reference)처럼 나타나 신호의 전송시 왜곡되는 점을 감소시킬 수 있다.
도 1 내지 도 2에 도시된 리시버는 이와 같은 방식으로 데이터를 전송함으로써, 데이터의 왜곡없이 전송할 수 있다. 또한, 모스 캐패시터를 사용하여 간단히 구현하므로 어떤 회로에든지 쉽게 적용할 수 있고, 회로 면적이 감소되는 효과가 있다.
이와 같이, 본 발명에 따른 리시버 회로는 클럭의 위상차가 90도 간격일 때 마다 데이터를 전송할 수 있어 고속 데이터의 전송이 가능하다.
본 발명에 따른 리시버 회로는 메모리, CPU, ASIC 등 다양한 분야에 적용될 수 있다. 또한, 본 발명에 따른 리시버 회로는 4개의 서로 위상이 다른 클럭을 기준으로 신호를 감지하였으나, 클럭의 수에 제한없이 적용될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도,
도 2는 도 1에 도시된 제1 오프셋 콘트롤드 센스 앰프의 상세 회로도,
도 3은 도 1 및 도 2에 도시된 데이터의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100,200,300,400 : 제1,2,3,4 페이즈 전송부
110,210,310,410 : 제1,2,3,4 오프셋 콘트롤드 센스 앰프
120,220,320,420 : 제1,2,3,4 래치부
111: 디스차징 조절부
112 :센스 앰프

Claims (19)

  1. 제 1 클럭에 응답하여 입력 데이터를 증폭하여 제 1 출력 신호를 생성하도록 구성된 제 1 센스 앰프;
    상기 제 1 클럭과 기설정된 위상 간격을 두고 인에이블되는 제 2 클럭에 응답하여 상기 입력 데이터를 증폭하여 제 2 출력 신호를 생성하도록 구성된 제 2 센스 앰프;
    상기 제 2 출력 신호를 제 1 오프셋 전압으로 입력 받고, 상기 제 1 오프셋 전압에 응답하여 상기 제 1 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 1 센스 앰프의 구동 속도를 조절하도록 구성된 제 1 디스차징 조절부; 및
    상기 제 1 출력 신호를 제 2 오프셋 전압으로 입력 받고, 상기 제 2 오프셋 전압에 응답하여 상기 제 2 센스 앰프의 노드 전위를 변동시킴으로써 상기 제 2 센스 앰프의 구동 속도를 조절하도록 구성된 제 2 디스차징 조절부를 포함하는 리시버 회로.
  2. 제 1 항에 있어서,
    상기 제 1 디스차징 조절부는,
    상기 제1 클럭이 인에이블될때의 입력 데이터와 상기 제2 클럭이 인에이블될때의 입력 데이터가 다른 레벨이면, 상기 제 1 센스 앰프의 구동 속도를 가속시키는 것을 특징으로 하는 리시버 회로.
  3. 제 1 항에 있어서,
    상기 제 1 디스차징 조절부는,
    상기 제1 클럭이 인에이블될때의 입력 데이터와 상기 제2 클럭이 인에이블될때의 입력 데이터가 같은 레벨이면, 상기 제 1 센스 앰프의 구동 속도를 감속시키는 것을 특징으로 하는 리시버 회로.
  4. 제 1 항에 있어서,
    상기 제 1 디스차징 조절부는,
    상기 제 1 오프셋 전압의 입력단과 상기 제 1 센스 앰프의 노드 사이에 연결된 캐패시터를 포함하는 것을 특징으로 하는 리시버 회로.
  5. 제 4 항에 있어서,
    상기 캐패시터는 모스 트랜지스터(MOS Transistor)로 구현되는 리시버 회로.
  6. 제 5 항에 있어서,
    상기 제 1 디스차징 조절부는 상기 제 1 센스 앰프의 노드에 게이트가 연결되고, 상기 제 1 오프셋 전압의 입력단에 드레인 및 소스가 연결된 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 리시버 회로.
  7. 제 1 항에 있어서,
    상기 제 1 센스 앰프는,
    상기 입력 데이터를 입력받아 제1 노드 및 제2 노드의 전위를 조절하는 입력 비교부;
    상기 제2 클럭에 동기되어 상기 제 1 센스 앰프를 구동하는 구동부; 및
    상기 제1 노드 및 상기 제2 노드의 전위에 따라 출력 신호를 증폭시키는 증폭부를 포함하는 리시버 회로.
  8. 삭제
  9. 삭제
  10. 제 1 클럭에 동기되어 한 쌍의 입력 데이터의 차동 전압을 센싱하여 한 쌍의 제 1 출력 신호를 생성하는 제 1 페이즈 전송부; 및
    상기 제 1 클럭과 기설정된 위상 간격을 두고 인에이블되는 제 2 클럭에 동기되어 상기 한 쌍의 입력 데이터의 차동 전압을 센싱하여 한 쌍의 제 2 출력 신호를 생성하는 제 2 페이즈 전송부를 포함하며,
    상기 제 1 페이즈 전송부의 상기 제 1 출력 신호는 상기 제 2 페이즈 전송부의 오프셋 전압으로 제공되고, 상기 제 2 페이즈 전송부의 상기 제 2 출력 신호는 상기 제 1 페이즈 전송부의 오프셋 전압으로 제공되도록 구성된 리시버 회로.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 페이즈 전송부 각각은,
    해당 클럭에 동기되어 상기 한 쌍의 입력 데이터를 센싱하고 증폭하는 센스 앰프; 및
    상기 센스 앰프의 출력 결과를 래치하는 래치부를 포함하는 리시버 회로.
  12. 제 11 항에 있어서,
    상기 센스 앰프는,
    상기 입력 데이터를 수신하여 차동 전압을 출력하는 입력 비교부;
    상기 해당 클럭에 응답하여 상기 센스 앰프의 구동 여부를 제어하는 구동부;
    상기 차동 전압을 증폭하는 증폭부; 및
    상기 입력 비교부에 연결되는 디스차징 조절부를 포함하며,
    상기 디스차징 조절부는 상기 오프셋 전압을 인가받음으로써 상기 입력 비교부의 디스차징 속도를 제어하는 리시버 회로.
  13. 제 12 항에 있어서,
    상기 입력 비교부는 상기 한 쌍의 입력 데이터를 각각 수신하는 제 1 및 제 2 NMOS 트랜지스터를 포함하는 리시버 회로.
  14. 제 13 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 드레인과 연결된 제 1 노드; 및
    상기 제 2 NMOS 트랜지스터의 드레인과 연결된 제 2 노드를 더 포함하는 리시버 회로.
  15. 제 14 항에 있어서,
    상기 해당 클럭이 디스에이블되면 상기 제 1 및 제 2 노드는 하이 레벨로 프리차지되는 리시버 회로.
  16. 제 15 항에 있어서,
    상기 디스차징 조절부는,
    상기 제 1 및 제 2 노드에 각각 게이트가 연결되는 모스 캐패시터를 포함하는 리시버 회로.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 노드 중 더 낮은 레벨의 상기 오프셋 전압을 인가받는 캐패시터와 연결된 노드의 전위가 상대적으로 천천히 디스차징되는 리시버 회로.
  18. 제 17 항에 있어서,
    상기 한 쌍의 입력 데이터 중 정(positive) 입력 데이터에 대응되는 출력 신호를 다음 페이즈 전송부의 부(negative) 입력 데이터와 연결된 노드의 해당 캐패시터의 오프셋 전압으로 제공하고,
    상기 한 쌍의 입력 데이터 중 부(negative) 입력 데이터에 대응되는 출력 신호를 다음 페이즈 전송부의 정(positive) 입력 데이터와 연결된 노드의 해당 캐패시터의 오프셋 전압으로 제공하는 리시버 회로.
  19. 제 10 항에 있어서,
    상기 입력 데이터의 레벨은 CML(Current-Mode Logic) 레벨인 리시버 회로.
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