KR100873626B1 - 반도체 집적회로의 데이터 리시버 - Google Patents

반도체 집적회로의 데이터 리시버 Download PDF

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Abstract

본 발명은 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 상기 입력된 데이터를 피드백 데이터에 따른 등화 기능을 포함한 증폭동작을 수행하여 증폭 신호를 출력하는 복수개의 앰프 및 상기 복수개의 앰프의 출력을 각각 래치하는 복수개의 래치를 갖는 반도체 집적회로의 데이터 리시버로서, 상기 복수개의 앰프는 각각 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 앰프에서 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성된다.
등화기, 옵셋

Description

반도체 집적회로의 데이터 리시버{DATA RECEIVER OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 집적회로의 데이터 리시버에 관한 것이다.
종래의 기술에 따른 반도체 집적회로의 4 상(4-Phase) 데이터 리시버는 도 1에 도시된 바와 같이, 제 1 내지 제 4 앰프(10 ~ 13), 제 1 내지 제 4 래치(21 ~ 23)를 구비한다.
상기 제 1 내지 제 4 앰프(10 ~ 13)는 정해진 위상 차를 갖는 클럭(CLK000, CLK090, CLK180, CLK270)에 따라 패드(PAD)와 패드바(PADB)를 통해 입력된 데이터(INP, INN)를 감지 및 증폭하여 출력하도록 구성된다.
상기 제 1 내지 제 4 래치(20 ~ 23)는 상기 위상 차를 갖는 클럭(CLK000, CLK090, CLK180, CLK270)에 따라 상기 제 1 내지 제 4 앰프(10 ~ 13)의 출력 데이터(OUT0/OUTB0, OUT1/OUTB1, OUT2/OUTB2, OUT3/OUTB3)를 래치하도록 구성된다.
반도체 집적회로의 데이터 전송속도가 점점 높아짐에 따라 고속 신호를 전달받는 데이터 리시버의 설계 마진(Margin)이 점점 감소하고 있다. 설계 마진 감소의 주요 원인 중 하나로서 심볼간 간섭(Inter Symbol Interference)을 들 수 있다. 심볼간 간섭은 고속 신호의 전달 과정에서 주파수가 높아짐에 따라 신호의 손실이 더욱 증가하기 때문에 발생하는 문제이다.
따라서 데이터 수신측 즉, 데이터 리시버에는 이러한 신호 손실을 보상해주기 위한 등화기(Equalizer)를 추가로 구성할 필요가 있다.
상기 등화기를 구성하는 방법으로는 대표적으로, FFE(Feed-Forward Equalization), DFE(Decision-Feedback Equalization) 방식을 이용할 수 있다.
그러나 상술한 FFE 또는 DFE 방식을 이용하는 경우, 회로 구성이 매우 복잡해지며, 특히 FFE 방식의 경우 신호상에 존재하는 잡음도 데이터와 같이 증폭되는 문제가 있다.
본 발명은 회로 구성이 복잡하지 않고, 잡음 성분 증폭이 방지된 등화기를 내장할 수 있도록 한 반도체 집적회로의 데이터 리시버를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 상기 입력된 데이터를 피드백 데이터에 따른 등화 기능을 포함한 증폭동작을 수행하여 증폭 신호를 출력하는 복수개의 앰프 및 상기 복수개의 앰프의 출력을 각각 래치하는 복수개의 래치를 갖는 반도체 집적회로의 데이터 리시버로서, 상기 복수개의 앰프는 각각 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 앰프에서 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성됨을 특징으로 한다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 제 1 클럭에 따라 데이터를 입력 받고 피드백 데이터로서 제 4 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 1 증폭 신호를 출력하는 제 1 앰프; 상기 제 1 클럭과 정해진 위상 차를 갖는 제 2 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 1 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 2 증폭 신호를 출력하는 제 2 앰프; 상기 제 2 클럭과 정해진 위상 차를 갖는 제 3 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 2 증폭 신 호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 3 증폭 신호를 출력하는 제 3 앰프; 및 상기 제 3 클럭과 정해진 위상 차를 갖는 제 4 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 3 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 4 증폭 신호를 출력하는 제 4 앰프를 구비함을 또 다른 특징으로 한다.
본 발명에 따른 반도체 집적회로의 데이터 리시버는 다음과 같은 효과가 있다.
첫째, FFE 및 DFE 방식에 비해 매우 간단한 구조를 갖는 등화기 구현이 가능하다.
둘째, CMOS 레벨로 증폭된 신호를 피드백 데이터로 사용하므로 신호선의 잡음 증폭도 방지할 수 있어 FFE방식에 비해 잡음 특성이 우수하다.
셋째, 종래의 데이터 리시버에 큰 변화를 주지 않고 등화기 구현이 가능하므로 비용절감 및 소비전력 절감이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 집적회로의 데이터 리시버의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 집적회로의 4 상(4-Phase) 데이터 리시버는 도 2에 도시된 바와 같이, 제 1 내지 제 4 앰프(100 ~ 130) 및 제 1 내지 제 4 래치(200 ~ 230)를 구비한다.
상기 제 1 내지 제 4 앰프(100 ~ 130)는 정해진 위상 차를 갖는 제 1 내지 제 4 클럭(CLK000 ~ CLK270)에 따라 데이터를 입력 받고 상기 입력된 데이터를 피드백 데이터에 따른 등화 기능을 포함하는 증폭 동작을 수행하여 증폭 신호를 출력하도록 구성된다. 상기 제 1 내지 제 4 앰프(100 ~ 130)는 각각 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 앰프에서 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성된다.
상기 제 1 앰프(100)는 제 1 클럭(CLK000)에 따라 차동 데이터(INP, INN)를 입력 받고 제 4 증폭 신호(OUT3, OUTB3)를 제 1 피드백 데이터(EQN0, EQP0)로서 등화 기능을 수행하여 상기 차동 데이터(INP, INN)를 증폭하여 제 1 증폭 신호(OUT0, OUTB0)를 출력하도록 구성된다.
상기 제 2 앰프(110)는 제 2 클럭(CLK090)에 따라 상기 차동 데이터(INP, INN)를 입력 받고 상기 제 1 증폭 신호(OUT0, OUTB0)를 제 2 피드백 데이터(EQN1, EQP1)로서 등화 기능을 수행하여 상기 차동 데이터(INP, INN)를 증폭하여 제 2 증폭 신호(OUT1, OUTB1)를 출력하도록 구성된다.
상기 제 3 앰프(120)는 제 3 클럭(CLK180)에 따라 상기 차동 데이터(INP, INN)를 입력 받고 상기 제 2 증폭 신호(OUT1, OUTB1)를 제 3 피드백 데이터(EQN2, EQP2)로서 등화 기능을 수행하여 상기 차동 데이터(INP, INN)를 증폭하여 제 3 증폭 신호(OUT2, OUTB2)를 출력하도록 구성된다.
상기 제 4 앰프(130)는 제 4 클럭(CLK270)에 따라 상기 차동 데이터(INP, INN)를 입력 받고 상기 제 3 증폭 신호(OUT2, OUTB2)를 제 4 피드백 데이터(EQN3, EQP3)로서 등화 기능을 수행하여 상기 차동 데이터(INP, INN)를 증폭하여 제 4 증폭 신호(OUT3, OUTB3)를 출력하도록 구성된다.
상기 제 1 클럭(CLK000) 내지 제 4 클럭(CLK270)은 4 상(4-Phase)으로 90°의 위상 차를 갖는다. 예를 들어, 제 1 클럭(CLK000)이 0°의 위상을 가진다면, 제 2 클럭(CLK090) 내지 제 4 클럭(CLK270)이 순서대로 90°, 180°, 270°의 위상을 갖는다.
상기 제 1 내지 제 4 앰프(100 ~ 130)의 구성은 동일하므로 제 2 앰프(110)의 구성을 설명하기로 한다.
상기 제 2 앰프(110)는 상기 제 2 피드백 데이터(EQN1, EQP1)를 이용하여 상기 차동 데이터(INP, INN)를 감지하기 위한 가상 기준 전압의 옵셋(offset)을 조정하여 상기 등화 기능을 수행하도록 구성된다.
상기 제 2 앰프(110)는 도 3에 도시된 바와 같이, 크로스 커플드 래치(Cross Coupled Latch) 회로(111) 및 조정 회로(112)를 구비한다.
상기 크로스 커플드 래치 회로(111)는 제 1 내지 제 12 트랜지스터(M1 ~ M12)를 구비한다. 상기 제 1 내지 제 6 트랜지스터(M1 ~ M6)는 크로스 커플드 래치 구조를 이룬다. 상기 제 1 및 제 2 트랜지스터(M1, M2)의 게이트에 차동 데이터(INP, INN)가 입력된다. 상기 제 7 내지 제 12 트랜지스터(M7 ~ M12)는 제 2 클럭(CLK090)의 비활성화 구간동안 제 2 앰프(110)의 동작을 중지시키고 제 2 증폭 신호(OUT1, OUTB1) 출력단을 하이 레벨로 프리 차지(Pre charge) 시키기 위한 구성이다.
상기 조정 회로(112)는 제 2 피드백 데이터(EQN1, EQP1)에 따라 상기 크로스 커플드 래치 회로(111)에서 차동 데이터(INP, INN)를 입력 받는 제 1 및 제 2 트랜지스터(M1, M2)의 턴 온 레벨을 가변시키는 방식으로 상기 가상 기준 전압의 옵셋(offset)을 조정한다. 상기 가상 기준 전압은 외부에서 입력되는 기준 전압이 아니라 상기 차동 데이터(INP, INN)의 차이의 극성을 판단하기 위한 기준이 되는 레벨이다. 상기 조정 회로(112)는 제 13 내지 제 15 트랜지스터(M13 ~ M15)를 구비한다. 상기 제 13 트랜지스터(M13)는 게이트에 제 2 피드백 데이터(EQP1)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(111)의 제 1 트랜지스터(M1)의 드레인과 연결된다. 상기 제 14 트랜지스터(M14)는 게이트에 제 2 피드백 데이터(EQN1)를 입력 받고 드레인이 상기 크로스 커플드 래치 회로(111)의 제 2 트랜지스터(M2)의 드레인과 연결된다. 상기 제 15 트랜지스터(M15)는 게이트에 제 2 클럭(CLK090)을 입력받고 소오스에 접지 전압 단자가 연결되며 드레인이 상기 제 13 트랜지스터(M13) 및 제 14 트랜지스터(M14)의 소오스와 공통 연결된다.
이와 같이 구성된 본 발명에 따른 반도체 집적회로의 데이터 리시버의 동작을 도 4를 참조하여 설명하면 다음과 같다.
패드(PAD) 및 패드바(PADB)를 통해 순차적으로 데이터(D0, D1, ...)가 입력된다. 상기 데이터(D0, D1, ...)는 각각 차동 데이터(INP, INN)를 포함한다.
제 1 내지 제 4 클럭(CLK000 ~ CLK270)이 순차적으로 90°의 위상차를 가지고 입력된다.
상기 제 1 내지 제 4 앰프(100 ~ 130)는 상기 제 1 내지 제 4 클럭(CLK000 ~ CLK270)에 따라 차동 데이터(INP, INN)를 입력 받는다.
상기 제 1 내지 제 4 앰프(100 ~ 130)는 제 1 내지 제 4 클럭(CLK000 ~ CLK270)의 각 라이징 엣지(Rising Edge)에서 상기 차동 데이터(INP, INN)를 감지 및 증폭하여 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)를 출력한다. 상기 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)가 순서대로 제 2 앰프(110), 제 3 앰프(120), 제 4 앰프(130) 및 제 1 앰프(100)의 등화 기능을 위해 사용된다.
상기 제 1 내지 제 4 앰프(100 ~ 130)는 상기 제 1 내지 제 4 클럭(CLK000 ~ CLK270)의 2 UI(Unit Interval) 동안 즉, 하이 레벨 구간 동안 상기 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)의 레벨을 유지한다. 상기 제 1 내지 제 4 클럭(CLK000 ~ CLK270)의 라이징 엣지에서 상기 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)가 출력되는데 소요되는 지연 시간(DELAY)은 1 UI(Unit Interval) 보다 작지만 상기 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)는 2 UI 동안 유지되므로 상기 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)를 등화 기능을 위한 피드백 데이터로 사용하기에 적합하다. 또한 CMOS 레벨로 증폭된 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)를 피드백 데이터로 사용하므로 신호선의 잡음 증폭도 방지할 수 있다.
상기 UI는 데이터의 기간(Period)를 의미한다. 상기 제 1 내지 제 4 클럭(CLK000 ~ CLK270)은 각각 4 UI의 기간을 가지며, 각 클럭 간에는 1 UI의 위상 차이 즉, 90°의 위상 차를 갖는다.
상기 제 1 내지 제 4 앰프(100 ~ 130)는 상기 차동 데이터(INP, INN)를 제 1 내지 제 4 피드백 데이터(EQN0/EQP0 ~ EQN3/EQP3)에 따라 등화 기능을 적용하여 옵셋이 보정되는 가상 기준 전압에 따라 감지 및 증폭하여 제 1 내지 제 4 증폭 신호(OUT0/OUTB0 ~ OUT3/OUTB3)를 출력한다.
상기 등화 기능은 피드백 데이터의 레벨이 하이 레벨이면 가상 기준 전압을 높이고, 피드백 데이터의 레벨이 로우 레벨이면 가상 기준 전압을 낮춤으로서 현재 데이터의 감지 정확도 및 속도를 향상시키는 방식이다. 본 발명의 등화 기능은 제 1 내지 제 4 클럭(CLK000 ~ CLK270)의 한 주기마다 도 3과 같이 조정 회로(112)를 통해 데이터를 입력 받는 트랜지스터(M1, M2)의 턴 온 레벨을 조정 함으로서 가상 기준 전압의 옵셋을 보정할 수 있다.
또한 앰프의 특성상 클럭의 라이징 엣지에서 데이터 감지 및 증폭이 어느 정도 이루어지면 회로 내부의 옵셋이 변하더라도 현재의 출력을 유지한다. 따라서 클럭의 비활성화에 따라 출력값이 하이 레벨로 프리차지 되어도 프리 차지 구간에 따라 생성된 피드백 데이터를 입력 받은 앰프의 출력이 변하지 않는다. 즉, 본 발명의 앰프에 적용된 등화 기능은 피드백 데이터에 따라 가상 기준 전압의 옵셋(offset)을 보정하는 방식을 사용하는데 프리 차지 구간에 따라 생성된 피드백 데이터에 의해서는 영향을 받지 않으므로 안정적인 동작이 가능하다.
도 5a는 도 1의 종래 기술에 따른 반도체 집적회로의 데이터 리시버의 앰프의 동작을 설명한 것이다.
도 5a에서 점선으로 표시된 부분은 이상적인 데이터를 나타낸 것이다. 상기 이상적인 데이터는 고주파 성분 감쇄로 인하여 실제로는 실선으로 표시된 부분과 같은 데이터가 입력된다.
상기 실선으로 표시된 실제 데이터를 앰프 내부의 가상 기준 전압(Ref_V)을 기준으로 판단하면, 180° 위상에서는 V1 만큼의 신호를, 그리고 두번째 180° 위상에서는 V2 만큼의 신호를 입력으로 판단한다. 상기 V1은 V2에 비해 작으며, V1이 매우 작게 되는 경우 앰프에서 감지하지 못할 수 있으며, 감지하더라도 V2 대비 신호의 지연이 증가하여, 데이터 리시버의 출력을 받아들이는 회로 구성의 타이밍 마진이 감소하게 된다.
한편, 도 5b는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 앰프의 동작을 설명한 것이다.
본 발명은 조정 회로(112)가 피드백 데이터에 따라 가상 기준 전압(Ref_V)의 옵셋이 보정되는 옵셋 보정 가상 기준 전압(Ref_V_OC)에 따라 데이터를 감지 및 증폭한다. 도 5b에 도시된 바와 같이, 옵셋 보정 가상 기준 전압(Ref_V_OC)의 레벨이 피드백 데이터의 레벨에 따라 가변되어 180° 위상에서의 V1 신호와 두 번째 180° 위상에서의 V2 신호가 거의 동일하게 되므로 감지 성능 및 속도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 반도체 집적회로의 데이터 리시버의 블록도,
도 2는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 블록도,
도 3은 도 2의 앰프의 회로도,
도 4는 본 발명에 따른 반도체 집적회로의 데이터 리시버의 각부 출력 파형도,
도 5a 및 도 5b는 본 발명에 따른 등화 기능의 동작원리를 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 ~ 130: 제 1 내지 제 4 앰프 111: 크로스 커플드 래치 회로
112: 조정 회로 200 ~ 230: 제 1 내지 제 4 래치

Claims (10)

  1. 정해진 위상 차를 갖는 클럭에 따라 데이터를 입력 받고 상기 입력된 데이터를 피드백 데이터에 따른 등화 기능을 포함한 증폭동작을 수행하여 증폭 신호를 출력하는 복수개의 앰프 및 상기 복수개의 앰프의 출력을 각각 래치하는 복수개의 래치를 갖는 반도체 집적회로의 데이터 리시버로서,
    상기 복수개의 앰프는 각각 자신에게 입력된 클럭에 비해 앞선 위상을 갖는 클럭이 입력되는 앰프에서 출력된 증폭 신호를 피드백 데이터로 입력 받도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  2. 제 1 항에 있어서,
    상기 앰프는
    상기 피드백 데이터를 이용하여 상기 데이터를 감지하기 위한 기준 전압의 옵셋을 조정하여 상기 등화 기능을 수행하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  3. 제 2 항에 있어서,
    상기 앰프는
    제 1 스위칭 소자 및 제 2 스위칭 소자로 이루어진 차동 입력단을 통해 상기 데이터를 입력 받아 상기 증폭 신호를 출력하는 크로스 커플드 래치 회로, 및
    상기 피드백 데이터에 따라 상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 턴 온 레벨을 조정하는 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  4. 제 3 항에 있어서,
    상기 조정 회로는
    상기 제 1 스위칭 소자와 연결된 제 3 스위칭 소자, 및
    상기 제 2 스위칭 소자와 연결된 제 4 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  5. 제 4 항에 있어서,
    상기 제 3 스위칭 소자와 상기 제 4 스위칭 소자는 접지 전압 단자에 공통 연결됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  6. 제 1 클럭에 따라 데이터를 입력 받고 피드백 데이터로서 제 4 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 1 증폭 신호를 출력하는 제 1 앰프;
    상기 제 1 클럭과 정해진 위상 차를 갖는 제 2 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 1 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 2 증폭 신호를 출력하는 제 2 앰프;
    상기 제 2 클럭과 정해진 위상 차를 갖는 제 3 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 2 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 3 증폭 신호를 출력하는 제 3 앰프; 및
    상기 제 3 클럭과 정해진 위상 차를 갖는 제 4 클럭에 따라 상기 데이터를 입력 받고 피드백 데이터로서 상기 제 3 증폭 신호에 따라 등화 기능을 수행하여 상기 데이터를 증폭하여 제 4 증폭 신호를 출력하는 제 4 앰프를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  7. 제 6 항에 있어서,
    상기 제 1 앰프 내지 제 4 앰프는
    상기 피드백 데이터를 이용하여 상기 데이터를 감지하기 위한 기준 전압의 옵셋을 조정하여 상기 등화 기능을 수행하도록 구성됨을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  8. 제 7 항에 있어서,
    상기 제 1 앰프 내지 제 4 앰프는
    제 1 스위칭 소자 및 제 2 스위칭 소자로 이루어진 차동 입력단을 통해 상기 데이터를 입력 받아 상기 증폭 신호를 출력하는 크로스 커플드 래치 회로, 및
    상기 피드백 데이터에 따라 상기 제 1 스위칭 소자 및 제 2 스위칭 소자의 턴 온 레벨을 조정하는 조정 회로를 구비하는 것을 특징으로 하는 반도체 집적회로 의 데이터 리시버.
  9. 제 8 항에 있어서,
    상기 조정 회로는
    상기 제 1 스위칭 소자와 연결된 제 3 스위칭 소자, 및
    상기 제 2 스위칭 소자와 연결된 제 4 스위칭 소자를 구비하는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
  10. 제 6 항에 있어서,
    상기 제 1 클럭 내지 제 4 클럭은 순차적으로 90°의 위상 차를 갖는 것을 특징으로 하는 반도체 집적회로의 데이터 리시버.
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