KR101147295B1 - 반도체 장치의 리시버 회로 및 신호 수신방법 - Google Patents
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Abstract
반도체 장치의 수신기 회로는 제 1 센스앰프, 레벨 제한부 및 제 2 센스앰프를 포함한다. 상기 제 1 센스앰프는 클럭 신호에 응답하여 입력신호를 증폭하여 제 1 레벨 및 제 2 레벨 사이에서 스윙하는 전압으로 제 1 신호를 생성한다. 상기 레벨 제한부는 상기 제 1 신호를 수신하여 상기 제 1 레벨 및 제 3 레벨 사이에서 스윙하는 전압으로 보정신호를 생성한다. 상기 제 2 센스앰프는 상기 클럭 신호에 응답하여 상기 보정신호를 증폭하여 상기 제 1 레벨 및 상기 제 2 레벨 사이에서 스윙하는 전압으로 제 2 신호를 생성한다.
Description
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 리시버 회로에 관한 것이다.
일반적으로 반도체 장치는 입력되는 신호의 품질을 향상시키거나 상기 신호의 레벨을 전환(CML(current mode logic) 레벨의 신호를 CMOS(complementary metal oxide semiconductor) 레벨의 신호로 전환)하여 사용하기 위해 리시버 회로를 구비한다. 특히, 클럭에 동기하여 동작하는 반도체 장치의 동작 속도가 향상되면서 일반적인 버퍼 회로를 대신하여 감지 증폭기를 사용한 리시버 회로가 널리 사용되고 있다.
도 1은 종래기술에 따른 리시버 회로의 구성을 개략적으로 보여주는 블록도이다. 도 1에서, 상기 리시버 회로는 제 1 센스앰프(10), 제 2 센스앰프(20) 및 SR 래치(30)를 포함한다. 상기 제 1 센스앰프(10)는 입력신호(IN, INb) 및 클럭 신호(CLK)를 수신하고, 상기 입력신호(IN, INb)를 감지 증폭하여 제 1 신호(SIG1, SIG1b)를 생성한다. 상기 제 2 센스앰프(20)는 상기 제 1 신호(SIG1, SIG1b) 및 상기 클럭 신호(CLK)를 수신하고, 상기 제 1 신호(SIG1, SIG1b)를 감지 증폭하여 제 2 신호(SIG2, SIG2b)를 생성한다. 상기 SR 래치(30)는 상기 제 2 센스앰프(20)의 출력신호인 상기 제 2 신호(SIG2, SIG2b)를 수신하여 출력신호(OUT)를 생성한다.
도 1에서, 두 개의 센스앰프를 직렬 연결하여 리시버 회로를 구성하는 이유는 한 개의 센스앰프를 사용하여 신호를 수신하는 것보다 개선된 셋업 및 홀드 타임을 확보할 수 있기 때문이다. 상기 제 1 및 제 2 센스앰프(10, 20)는 상기 입력신호(IN, INb) 및 클럭 신호(CLK)에 응답하여 감지 증폭 동작을 수행하기 때문에 상기 입력신호(IN, INb) 및 상기 클럭 신호(CLK)에 따라 출력신호(OUT)의 지연 정도가 결정되게 된다.
도 2a 및 2b는 도 1의 리시버 회로의 동작을 보여주는 신호도이다. 먼저, 도 2a는 입력신호(IN)가 하이 레벨에 도달한 후에 클럭 신호(CLK)가 하이 레벨이 되어 상기 제 1 센스앰프(10)가 동작하는 경우를 보여준다. 이 경우, 상기 제 1 센스앰프(10)가 상기 클럭 신호(CLK)에 응답하여 증폭동작을 시작할 때 상기 입력신호(IN)의 레벨을 확실히 감지할 수 있기 때문에, 상기 입력신호(IN)는 상기 제 1 센스앰프(10)에 의해 외부전압(VDD)과 접지전압(VSS) 사이에서 충분히(fully) 증폭되어 상기 제 1 신호(SIG1, SIG1b)로서 출력될 수 있다. 즉, 상기 제 1 신호(SIG1)는 외부전압(VDD) 레벨의 신호로 출력되고, 상보 신호인 상기 제 1 신호(SIG1b)는 접지전압(VSS) 레벨의 신호로 출력될 수 있다. 상기 기준전압(Vref)은 상기 입력신호의 레벨이 하이 레벨인지 또는 로우 레벨인지를 판단할 수 있는 기준이 된다.
그러나, 도 2b와 같이 입력신호(IN)의 상승 에지에서 상기 클럭 신호(CLK)가 하이 레벨이 되어 상기 제 1 센스앰프(10)가 동작하는 경우, 상기 제 1 센스앰프(10)는 증폭동작을 제대로 수행할 수 없다. 즉, 상기 제 1 센스앰프(10)가 증폭동작을 시작할 때 상기 입력신호(IN)의 레벨을 확실히 감지하기 어렵기 때문에, 상기 입력신호(IN)는 상기 제 1 센스앰프(10)에 의해 상기 외부전압(VDD)과 상기 접지전압(VSS)으로 충분히 증폭되지 못한다. 따라서, 도 2b에 도시된 바와 같이 제 1 신호(SIG1)는 상기 외부전압(VDD) 레벨로 출력되더라도, 상보 신호인 상기 제 1 신호(SIG1b)는 접지전압(VSS) 레벨로 출력되지 못하고 상기 접지전압(VSS)보다 높은 레벨의 전압으로 출력될 수 밖에 없다. 상기 제 1 센스앰프(10)가 상기 입력신호(IN)를 충분히 증폭하지 못하는 상황은 상기 클럭 신호(CLK)의 주파수가 커질수록 더 심해진다.
상기 도 2a에 도시된 제 1 신호(SIG1, SIG1b)가 상기 제 2 센스앰프(20)에 의해 증폭되는 경우와 상기 도 2b에 도시된 상기 제 1 신호(SIG1, SIG1b)가 상기 제 2 센스앰프(20)에 의해 증폭되는 경우에 상기 제 2 신호(SIG2, SIG2b)가 출력되는 시간은 서로 달라진다. 즉, 도 2a 도시된 제 1 신호(SIG1, SIG1b)는 외부전압(VDD)과 접지전압(VSS)으로 충분히 증폭된 상태이므로, 상기 제 2 센스앰프(20)는 상기 제 1 신호(SIG1, SIG1b)를 감지 증폭하여 정상적인 타이밍에 상기 제 2 신호(SIG2, SIG2b)를 출력할 수 있다. 그러나, 도 2b에 도시된 제 1 신호(SIG1, SIG1b)는 상기 외부전압(VDD)과 상기 접지전압(VSS)으로 충분히 증폭되지 못하므로, 상기 제 2 센스앰프(20)는 정상적인 타이밍보다 더 늦게 상기 제 2 신호(SIG2, SIG2b)를 출력한다. 따라서, 도 2a 및 2b에 도시된 제 1 입력신호(SIG1, SIG1b)에 따라 상기 제 2 신호(SIG2, SIG2b)의 생성 시점에 차이가 발생하고, 결과적으로 상기 SR 래치(30)를 통해 출력되는 상기 출력신호(OUT) 간에도 상당한 스큐(skew)를 발생시키게 된다.
위와 같이, 종래기술에 따른 리시버 회로는 입력신호 및 클럭 신호에 따라 출력신호의 출력시점에 변화가 발생하므로 동작의 정확성을 보장하기 어렵고, 신호의 셋업 홀드 타임을 저해한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 출력신호의 출력시점의 변화를 감소시킬 수 있는 리시버 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치의 리시버 회로는 클럭 신호에 응답하여 입력신호를 증폭하여 제 1 레벨 및 제 2 레벨 사이에서 스윙하는 전압으로 제 1 신호를 생성하는 제 1 센스앰프; 상기 제 1 신호를 수신하여 상기 제 1 레벨 및 제 3 레벨 사이에서 스윙하는 전압으로 보정신호를 생성하는 레벨 제한부; 및 상기 클럭 신호에 응답하여 상기 보정신호를 증폭하여 상기 제 1 레벨 및 상기 제 2 레벨 사이에서 스윙하는 전압으로 제 2 신호를 생성하는 제 2 센스앰프를 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치의 리시버 회로는 클럭 신호에 응답하여 입력신호를 증폭하여 제 1 신호를 출력하는 제 1 센스앰프; 상기 제 1 신호를 수신하여 보정신호를 생성하고, 상기 보정신호는 상기 제 1 신호의 스윙 폭에 무관하게 동일한 스윙 폭을 갖는 레벨 제한부; 및 상기 클럭 신호에 응답하여 상기 보정신호를 증폭하여 제 2 신호를 출력하는 제 2 센스앰프를 포함한다.
본 발명의 실시예에 따른 신호 수신방법은 입력신호를 증폭하여 제 1 신호 쌍을 생성하는 단계; 상기 제 1 신호 쌍을 수신하고, 상기 제 1 신호 쌍의 전압 차이에 무관하게 동일한 전압 차이를 갖는 보정신호 쌍을 생성하는 단계; 및 상기 보정신호 쌍을 증폭하여 제 2 신호 쌍을 생성하는 단계를 포함한다.
본 발명에 의하면, 입력신호 및 클럭 신호에 입력시점에 무관하게 실질적으로 동일한 시점에 출력신호를 출력할 수 있다. 또한, 출력신호의 셋업 홀드 타임을 개선할 수 있다.
도 1 은 종래기술에 따른 리시버 회로의 구성을 개략적으로 보여주는 도면,
도 2는 입력신호 및 클럭 신호에 따라 도 1의 리시버 회로의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 리시버 회로의 구성을 개략적으로 보여주는 도면,
도 4는 도 3의 제 1 레벨 제한부의 실시예의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 리시버 회로의 동작으로 보여주는 신호 파형도이다.
도 2는 입력신호 및 클럭 신호에 따라 도 1의 리시버 회로의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 리시버 회로의 구성을 개략적으로 보여주는 도면,
도 4는 도 3의 제 1 레벨 제한부의 실시예의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 장치의 리시버 회로의 동작으로 보여주는 신호 파형도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 리시버 회로(1)의 구성을 개략적으로 보여주는 블록도이다. 도 3에서 상기 리시버 회로(1)는 제 1 센스앰프(10), 제 1 레벨 제한부(100) 및 제 2 센스앰프(20)를 포함한다.
상기 제 1 센스앰프(10)는 입력신호(IN, INb)를 수신하고 클럭 신호(CLK)에 응답하여 상기 입력신호(IN, INb)를 증폭한다. 상기 제 1 센스앰프(10)는 상기 클럭 신호(CLK)에 따라 인에이블 되어 상기 입력신호(IN, INb)를 제 1 레벨 및 제 2 레벨의 전압 사이에서 스윙하는 전압으로 증폭한다. 예를 들어, 상기 제 1 센스앰프(10)는 상기 입력신호(IN, INb)를 외부전압(VDD)과 접지전압(VSS) 사이에서 스윙하는 신호로 증폭한다. 즉, 상기 제 1 레벨의 전압은 상기 외부전압(VDD)에 해당하는 전압이고, 상기 제 2 레벨의 전압은 상기 접지전압(VSS)에 해당하는 전압이다. 상기 제 1 센스앰프(10)는 상기 입력신호(IN, INb)를 증폭하여 제 1 신호(SIG1, SIG1b)를 생성한다.
도 3에서, 상기 입력신호(IN, INb)는 신호 쌍인 것이 예시되어 있다. 상기 제 1 센스앰프(10)는 신호 쌍으로 입력되는 상기 입력신호(IN, INb)를 차동 증폭하여 상기 제 1 신호(SIG1, SIG1b)로 출력할 수 있다. 상기 제 1 센스앰프(10)는 차동 증폭기의 구성을 갖는다. 따라서, 입력신호(IN, INb)가 신호 쌍이 아닌 단일 신호(예를 들어, IN)로 입력되더라도, 상기 제 1 센스앰프(10)는 상기 입력신호(IN)를 증폭하여 상기 제 1 신호(SIG1, SIG1b)를 생성할 수 있다.
상기 제 1 레벨 제한부(100)는 상기 제 1 신호(SIG1, SIG1b)를 수신하여 보정신호(LSIG1, LSIG1b)를 생성한다. 상기 제 1 레벨 제한부(100)는 제 1 센스앰프(10)의 증폭 범위보다 더 작은 증폭 범위를 갖는다. 상기 제 1 레벨 제한부(100)는 상기 제 1 신호(SIG1, SIG1b)를 상기 제 1 레벨 및 제 3 레벨로 스윙하는 전압으로 증폭하여 상기 보정신호(LSIG1, LSIG1b)를 생성한다. 본 발명의 실시예에서, 상기 제 3 레벨의 전압은 상기 제 2 레벨의 전압보다 높은 레벨의 전압이다. 상기 제 1 레벨 제한부(100)는 상기 제 1 신호(SIG1, SIG1b)가 어떠한 레벨로 입력되더라도, 즉, 종래기술에서 기술한 바와 같이 충분히 증폭된 제 1 신호(SIG1, SIG1b)를 수신하는 경우뿐만 아니라, 충분히 증폭되지 못한 제 1 신호(SIG1, SIG1b)를 수신하는 경우에도, 상기 제 1 레벨과 제 3 레벨 사이에서 스윙하는 상기 보정신호(LSIG1, LSIG1b)를 생성한다.
상기 제 1 레벨 제한부(100)는 상기 클럭 신호(CLK) 및 상기 입력신호(IN, INb)의 입력시점에 따라 동작이 달라질 수 있는 상기 제 1 센스앰프(10)의 증폭 동작을 보상한다. 앞서 언급한 바와 같이, 상기 클럭 신호(CLK) 및 상기 입력신호(IN, INb)에 따라 상기 제 1 센스앰프(10)에서 출력되는 상기 제 1 신호(IN, INb)의 레벨이 변화될 수 있다. 즉, 상기 제 1 신호(IN, INb)는 제 1 및 제 2 레벨의 전압으로 충분히 증폭될 수 있지만, 또한 제 1 레벨의 전압 및 상기 제 2 레벨의 전압보다 높은 레벨의 전압으로 불충분하게 증폭될 수도 있다. 상기 제 1 레벨 제한부(100)는 상기 제 1 신호(IN, INb)의 레벨이 변동하더라도 실질적으로 상기 제 1 레벨과 제 3 레벨의 전압으로 상기 보정신호(LSIG1, LSIG1b)를 생성할 수 있다.
상기 제 2 센스앰프(20)는 상기 보정신호(LSIG1, LSIG1b)를 수신하고 상기 클럭 신호(CLK)에 응답하여 상기 보정신호(LSIG1, LSIG1b)를 증폭한다. 상기 제 2 센스앰프(20)는 상기 클럭 신호(CLK)에 따라 인에이블 되어 상기 보정신호(LSIG1, LSIG1b)를 상기 제 1 레벨 및 상기 제 2 레벨 사이에서 스윙하는 신호로 증폭한다. 상기 제 2 센스앰프(20)는 상기 제 1 센스앰프(10)와 마찬가지로 차동 증폭기의 구성을 갖는다. 상기 제 2 센스앰프(20)는 상기 보정신호(LSIG1, LSIG1b)를 증폭하여 제 2 신호(SIG2, SIG2b)를 생성한다. 상기 제 2 센스앰프(20)는 상기 제 1 레벨 제한부(100)로부터 일정한 전압 스윙 폭으로 증폭된 보정신호(LSIG1, LSIG1b)를 수신하기 때문에, 상기 제 2 센스앰프(20)에 의해 생성되는 상기 제 2 신호(SIG2, SIG2b)는 실질적으로 동일한 타이밍에 동일한 레벨로 증폭되어 출력될 수 있다.
도 3에서, 본 발명의 실시예에 따른 반도체 장치의 리시버 회로(1)는 제 1 SR 래치(30)를 더 포함한다. 상기 제 1 SR 래치(30)는 상기 제 2 신호(SIG2, SIG2b)를 수신하여 제 1 출력신호(OUT1)를 생성한다. 상기 제 1 출력신호(OUT1)는 상기 반도체 장치의 내부 회로로 전달되어 상기 내부 회로를 위해 사용되는 신호가 된다.
도 3에서, 상기 리시버 회로(1)는 제 3 센스앰프(40), 제 2 레벨 제한부(200), 제 4 센스앰프(50) 및 제 2 SR 래치(60)를 더 포함할 수 있다. 상기 제 3 센스앰프(40), 상기 제 2 레벨 제한부(200), 상기 제 4 센스앰프(50) 및 상기 제 2 SR 래치(60)는 각각 상기 제 1 센스앰프(10), 상기 제 1 레벨 제한부(100), 상기 제 2 센스앰프(20) 및 상기 제 1 SR 래치(30)에 대응하는 것으로, 상기 반도체 장치의 DDR(Double Data Rate) 동작을 위해 추가로 포함될 수 있는 구성요소들이다. 상기 추가 구성을 통해, 상기 리시버 회로(1)는 동일한 입력신호(IN, INb)로부터 두 개의 출력신호(OUT1, OUT2)를 생성하여 상기 반도체 장치의 DDR 동작을 지원할 수 있다.
도 4는 도 3의 제 1 레벨 제한부의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 제 1 레벨 제한부(100)는 저항부(101) 및 모스 트랜지스터(102)를 포함한다. 상기 저항부(101)는 외부전압(VDD) 단과 제 1 노드(N1) 사이에 연결된다. 상기 저항부(101)는 어떠한 저항성 소자라도 사용될 수 있다. 상기 모스 트랜지스터(102)는 도 4에서 엔모스 트랜지스터로 예시되었다. 상기 모스 트랜지스터(102)는 상기 제 1 노드(N1) 및 접지전압(VSS) 단에 연결되고, 게이트로 상기 제 1 신호(IN)를 수신한다.
상기 제 1 레벨 제한부(100)로 로우 레벨의 제 1 신호(IN)가 입력되면 상기 모스 트랜지스터(102)는 턴오프 되고 상기 제 1 노드(N1)로 외부전압(VDD)이 인가되므로, 상기 외부전압(VDD) 레벨의 상기 보정신호(LSIG1b)가 출력된다. 상기 제 1 레벨 제한부(100)로 하이 레벨의 제 1 신호(SIG1)가 입력되면 상기 모스 트랜지스터(102)는 턴온 되고, 상기 제 1 노드(N1)는 접지전압(VSS) 단과 연결된다. 이 때, 상기 저항부(101)를 통해 상기 외부전압(VDD)이 상기 제 1 노드(N1)로 동시에 인가되기 때문에, 상기 제 1 노드(N1)의 전압 레벨은 상기 접지전압(VSS) 레벨보다 더 높은 전압 레벨이 된다. 따라서, 상기 제 1 노드(N1)에서 출력되는 상기 보정신호(LSIG1b)는 상기 접지전압(VSS) 레벨보다 더 높은 전압이 된다.
결국, 상기 제 1 레벨 제한부(100)는 상기 제 1 신호(SIG1, SIG1b)가 어떠한 전압을 갖는 신호로 입력되더라도, 상기 제 1 레벨 및 제 3 레벨로 출력되는 상기 보정신호(LSIG1, LSIG1b)를 생성할 수 있다. 즉, 상기 제 1 레벨 제한부(100)는 상기 제 1 신호(SIG1, SIG1b)가 큰 전압 차이를 갖는 신호로 인가되는 경우 상기 전압 차이를 감소시켜 상기 보정신호(LSIG1, LSIG1b)를 생성할 수 있고, 상기 제 1 신호(SIG1, SIG1b)가 작은 전압 차이를 갖는 신호로 인가되는 경우 상기 전압 차이를 증가시켜 상기 보정신호(LSIG1, LSIG1b)를 생성할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 신호 파형도이다. 도 5에서, 입력신호(IN)가 하이 레벨에 도달한 후에 클럭 신호(CLK)가 하이 레벨이 되어 상기 제 1 센스앰프(10)가 동작하는 경우(A)와 입력신호(IN)의 상승 에지에서 상기 클럭 신호(CLK)가 하이 레벨이 되어 상기 제 1 센스앰프(10)가 동작하는 경우(B)가 함께 도시된다. 먼저, A의 경우 상기 제 1 센스앰프(10)는 입력신호(IN)를 충분히 증폭할 수 있기 때문에 상기 제 1 신호(SIG1, SIG1b)는 상기 외부전압(VDD)과 상기 접지전압(VSS) 레벨의 신호가 될 수 있다. 반대로, B의 경우 상기 제 1 센스앰프(10)는 입력신호(IN)를 충분히 증폭할 수 없기 때문에 상기 제 1 신호(SIG1, SIG1b)는 상기 외부전압(VDD)과 상기 접지전압(VSS)보다 더 높은 전압 레벨의 신호가 된다.
상기 제 1 레벨 제한부(100)는 A, B 경우에 따라 서로 다르게 증폭된 상기 제 1 신호(SIG1, SIG1b)를 수신하더라도, 동일하게 상기 제 1 레벨 및 제 3 레벨(V1)의 보정신호(LSIG1, LSIG1b)를 생성한다. 상기 제 2 센스앰프(20)는 상기 제 1 레벨 제한부(100)로부터 출력되는 보정신호(LSIG1, LSIG1b)를 증폭하여 상기 제 2 신호(SIG2, SIG2b)를 출력한다. 따라서, 상기 제 2 신호(SIG2, SIG2b)는 실질적으로 동일한 시점에 출력되고 실질적으로 동일한 전압으로 출력된다.
따라서, 본 발명의 실시예에 따른 리시버 회로(1)는 A 및 B의 경우에 따라 제 1 센스앰프(10)의 증폭결과가 달라지더라도, 상기 제 1 레벨 제한부(100)에 의해 동일한 전압을 갖는 보정신호(LSIG1, LSIG1b)를 생성하여 상기 제 2 센스앰프(20)의 증폭결과를 실질적으로 일치시킬 수 있다. 즉, 상기 리시버 회로(1)는 상기 입력신호(IN, INb) 및 상기 클럭 신호(CLK)의 입력 시점에 무관하게 실질적으로 동일한 시점에 상기 출력신호(OUT1, OUT2)를 출력할 수 있으므로, 출력신호의 셋업 홀드 타임을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 제 1 센스앰프 20: 제 2 센스앰프
30: 제 1 SR 래치 40: 제 3 센스앰프
50: 제 4 센스앰프 60: 제 2 SR 래치
100: 제 1 레벨 제한부 200: 제 2 레벨 제한부
30: 제 1 SR 래치 40: 제 3 센스앰프
50: 제 4 센스앰프 60: 제 2 SR 래치
100: 제 1 레벨 제한부 200: 제 2 레벨 제한부
Claims (10)
- 클럭 신호에 응답하여 입력신호를 증폭하여 제 1 레벨 및 제 2 레벨 사이에서 스윙하는 전압으로 제 1 신호를 생성하는 제 1 센스앰프;
상기 제 1 신호를 수신하여 상기 제 1 레벨 및 제 3 레벨 사이에서 스윙하는 전압으로 보정신호를 생성하는 레벨 제한부; 및
상기 클럭 신호에 응답하여 상기 보정신호를 증폭하여 상기 제 1 레벨 및 상기 제 2 레벨 사이에서 스윙하는 전압으로 제 2 신호를 생성하는 제 2 센스앰프를 포함하는 반도체 장치의 리시버 회로. - 제 1 항에 있어서,
상기 제 1 레벨은 상기 제 2 및 제 3 레벨보다 높은 레벨이고, 상기 제 3 레벨은 상기 제 2 레벨보다 높은 레벨인 것을 특징으로 하는 반도체 장치의 리시버 회로. - 제 1 항에 있어서,
상기 레벨 제한부는, 상기 제 1 레벨 전압 단과 제 1 노드 사이에 연결되는 저항소자; 및
상기 제 1 노드 및 상기 제 2 레벨 전압 단 사이에 연결되고 게이트로 상기 제 1 신호를 수신하는 모스 트랜지스터를 포함하고,
상기 보정신호는 상기 제 1 노드로부터 출력되는 것을 특징으로 하는 반도체 장치의 리시버 회로. - 제 1 항에 있어서,
상기 제 1 및 제 2 센스앰프는 각각 상기 제 1 신호 및 상기 보정신호를 차동 증폭하는 차동 증폭기인 것을 특징으로 하는 반도체 장치의 리시버 회로. - 클럭 신호에 응답하여 입력신호를 증폭하여 제 1 신호를 출력하는 제 1 센스앰프;
상기 제 1 신호를 수신하여 보정신호를 생성하고, 상기 보정신호는 상기 제 1 신호의 스윙 폭에 무관하게 동일한 스윙 폭을 갖는 레벨 제한부; 및
상기 클럭 신호에 응답하여 상기 보정신호를 증폭하여 제 2 신호를 출력하는 제 2 센스앰프를 포함하는 반도체 장치의 리시버 회로. - 제 5 항에 있어서,
상기 제 2 신호는, 상기 보정신호보다 큰 전압 스윙 폭을 갖는 것을 특징으로 하는 반도체 장치의 리시버 회로. - 제 5 항에 있어서,
상기 레벨 제한부는, 외부전압 단과 제 1 노드 사이에 연결되는 저항소자; 및
상기 제 1 노드 및 접지전압 단 사이에 연결되고 게이트로 상기 제 1 신호를 수신하는 모스 트랜지스터를 포함하고,
상기 보정신호는 상기 제 1 노드로부터 출력되는 것을 특징으로 하는 반도체 장치의 리시버 회로. - 입력신호를 증폭하여 제 1 신호 쌍을 생성하는 단계;
상기 제 1 신호 쌍을 수신하고, 상기 제 1 신호 쌍의 전압 차이에 무관하게 동일한 전압 차이를 갖는 보정신호 쌍을 생성하는 단계; 및
상기 보정신호 쌍을 증폭하여 제 2 신호 쌍을 생성하는 단계를 포함하는 신호 수신방법. - 제 8 항에 있어서,
상기 제 2 신호 쌍의 전압 차이는 상기 보정신호 쌍의 전압 차이보다 큰 것을 특징으로 하는 신호 수신방법. - 제 8 항에 있어서,
상기 입력신호를 증폭하는 동작 및 상기 보정신호 쌍을 증폭하는 동작은 차동 증폭 동작인 것을 특징으로 하는 신호 수신방법.
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