KR102491136B1 - 수신 장치, 이를 이용하는 반도체 장치 및 시스템 - Google Patents

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Abstract

수신 장치는 와이드 레인지 수신부 및 병렬화부를 포함할 수 있다. 상기 와이드 레인지 리시버는 제 1 범위로 스윙하는 입력 신호를 증폭하여 상기 제 1 범위보다 넓은 제 2 범위로 스윙하는 중간 출력 신호를 생성할 수 있다. 상기 병렬화부는 상기 중간 출력 신호를 증폭하여 상기 제 2 범위보다 넓은 제 3 범위로 스윙하는 중간 출력 신호를 생성할 수 있다.

Description

수신 장치, 이를 이용하는 반도체 장치 및 시스템 {RECEIVING DEVICE, SEMICONDUCTOR APPARATUS AND SYSTEM USING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 신호를 수신하는 수신 장치, 이를 이용하는 반도체 장치 및 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들 중 반도체 장치들은 전송 장치와 수신 장치를 구비하여 서로 신호를 주고 받을 수 있다.
상기 반도체 장치들은 버스와 같은 신호 전송 라인으로 연결되어 신호를 주고 받을 수 있다. 반도체 장치의 성능이 발전하면서, 전력소모를 감소시키면서 고속으로 동작할 수 있는 반도체 장치가 개발되고 있다. 이에 따라, 상기 버스를 통해 전송되는 신호의 레벨 또는 진폭은 점점 감소하고 있다. 따라서, 신호 전송 라인을 통해 전송되는 신호를 정확하게 수신할 수 있는 개선된 수신 장치의 필요성이 증가하고 있다.
본 발명의 실시예는 입력 신호를 단계적으로 증폭하여 낮은 레벨 및/또는 작은 진폭으로 입력되는 신호를 정확하게 수신할 수 있는 수신 장치, 이를 이용하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 수신 장치는 제 1 범위로 스윙하는 입력 신호를 제 1 기준전압과 비교 증폭하여 상기 제 1 범위보다 넓은 제 2 범위로 스윙하는 중간 출력 신호를 생성하는 와이드 레인지 수신부; 및 상기 중간 출력 신호를 제 2 기준전압과 비교 증폭하여 상기 제 2 범위보다 넓은 제 3 범위로 스윙하는 출력 신호를 생성하는 병렬화부를 포함할 수 있다.
본 발명의 실시예에 따른 수신 장치는 제 1 범위로 스윙하는 입력 신호를 제 1 기준전압과 비교 증폭하여 상기 제 1 범위보다 넓은 제 2 범위로 스윙하는 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하는 와이드 레인지 차동 수신부; 및 상기 제 1 및 제 2 중간 출력 신호를 비교 증폭하여 상기 제 2 범위보다 넓은 제 3 범위로 스윙하는 출력 신호를 생성하는 병렬화부를 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 데이터 버스를 통해 데이터를 전송하는 1 반도체 장치; 및 상기 데이터를 수신하는 수신 장치를 포함하는 제 2 반도체 장치를 포함하고, 상기 수신 장치는, 상기 데이터를 제 1 기준전압과 비교 증폭하여 제 1 증폭 전압과 접지전압 사이에서 스윙하는 제 1 및 제 2 중간 출력 신호를 생성하는 와이드 레인지 리시버; 및 상기 제 1 및 제 2 중간 출력 신호를 비교 증폭하여 상기 제 1 증폭 전압보다 높은 레벨을 갖는 제 2 증폭 전압과 상기 접지전압 사이에서 스윙하는 출력 신호를 생성하고, 데이터 스트로브 신호에 동기하여 상기 출력 신호를 출력하는 병렬화부를 포함할 수 있다.
본 발명의 실시예는 반도체 장치 및 시스템의 통신 정확성을 크게 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 수신 장치의 구성을 보여주는 도면,
도 3은 도 1에 도시된 와이드 레인지 수신부의 구성을 보여주는 도면,
도 4는 도 2에 도시된 병렬화부의 구성을 보여주는 도면,
도 5는 도 4에 도시된 제 1 증폭 래치부의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 내부 전압 생성부의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 내부 전압 생성부의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 수신 장치의 동작을 개념적으로 보여주는 도면,
도 9는 본 발명의 실시예에 따른 수신 장치의 동작을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 수신 장치의 구성을 보여주는 도면,
도 11은 도 10에 도시된 와이드 레인지 차동 수신부의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 호스트 장치일 수 있고, 상기 호스트는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 메모리 컨트롤러를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 데이터가 전송되는 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 전송 장치(112) 및 수신 장치(113)를 포함할 수 있다. 상기 전송 장치(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 수신 장치(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 전송 장치(122) 및 수신 장치(123)를 포함할 수 있다. 상기 전송 장치(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 수신 장치(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 수신 장치(200)의 구성을 보여주는 도면이다. 상기 수신 장치(200)는 낮은 레벨 및/또는 작은 범위로 스윙하는 입력 신호(IN)를 단계적으로 증폭하여 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 수신 장치(200)는 도 1에 도시된 수신 장치(113, 123)로 적용될 수 있다.
도 2에서, 상기 수신 장치(200)는 와이드 레인지 수신부(210) 및 병렬화부(220)를 포함할 수 있다. 상기 와이드 레인지 수신부(210)는 입력 신호(IN)를 수신할 수 있다. 상기 입력 신호(IN)는 제 1 범위로 스윙하는 신호일 수 있다. 상기 와이드 레인지 수신부(210)는 상기 입력 신호(IN)를 제 1 기준전압(VREFI)과 비교 증폭하여 중간 출력 신호(IMID)를 생성할 수 있다. 상기 입력 신호(IN)는 데이터일 수 있고, 데이터 버스와 같은 신호 전송 라인을 통해 전송될 수 있다. 상기 입력 신호(IN)의 스윙 범위는 상기 입력 신호(IN)를 주고 받는 반도체 장치 사이의 규격에 따라 가변될 수 있다. 상기 제 1 기준전압(VREFI)은 상기 제 1 범위의 중간 레벨을 가질 수 있다. 상기 와이드 레인지 수신부(210)는 상기 입력 신호(IN) 및 상기 제 1 기준전압(VREFI)을 비교 증폭하여 제 2 범위로 스윙하는 상기 중간 출력 신호(IMID)를 생성할 수 있다. 상기 제 2 범위는 상기 제 1 범위보다 넓을 수 있다. 상기 제 2 범위는 상기 제 1 증폭 전압(VDM)과 접지전압(VSS) 사이일 수 있다.
상기 병렬화부(220)는 상기 중간 출력 신호(IMID)를 수신할 수 있다. 상기 병렬화부(220)는 상기 중간 출력 신호(IMID)를 제 2 기준전압(VREFM)과 비교 증폭하여 제 3 범위로 스윙하는 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 제 3 범위는 상기 제 2 범위보다 넓을 수 있다. 상기 병렬화부(220)는 상기 중간 출력 신호(IMID)를 제 2 기준전압(VREFM)과 비교 증폭하여 제 2 증폭 전압(VDDQ)과 접지전압(VSS) 사이에서 스윙하는 상기 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 제 3 범위는 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS) 사이일 수 있다. 상기 제 2 기준전압(VREFM)은 상기 제 2 범위 및/또는 상기 제 1 증폭 전압(VDM)의 중간 레벨을 가질 수 있다. 일 실시예에서, 상기 제 2 증폭 전압은 외부 장치로부터 제공되는 외부 전압일 수 있고, 상기 제 1 증폭 전압은 상기 제 2 증폭 전압을 이용하여 생성되는 내부 전압일 수 있다.
상기 병렬화부(220)는 클럭 신호(CLK<0:n>)를 더 수신할 수 있다. 상기 병렬화부(220)는 상기 클럭 신호(CLK<0:n>)에 동기하여 출력 신호(OUT<0:n>)를 출력할 수 있다. 상기 병렬화부(220)는 직렬 형태로 연속하여 입력되는 입력 신호(IN)를 병렬 형태의 출력 신호(OUT<0:n>)로 출력하기 위한 구성일 수 있다. 상기 클럭 신호(CLK<0:n>)는 서로 소정의 위상 차이를 복수의 클럭 신호를 포함할 수 있고, 상기 병렬화부(220)는 예를 들어, 상기 복수의 클럭 신호의 각각의 라이징 에지에 동기하여 상기 중간 출력 신호(IMID)의 레벨을 증폭하여 복수의 출력 신호를 생성할 수 있다. 상기 병렬화부(220)의 동작에 관해서는 이하에서 더 상세하게 설명하기로 한다.
복수의 반도체 장치를 포함하는 시스템은 동작 속도는 빨라지고 전력 소모는 감소되는 방향으로 개발되고 있다. 따라서, 신호 전송 라인 또는 버스를 통해 전송되는 신호는 매우 작은 진폭을 갖기 때문에 상기 신호를 수신하는 반도체 장치는 정확하게 동작하는 수신 장치가 필요하다. 본 발명의 실시예에 따른 수신 장치(200)는 제 1 및 제 2 증폭 전압(VDM, VDDQ)을 이용하여 단계적인 증폭 동작을 수행함으로써, 작은 범위로 스윙하는 입력 신호(IN)를 수신하여 상기 입력 신호(IN)에 대응하는 출력 신호(OUT<<0:n>)를 정확하게 생성할 수 있다.
도 3은 도 1에 도시된 와이드 레인지 수신부(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 와이드 레인지 수신부(210)는 P형 증폭기와 N 형 증폭기가 결합된 형태일 수 있다. 따라서, 상기 와이드 레인지 수신부(210)는 프로세스 변동에 따른 스큐 및 입력 또는 출력 되는 신호의 변동을 최소화할 수 있다.
상기 와이드 레인지 수신부(210)는 제 1 내지 제 5 피모스 트랜지스터(P21, P22, P23, P24, P25), 제 1 내지 제 5 엔모스 트랜지스터(N21, N22, M23, N24, N25)와 저항 소자(R21)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P21)는 게이트로 상기 제 1 기준전압(VREFI)을 수신하고, 소스가 제 1 노드(ND21)와 연결될 수 있다. 상기 제 2 피모스 트랜지스터(P22)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 1 노드(ND21)와 연결될 수 있다. 상기 제 1 엔모스 트랜지스터(N21) 및 제 2 엔모스 트랜지스터(N22)의 게이트는 서로 연결되고, 상기 제 1 및 제 2 엔모스 트랜지스터(N21, N22)의 게이트는 상기 제 1 엔모스 트랜지스터(N21)의 드레인과 바이어스 연결된다. 상기 제 1 엔모스 트랜지스터(N21)의 드레인은 상기 제 1 피모스 트랜지스터(P21)의 드레인과 연결되고, 소스는 제 2 노드(ND22)와 연결될 수 있다. 상기 제 2 엔모스 트랜지스터(N22)의 드레인은 상기 제 2 피모스 트랜지스터(P22)의 드레인과 연결되고, 소스는 상기 제 2 노드(ND22)와 연결될 수 있다.
상기 제 3 엔모스 트랜지스터(N23)는 게이트로 상기 제 1 기준전압(VREFI)을 수신하고, 소스가 상기 제 2 노드(ND22)와 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N24)는 게이트로 상기 입력 신호(IN)를 수신하고, 소스가 상기 제 2 노드(ND22)와 연결될 수 있다. 상기 제 3 피모스 트랜지스터(P23) 및 제 4 피모스 트랜지스터(P24)의 게이트는 서로 연결되고, 상기 제 3 및 제 4 피모스 트랜지스터(P23, P24)의 게이트는 상기 제 3 피모스 트랜지스터(P23)의 드레인과 바이어스 연결된다. 상기 제 3 피모스 트랜지스터(P23)의 드레인은 상기 제 3 엔모스 트랜지스터(N23)의 드레인과 연결되고, 소스는 상기 제 1 노드(ND21)와 연결될 수 있다. 상기 제 4 피모스 트랜지스터(P24)의 드레인은 상기 제 4 엔모스 트랜지스터(N24)의 드레인과 연결되고, 소스는 상기 제 1 노드(ND21)와 연결될 수 있다.
상기 제 5 엔모스 트랜지스터(N25)는 게이트로 인에이블 신호(EN)를 수신하고, 드레인이 상기 제 2 노드(ND22)와 연결되며, 소스가 접지전압(VSS)과 연결될 수 있다. 상기 제 5 피모스 트랜지스터(P25)는 게이트로 상기 인에이블 신의 반전 신호(ENB)를 수신하고, 드레인이 상기 제 1 노드(ND21)와 연결되며, 소스로 상기 제 1 증폭 전압(VDM)을 수신할 수 있다. 상기 인에이블 신호(EN)는 상기 수신 장치(200)를 동작시키기 위해 상기 수신 장치(200)를 포함하는 반도체 장치의 내부 회로로부터 생성될 수 있는 신호일 수 있다. 상기 저항 소자(R21)는 상기 제 1 증폭 전압(VDM)과 상기 제 1 노드(ND21)를 바이패스시킬 수 있다.
상기 인에이블 신호(EN)가 인에이블되면 상기 제 5 엔모스 트랜지스터(N25)는 상기 제 2 노드(ND22)를 접지전압(VSS)과 연결하고, 상기 제 5 피모스 트랜지스터(P25)는 상기 제 1 노드(ND21)를 상기 제 1 증폭 전압(VDM)과 연결할 수 있다. 상기 제 1 및 제 2 엔모스 트랜지스터(N21, N22)와 상기 제 3 및 제 4 피모스 트랜지스터(P23, P24)는 각각 전류 미러로서 기능하고, 상기 제 1 및 제 2 피모스 트랜지스터(P21, P22)와 상기 제 3 및 제 4 엔모스 트랜지스터(N23, N24)는 각각 상기 제 1 기준전압(VREFI)과 상기 입력 신호(IN)를 비교 증폭할 수 있다. 상기 중간 출력 신호(IMID)는 상기 제 2 피모스 트랜지스터(P22) 및 상기 제 4 엔모스 트랜지스터(N24)의 드레인이 연결되는 노드로부터 출력될 수 있다. 상기 와이드 레인지 리시버(210)는 상기 제 1 기준전압(VREFI)보다 낮은 레벨을 갖는 입력 신호(IN)가 수신되는 경우 상기 제 1 증폭 전압(VDM) 레벨로 증폭된 상기 중간 출력 신호(IMID)를 생성하고, 상기 제 1 기준전압(VREFI)보다 높은 레벨을 갖는 입력 신호(IN)가 수신되는 경우 상기 접지전압(VSS) 레벨로 증폭된 상기 중간 출력 신호(IMID)를 생성할 수 있다.
도 4는 도 2에 도시된 병렬화부(220)의 구성을 보여주는 도면이다. 도 4에서, 상기 병렬화부(220)는 제 1 내지 제 4 증폭 래치부(410, 420, 430, 440)를 포함할 수 있다. 상기 제 1 증폭 래치부(410)는 상기 중간 출력 신호(IMID), 상기 제 2 기준전압(VREFM) 및 제 1 클럭 신호(CLK<0>)를 수신하여 제 1 출력 신호(OUT<0>)를 생성할 수 있다. 상기 제 1 증폭 래치부(410)는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교 증폭하고, 상기 제 1 클럭 신호(CLK<0>)에 동기하여 상기 제 1 출력 신호(OUT<0>)를 출력할 수 있다. 상기 제 2 증폭 래치부(420)는 상기 중간 출력 신호(IMID), 상기 제 2 기준전압(VREFM) 및 제 2 클럭 신호(CLK<1>)를 수신하여 제 2 출력 신호(OUT<1>)를 생성할 수 있다. 상기 제 2 증폭 래치부(420)는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교 증폭하고, 상기 제 2 클럭 신호(CLK<1>)에 동기하여 상기 제 2 출력 신호(OUT<1>)를 출력할 수 있다. 상기 제 3 증폭 래치부(430)는 상기 중간 출력 신호(IMID), 상기 제 2 기준전압(VREFM) 및 제 3 클럭 신호(CLK<2>)를 수신하여 제 3 출력 신호(OUT<2>)를 생성할 수 있다. 상기 제 3 증폭 래치부(430)는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교 증폭하고, 상기 제 3 클럭 신호(CLK<2>)에 동기하여 상기 제 3 출력 신호(OUT<2>)를 출력할 수 있다. 상기 제 4 증폭 래치부(440)는 상기 중간 출력 신호(IMID), 상기 제 2 기준전압(VREFM) 및 제 4 클럭 신호(CLK<3>)를 수신하여 제 4 출력 신호(OUT<3>)를 생성할 수 있다. 상기 제 4 증폭 래치부(440)는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교 증폭하고, 상기 제 4 클럭 신호(CLK<3>)에 동기하여 상기 제 4 출력 신호(OUT<3>)를 출력할 수 있다.
상기 제 1 내지 제 4 클럭 신호(CLK<0>, CLK<1>, CLK<2>, CLK<3>)는 하나의 클럭 신호가 분주되어 생성될 수 있고, 상기 클럭 신호는 데이터 스트로브 신호일 수 있다. 상기 데이터 스트로브 신호는 데이터가 수신되는 타이밍을 알리기 위해 상기 데이터에 동기되는 클럭 신호일 수 있다. 상기 제 1 내지 제 4 클럭 신호(CLK<0>, CLK<1>, CLK<2>, CLK<3>)는 소정의 위상 차이를 가질 수 있고, 예를 들어, 서로 90도의 위상차이를 가질 수 있다. 상기 제 1 내지 제 4 증폭 래치부(410, 420, 430, 440)는 직렬로 입력되는 중간 출력 신호(IMID)를 4개의 출력 신호(OUT<0>, OUT<1>, OUT<2>, OUT<3>)로 병렬 출력할 수 있다. 상기 병렬화부(220)는 어플리케이션에 따라 다양한 개수의 증폭 래치부를 구비할 수 있다. 예를 들어, 8개의 출력 신호를 병렬 출력하기 위해, 상기 병렬화부(220)는 8개의 클럭 신호를 각각 수신하는 8개의 증폭 래치부를 포함할 수 있다. 상기 8개의 클럭 신호는 예를 들어 45도의 위상 차이를 가질 수 있다.
도 5는 도 4에 도시된 제 1 증폭 래치부(410)의 구성을 보여주는 도면이다. 도 5에서, 상기 제 1 증폭 래치부(410)는 증폭부(510) 및 레벨 변환부(520)를 포함할 수 있다. 도 4에 도시된 제 2 내지 제 4 증폭 래치부(420, 430, 440)는 입력 및 출력되는 신호를 제외하고는 도 5에 도시된 제 1 증폭 래치부(410)와 실질적으로 동일한 구성을 가질 수 있다. 상기 증폭부(510)는 제 1 내지 제 4 피모스 트랜지스터(P51, P52, P53, P54), 제 1 내지 제 5 엔모스 트랜지스터(N51, N52, N53, N54, N55)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P51)는 게이트로 상기 제 1 클럭 신호(CLK<0>)를 수신하고, 소스로 제 2 증폭 전압(VDDQ)을 수신할 수 있다. 상기 제 2 피모스 트랜지스터(P52)는 게이트로 상기 제 1 클럭 신호(CLK<0>)를 수신하고, 소스로 상기 제 2 증폭 전압(VDDQ)을 수신할 수 있다. 상기 제 1 엔모스 트랜지스터(N51)는 게이트로 상기 중간 출력 신호(IMID)를 수신하고, 소스가 제 1 노드(ND51)와 연결될 수 있다. 상기 제 2 엔모스 트랜지스터(N52)는 게이트로 상기 제 2 기준전압(VREFM)을 수신하고, 소스가 상기 제 1 노드(ND51)와 연결될 수 있다. 상기 제 3 피모스 트랜지스터(P53)는 소스로 상기 제 2 증폭 전압(VDDQ)을 수신하고, 드레인이 상기 제 1 피모스 트랜지스터(P51)의 드레인 및 상기 제 4 엔모스 트랜지스터(N54)의 게이트와 연결될 수 있다. 상기 제 4 피모스 트랜지스터(54)는 소스로 상기 제 2 증폭 전압(VDDQ)을 수신하고, 게이트가 상기 제 3 피모스 트랜지스터(P53)의 드레인 및 상기 제 4 엔모스 트랜지스터(N54)의 게이트와 연결되며, 드레인이 상기 제 3 피모스 트랜지스터(P53)의 게이트 및 상기 제 2 피모스 트랜지스터(P52)의 드레인과 연결될 수 있다. 상기 제 3 엔모스 트랜지스터(N53)는 드레인이 상기 제 3 피모스 트랜지스터(P53)의 드레인과 연결되고, 게이트가 상기 제 3 피모스 트랜지스터(P53)의 게이트 및 상기 제 4 피모스 트랜지스터(P54)의 드레인과 연결되며, 소스가 상기 제 1 엔모스 트랜지스터(N51)의 드레인과 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N54)는 드레인이 상기 제 4 피모스 트랜지스터(P54)의 드레인과 연결되고, 게이트가 상기 제 4 피모스 트랜지스터(P54)의 게이트 및 상기 제 3 피모스 트랜지스터(P53)의 드레인과 연결되며, 소스가 상기 제 2 엔모스 트랜지스터(N52)의 드레인과 연결될 수 있다. 상기 제 5 엔모스 트랜지스터(N55)는 게이트로 상기 제 1 클럭 신호(CLK<0>)를 수신하고, 드레인이 상기 제 1 노드(ND51)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다. 상기 제 1 및 제 3 피모스 트랜지스터(P51, P53)의 드레인으로부터 제 1 증폭 신호(OMID)가 생성되고, 상기 제 2 및 제 4 피모스 트랜지스터(P52, P54)의 드레인으로부터 제 2 증폭 신호(OMIDB)가 생성될 수 있다. 상기 제 2 증폭 신호(OMIDB)는 상기 제 1 증폭 신호(OMID)의 상보 신호일 수 있다.
상기 증폭부(510)는 상기 제 1 클럭 신호(CLK<0>)가 로우 레벨일 때, 프리차지될 수 있다. 상기 증폭부(510)는 상기 제 1 클럭 신호(CLK<0>)가 하이 레벨일 때 상기 제 1 노드(ND51)를 상기 접지전압(VSS)과 연결시킬 수 있다. 따라서, 상기 증폭부(510)는 상기 중간 출력 신호(IMID)와 상기 제 2 기준전압(VREFM)을 비교 증폭하여 상기 제 1 증폭 신호(OMID) 및 제 2 증폭 신호(OMIDB)를 생성할 수 있다. 예를 들어, 상기 중간 출력 신호(IMID)가 상기 제 2 기준전압(VREFM)보다 높은 레벨을 가질 때, 상기 증폭부(510)는 상기 접지전압(VSS) 레벨로 증폭된 상기 제 1 증폭 신호(OMID)를 생성할 수 있다. 상기 중간 출력 신호(IMID)가 상기 제 2 기준전압(VREFM)보다 낮은 레벨을 가질 때, 상기 증폭부(510)는 상기 제 2 증폭 전압(VDDQ) 레벨로 증폭된 상기 제 1 증폭 신호(OMID)를 생성할 수 있다.
상기 레벨 변환부(520)는 펄스 신호로 생성되는 상기 제 1 및 제 2 증폭 신호(OMID, OMIDB)를 레벨 신호로 변화시켜 상기 제 1 출력 신호(OUT<0>)를 생성할 수 있다. 상기 레벨 변환부(520)는 제 1 내지 제 4 인버터(IV51, IV52, IV53, IV54), 제 5 및 제 6 피모스 트랜지스터(P55, P56), 제 6 및 제 7 엔모스 트랜지스터(N56, N57)를 포함할 수 있다. 상기 제 1 인버터(IV51)는 상기 제 1 증폭 신호(OMID)를 반전시켜 출력할 수 있다. 상기 제 2 인버터(IV52)는 상기 제 2 증폭 신호(OMIDB)를 반전시켜 출력할 수 있다. 상기 제 5 피모스 트랜지스터(P55)는 게이트로 상기 제 2 증폭 신호(OMIDB)를 수신하고 소스로 상기 제 2 증폭 전압(VDDQ)을 수신할 수 있다. 상기 제 6 피모스 트랜지스터(P56)는 게이트로 상기 제 1 증폭 신호(OMID)를 수신하고 소스로 상기 제 2 증폭 전압(VDDQ)을 수신할 수 있다. 상기 제 6 엔모스 트랜지스터(N56)는 게이트로 상기 제 1 인버터(IN51)의 출력을 수신하고, 드레인이 상기 제 5 피모스 트랜지스터(P55)의 드레인과 연결되며, 소스가 접지전압(VSS)과 연결될 수 있다. 상기 제 7 엔모스 트랜지스터(N57)는 게이트로 상기 제 2 인버터(IV52)의 출력을 수신하고, 드레인이 상기 제 6 피모스 트랜지스터(P56)의 드레인과 연결되며, 소스가 접지전압(VSS)과 연결될 수 있다. 상기 제 3 인버터(IV53)는 입력 단이 상기 제 5 피모스 트랜지스터(P55) 및 상기 제 6 엔모스 트랜지스터(N56)의 드레인과 연결되고, 출력 단이 상기 제 6 피모스 트랜지스터(P56) 및 제 7 엔모스 트랜지스터(N57)의 드레인과 연결될 수 있다. 상기 제 4 인버터(IV54)는 입력 단이 상기 제 3 인버터(IV53)의 출력 단과 연결되고, 출력 단이 상기 제 3 인버터(IV53)의 입력 단과 연결될 수 있다. 상기 제 1 출력 신호(OUT<0>)는 상기 제 4 인버터(IV54)의 출력 단으로부터 출력될 수 있다. 상기 레벨 변환부(520)는 상기 제 1 증폭 신호(OMID)가 하이 레벨의 펄스로 입력되면 상기 제 2 증폭 전압(VDDQ) 레벨을 갖는 상기 제 1 출력 신호(OUT<0>)를 생성할 수 있다. 또한, 상기 레벨 변환부(520)는 상기 제 1 증폭 신호(OMID)가 로우 레벨일 때 상기 접지전압(VSS) 레벨을 갖는 상기 제 1 출력 신호(OUT<0>)를 생성할 수 있다.
본 발명의 실시예에 따른 수신 장치는 내부 전압 생성부를 더 포함할 수 있다. 도 6은 본 발명의 실시예에 따른 내부 전압 생성부(600)의 구성을 보여주는 도면이다. 상기 내부 전압 생성부는 상기 제 2 증폭 전압(VDDQ)으로부터 상기 제 1 증폭 전압(VDM) 및 제 2 기준전압(VREFM)을 생성할 수 있다. 상기 내부 전압 생성부(600)는 상기 제 2 증폭 전압(VDDQ) 및 상기 접지전압(VSS) 사이에 직렬로 연결되는 복수의 저항(R6), 제 1 비교기(610) 및 제 2 비교기(620)를 포함할 수 있다. 상기 제 1 비교기(610)는 예를 들어, 상기 접지전압(VSS)으로부터 2k 번째 저항(R6)과 연결되어 상기 제 2 증폭 전압(VDDQ)이 분배된 전압 레벨을 갖는 상기 제 1 증폭 전압(VDM)을 생성할 수 있다. 또한, 상기 제 2 비교기(620)는 상기 접지전압(VSS)으로부터 k 번째 저항과 연결되어 상기 제 1 증폭 전압(VDM)의 중간 레벨을 갖는 상기 제 2 기준전압(VREFM)을 생성할 수 있다.
도 7은 본 발명의 실시예에 따른 내부 전압 생성부(700)의 구성을 보여주는 도면이다. 앞서 설명한 바와 같이, 상기 입력 신호(IN)의 스윙 폭은 어플레케이션에 따라 변화될 수 있다. 따라서, 상기 내부 전압 생성부(700)는 상기 입력 신호(IN)의 스윙 폭에 따라 상기 제 1 증폭 전압(VDM)의 레벨 및 상기 제 2 기준전압(VREFM)의 레벨을 변화시킬 수 있다. 즉, 상기 내부 전압 생성부(700)는 제 1 범위에 따라 상기 제 2 범위를 가변시킬 수 있다. 상기 내부 전압 생성부(700)는 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS) 사이에서 직렬로 연결된 복수의 저항(R7), 제 1 비교기(710)를 포함할 수 있다. 상기 내부 전압 생성부(700)는 선택신호(SEL<1:m>)에 응답하여 상기 복수의 저항(R7)과 상기 제 1 비교기(710)를 각각 연결하는 복수의 스위치(721, 722, 723, 72m)를 포함할 수 있다. 상기 선택신호(SEL<1:m>)는 상기 제 1 범위에 관한 정보를 포함하는 신호일 수 있다. 상기 선택신호(SEL<1:m>)는 상기 입력 신호(IN)의 스윙 폭에 관한 정보를 포함할 수 있다. 상기 입력 신호(IN)의 스윙 폭에 관한 정보에 따라 선택신호(SEL<1:m>) 중 특정 선택신호가 인에이블될 수 있고, 상기 특정 선택신호에 따라 턴온된 스위치를 통해 상기 제 2 증폭 전압(VDDQ)이 분배된 전압이 상기 제 1 비교기(710)로 제공될 수 있다. 따라서, 상기 제 1 비교기(710)는 상기 선택신호(SEL<1:m>)에 따라 선택된 분배 전압 레벨을 갖는 상기 제 1 증폭 전압(VDM)을 생성할 수 있다. 도시시되지는 않았지만 도 6과 유사하게, 상기 제 2 기준전압(VREFM)은 상기 제 1 증폭 전압(VDM)을 분배하여 생성될 수 있고, 또 다른 선택신호를 수신하여 스위치로부터 출력되는 분배 전압으로부터 생성될 수도 있다.
도 8은 본 발명의 실시예에 따른 수신 장치(200)의 동작을 개념적으로 보여주는 도면이다. 상기 입력 신호(IN)는 상기 제 1 기준전압(VREFI)을 중간 레벨로 갖는 제 1 범위로 스윙하는 신호일 수 있다. 상기 와이드 레인지 수신부(210)는 상기 입력 신호(IN)와 상기 제 1 기준전압(VREFI)을 비교하고, 상기 제 1 증폭 전압(VDM)과 상기 접지전압(VSS)으로 증폭되는 상기 중간 출력 신호(IMID)를 생성할 수 있다. 상기 중간 출력 신호(IMID)는 상기 제 2 기준전압(VREFM)을 중간 레벨로 갖는 제 2 범위로 스윙할 수 있다. 상기 병렬화부(220)는 상기 제 2 범위로 스윙하는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교하고, 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS)으로 증폭되는 상기 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 출력 신호(OUT<0:n>)는 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS)을 경계로 갖는 제 3 범위로 스윙할 수 있다. 상기 수신 장치(200)는 제 1 및 제 2 증폭 전압(VDM, VDDQ)을 이용하여 상기 입력 신호(IN)를 단계적으로 증폭시켜 상기 출력 신호(OUT<0:n>)를 생성할 수 있다. 따라서, 상기 입력 신호(IN)가 낮은 레벨 및 작은 범위로 스윙하더라도 상기 입력 신호(IN)에 대응하는 정확한 출력 신호(OUT<0:n>)가 생성될 수 있도록 한다.
도 9는 본 발명의 실시예에 따른 수신 장치(200)의 동작을 보여주는 도면이다. 도 1 내지 도 9를 참조하여, 본 발명의 실시예에 따른 수신 장치(200)의 동작을 설명하면 다음과 같다. 제 1 범위(A)로 스윙하는 입력 신호(IN)가 입력되면 상기 와이드 레인지 수신부(210)는 상기 입력 신호(IN)를 상기 제 1 기준전압(VREFI)과 비교하여 제 2 범위(B)로 스윙하는 중간 출력 신호(IMID)를 생성할 수 있다. 또한, 상기 병렬화부(220)는 상기 중간 출력 신호(IMID)를 상기 제 2 기준전압(VREFM)과 비교하여 제 3 범위(C)로 스윙하는 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 중간 출력 신호(IMID)의 스윙 폭 또는 진폭인 상기 제 2 범위(B)는 상기 입력 신호(IN)의 스윙 폭 또는 진폭인 상기 제 1 범위(A)보다 넓을 수 있고, 상기 출력 신호(OUT<0:n>)의 스윙 폭 또는 진폭인 상기 제 3 범위(C)는 상기 중간 출력 신호(IMID)의 스윙 폭 또는 진폭인 상기 제 2 범위(B)보다 넓을 수 있다.
상기 제 1 클럭 신호(CLK<0>)의 첫 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 1 증폭 래치부(410)는 상기 접지전압(VSS) 레벨을 갖는 제 1 출력 신호(OUT<0>)를 생성할 수 있다. 상기 제 1 클럭 신호(CLK<0>)의 두 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨에서 로우 레벨로 변화되므로, 상기 제 1 증폭 래치부(410)는 상기 제 1 출력 신호(OUT<0>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다. 상기 제 1 클럭 신호(CLK<0>)의 세 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 1 증폭 래치부(410)는 상기 제 1 출력 신호(OUT<0>)를 상기 접지전압(VSS) 레벨로 변화시킬 수 있다. 상기 제 1 클럭 신호(CLK<0>)의 네 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 1 증폭 래치부(410)는 상기 제 1 출력 신호(OUT<0>)의 레벨을 유지시킬 수 있다. 상기 제 1 클럭 신호(CLK<0>)의 다섯 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 1 증폭 래치부(410)는 상기 제 1 출력 신호(OUT<0>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다.
상기 제 2 클럭 신호(CLK<1>)의 첫 번째 및 두 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 2 증폭 래치부(420)는 상기 접지전압(VSS) 레벨을 갖는 상기 제 2 출력 신호(OUT<1>)를 생성할 수 있다. 상기 제 2 클럭 신호(CLK<1>)의 세번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 2 증폭 래치부(420)는 상기 제 2 출력 신호(OUT<1>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다. 상기 제 2 클럭 신호(CLK<1>)의 네 번째 및 다섯 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 2 증폭 래치부(420)는 상기 제 2 출력 신호(OUT<1>)의 레벨을 그대로 유지시킬 수 있다.
상기 제 3 클럭 신호(CLK<2>)의 첫 번째 및 두 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 3 증폭 래치부(430)는 상기 접지전압(VSS) 레벨을 갖는 상기 제 3 출력 신호(OUT<2>)를 생성할 수 있다. 상기 제 3 클럭 신호(CLK<2>)의 세 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 3 증폭 래치부(430)는 상기 제 3 출력 신호(OUT<2>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다. 상기 제 3 클럭 신호(CLK<2>)의 네 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 3 증폭 래치부(430)는 상기 제 3 출력 신호(OUT<2>)의 레벨을 유지시킬 수 있다. 상기 제 3 클럭 신호(CLK<2>)의 다섯 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 3 증폭 래치부(430)는 상기 제 3 출력 신호(OUT<2>)의 레벨을 상기 접지전압(VSS) 레벨로 변화시킬 수 있다.
상기 제 4 클럭 신호(CLK<3>)의 첫 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 4 증폭 래치부(440)는 상기 접지전압(VSS) 레벨을 갖는 상기 제 4 출력 신호(OUT<3>)를 생성할 수 있다. 상기 제 4 클럭 신호(CLK<3>)의 두 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 4 증폭 래치부(440)는 상기 제 4 출력 신호(OUT<3>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다. 상기 제 4 클럭 신호(CLK<3>)의 세 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 4 증폭 래치부(440)는 상기 제 4 출력 신호(OUT<3>)를 상기 접지전압(VSS) 레벨로 변화시킬 수 있다. 상기 제 4 클럭 신호(CLK<3>)의 네 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 로우 레벨이므로, 상기 제 4 증폭 래치부(440)는 상기 제 4 출력 신호(OUT<3>)를 상기 제 2 증폭 전압(VDDQ) 레벨로 변화시킬 수 있다. 상기 제 4 클럭 신호(CLK<3>)의 다섯 번째 라이징 에지에서 상기 중간 출력 신호(IMID)는 하이 레벨이므로, 상기 제 4 증폭 래치부(440)는 상기 제 4 출력 신호(OUT<3>)를 상기 접지전압(VSS) 레벨로 변화시킬 수 있다.
위와 같이, 직렬로 입력되는 입력 신호(IN)는 상기 와이드 레인지 수신기(210) 및 병렬화부(220)를 통해 단계적으로 증가되는 전압 레벨 및 범위로 증폭될 수 있고, 상기 제 1 내지 제 4 증폭 래치부(410, 420, 430, 440)에 의해 병렬로 출력되는 출력 신호(OUT<0:n>)로 변환될 수 있다. 상기 제 1 내지 제 4 출력 신호(OUT<0:n>)의 레벨은 각각 상기 제 1 내지 제 4 클럭 신호(CLK<0:n>)의 라이징 에지에서 상기 입력 신호(IN) 및 중간 출력 신호(IMID)의 레벨에 대응되는 레벨을 가질 수 있다.
도 10은 본 발명의 실시예에 따른 수신 장치(1000)의 구성을 보여주는 도면이다. 도 10에서, 상기 수신 장치(1000)는 와이드 레인지 차동 수신부(1010) 및 병렬화부(1020)를 포함할 수 있다. 상기 와이드 레인지 차동 수신부(1010)는 상기 입력 신호(IN)를 수신할 수 있다. 상기 와이드 레인지 차동 수신부(1010)는 상기 입력 신호(IN)를 상기 제 1 기준전압(VREFI)과 비교 증폭하여 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 생성할 수 있다. 상기 제 2 중간 출력 신호(IMIDB)는 상기 제 1 중간 출력 신호(IMID)의 상보 신호일 수 있다. 상기 와이드 레인지 차동 수신부(1010)는 상기 제 1 증폭 전압(VDM)을 사용하여 상기 입력 신호(IN)를 증폭할 수 있다. 상기 와이드 레인지 차동 수신부(1010)는 차동 신호인 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 생성하는 점을 제외하고 도 2에 도시된 와이드 레인지 수신부(210)와 실질적으로 유사한 기능을 수행할 수 있다. 상기 와이드 레인지 차동 수신부(1010)는 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 상기 병렬화부(1020)로 제공함으로써, 상기 병렬화부(1020)가 제 2 기준전압(VREFM)을 사용할 필요성을 없애줄 수 있다.
상기 병렬화부(1020)는 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 수신할 수 있다. 상기 병렬화부(1020)는 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 비교 증폭하여 상기 출력 신호(OUT<0:n>)를 생성할 수 있다. 상기 병렬화부(1020)는 상기 클럭 신호(CLK<0:n>)에 동기하여 상기 출력 신호(OUT<0:n>)를 출력할 수 있다. 상기 병렬화부(1020)는 상기 제 2 증폭 전압(VDDQ)을 사용하여 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 증폭할 수 있다. 상기 병렬화부(1020)는 제 2 기준전압(VREFM) 대신에 상기 제 2 중간 출력 신호(IMIDB)를 수신하는 점을 제외하고, 도 2 및 도 4에 도시된 병렬화부(220)와 실질적으로 유사한 기능을 수행할 수 있다.
도 11은 도 10에 도시된 와이드 레인지 차동 수신부(1010)의 구성을 보여주는 도면이다. 도 11에서, 상기 와이드 레인지 차동 수신부(1010)는 제 1 및 제 2 증폭부(1110, 1120)를 포함할 수 있다. 상기 제 1 증폭부(1110)는 인에이블 신호(EN)가 인에이블되었을 때 상기 인에이블 신호의 반전 신호(ENB)에 응답하여 상기 입력 신호(IN)와 상기 제 1 기준전압(VREFI)을 비교하여 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS) 사이에서 스윙하는 상기 제 1 중간 출력 신호(IMID)를 생성할 수 있다. 상기 제 2 증폭부(1120)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 인에이블 신호의 반전 신호(ENB)에 응답하여 상기 입력 신호(IN)와 상기 제 1 기준전압(VREFI)을 비교하여 상기 제 2 증폭 전압(VDDQ)과 상기 접지전압(VSS) 사이에서 스윙하는 상기 제 2 중간 출력 신호(IMIDB)를 생성할 수 있다. 상기 제 1 및 제 2 증폭부(1110, 1120)는 상기 입력 신호(IN) 및 상기 제 1 기준전압(VREFI)을 서로 반대로 수신하므로, 서로 반대의 레벨을 갖는 상기 제 1 및 제 2 중간 출력 신호(IMID, IMIDB)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 제 1 범위로 스윙하는 입력 신호를 제 1 기준전압과 비교 증폭하여 상기 제 1 범위보다 넓은 제 2 범위로 스윙하는 중간 출력 신호를 생성하는 와이드 레인지 수신부; 및
    상기 중간 출력 신호를 제 2 기준전압과 비교 증폭하여 상기 제 2 범위보다 넓은 제 3 범위로 스윙하는 출력 신호를 생성하는 병렬화부를 포함하는 수신 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 기준전압은 상기 제 1 범위의 중간 레벨을 갖는 수신 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 기준전압은 상기 제 2 범위의 중간 레벨을 갖는 수신 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 병렬화부는 클럭 신호에 동기하여 상기 출력 신호를 출력하는 수신 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 2 범위는 상기 제 1 범위의 변화에 따라 가변되는 수신 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 범위에 대한 정보를 갖는 선택신호를 수신하여 제 1 증폭 전압을 생성하는 내부 전압 생성부를 더 포함하고,
    상기 와이드 레인지 수신부는 상기 입력 신호를 상기 제 1 증폭 전압과 접지전압 사이에서 증폭하는 수신 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 병렬화부는 상기 중간 출력 신호를 제 2 증폭 전압과 상기 접지전압 사이에서 증폭하고,
    상기 제 2 증폭 전압은 상기 제 1 증폭 전압보다 높은 레벨을 갖는 수신 장치.
  8. 제 1 범위로 스윙하는 입력 신호를 제 1 기준전압과 비교 증폭하여 상기 제 1 범위보다 넓은 제 2 범위로 스윙하는 제 1 중간 출력 신호 및 제 2 중간 출력 신호를 생성하고, 상기 제 2 범위는 상기 제 1 범위에 따라 가변되는 와이드 레인지 차동 수신부; 및
    상기 제 1 및 제 2 중간 출력 신호를 비교 증폭하여 상기 제 2 범위보다 넓은 제 3 범위로 스윙하는 출력 신호를 생성하는 병렬화부를 포함하는 수신 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 기준전압은 상기 제 1 범위의 중간 레벨을 갖는 수신 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 병렬화부는 클럭 신호에 동기하여 상기 출력 신호를 출력하는 수신 장치.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제 1 범위에 대한 정보를 갖는 선택신호를 수신하여 제 1 증폭 전압을 생성하는 내부 전압 생성부를 더 포함하고,
    상기 와이드 레인지 차동 수신부는 상기 입력 신호를 상기 제 1 증폭 전압과 접지전압 사이에서 증폭하는 수신 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 병렬화부는 상기 제 1 및 제 2 중간 출력 신호를 제 2 증폭 전압과 상기 접지전압 사이에서 증폭하고,
    상기 제 2 증폭 전압은 상기 제 1 증폭 전압보다 높은 레벨을 갖는 수신 장치.
  14. 데이터 버스를 통해 데이터를 전송하는 1 반도체 장치; 및
    상기 데이터를 수신하는 수신 장치를 포함하는 제 2 반도체 장치를 포함하고,
    상기 수신 장치는, 상기 데이터를 제 1 기준전압과 비교 증폭하여 제 1 증폭 전압과 접지전압 사이에서 스윙하는 제 1 및 제 2 중간 출력 신호를 생성하는 와이드 레인지 리시버; 및
    상기 제 1 및 제 2 중간 출력 신호를 비교 증폭하여 상기 제 1 증폭 전압보다 높은 레벨을 갖는 제 2 증폭 전압과 상기 접지전압 사이에서 스윙하는 출력 신호를 생성하고, 데이터 스트로브 신호에 동기하여 상기 출력 신호를 출력하는 병렬화부를 포함하는 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 기준전압은 상기 데이터의 스윙 폭의 중간 레벨을 갖는 시스템.
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 병렬화부는 복수의 증폭 래치부를 포함하고,
    상기 복수의 증폭 래치부는, 상기 데이터 스트로브 신호로부터 생성되고 각각 90도의 위상차이를 갖는 복수의 클럭 신호에 동기하여 상기 출력 신호를 출력하는 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 증폭 전압의 레벨은 상기 데이터의 스윙 폭에 따라 가변되는 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 데이터의 스윙 폭에 관한 정보를 갖는 선택신호를 수신하여 상기 제 1 증폭 전압을 생성하는 내부 전압 생성부를 더 포함하는 시스템.
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