KR102469171B1 - 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템 - Google Patents

래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템 Download PDF

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Abstract

리시버 회로는 데이터 스트로브 신호에 기초하여 데이터를 래치하여 내부 데이터를 생성할 수 있다. 상기 리시버 회로는 래치 회로를 포함할 수 있다. 상기 래치 회로는 데이터 신호를 지연시키고, 상기 데이터 신호와 지연된 데이터 신호로부터 상기 데이터 신호보다 넓은 윈도우를 갖는 확장 데이터 신호를 생성하는 래치 제어 회로 및 상기 데이터 스트로브 신호에 기초하여 생성된 스트로브 펄스에 동기하여 상기 확장 데이터 신호를 래치하는 래치를 포함할 수 있다.

Description

래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템 {LATCH CIRCUIT, RECEIVER CIRCUIT, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들 중 반도체 장치들은 트랜시버 회로 및 리시버 회로를 구비하여 서로 신호를 주고 받을 수 있다.
상기 반도체 장치들은 버스와 같은 신호 전송 라인으로 연결되어 신호를 주고 받을 수 있다. 반도체 장치의 성능이 발전하면서, 전력소모를 감소시키면서 고속으로 동작할 수 있는 반도체 장치가 개발되고 있다. 이에 따라, 상기 버스를 통해 전송되는 신호의 레벨 또는 진폭은 점점 감소하고 있다. 따라서, 신호 전송 라인을 통해 전송되는 신호를 정확하게 수신할 수 있는 개선된 리시버의 구조가 필요하다.
본 발명의 실시예는 수신된 신호의 윈도우를 확장하여 셋업 및 홀드 마진을 향상시킬 수 있는 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 래치 회로는 입력 신호를 지연시켜 지연 신호를 생성하는 지연기; 상기 입력 신호 및 지연 신호에 기초하여 제어신호를 인에이블시키고, 리셋 신호에 기초하여 상기 제어신호를 디스에이블시키는 제어신호 생성기; 상기 제어신호에 응답하여 상기 입력 신호 및 상기 지연 신호를 출력 노드로 출력하는 게이팅 회로; 및 스트로브 펄스에 기초하여 상기 게이팅 회로의 출력을 래치하여 출력 신호를 생성하는 래치를 포함할 수 있다.
본 발명의 실시예에 따른 리시버 회로는 데이터를 수신하여 데이터 신호를 생성하는 입력 버퍼; 및 데이터 스트로브 신호에 기초하여 상기 데이터 신호를 래치하여 내부 데이터를 생성하는 래치 회로를 포함하고, 상기 래치 회로는 상기 데이터 신호를 지연시키고, 상기 데이터 신호와 지연된 데이터 신호로부터 상기 데이터 신호보다 넓은 윈도우를 갖는 확장 데이터 신호를 생성하는 래치 제어 회로; 및 상기 데이터 스트로브 신호에 기초하여 생성된 스트로브 펄스에 동기하여 상기 확장 데이터 신호를 래치하는 래치를 포함할 수 있다.
본 발명의 실시예에 따른 리시버 회로는 직렬 데이터를 수신하여 복수의 데이터 신호를 출력하는 입력 버퍼; 상기 복수의 데이터 신호를 데이터 스트로브 신호에 기초하여 래치하고, 병렬 데이터를 출력하는 복수의 래치 회로를 포함하고, 상기 복수의 래치 회로는 각각, 할당된 데이터 신호를 지연시키고, 상기 할당된 데이터 신호와 지연된 데이터 신호로부터 상기 복수의 데이터 신호보다 넓은 윈도우를 갖는 확장 데이터 신호를 생성하는 래치 제어 회로; 및 상기 데이터 스트로브 신호에 기초하여 생성된 스트로브 펄스에 동기하여 상기 확장 데이터 신호를 래치하고, 상기 병렬 데이터를 출력하는 래치를 포함할 수 있다.
본 발명의 실시예는 래치 회로 및 리시버 회로의 셋업 및 홀드 마진을 향상시켜 반도체 장치의 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 리시버 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 래치 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 제어신호 생성기의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 리시버 회로의 동작을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 데이터 버스(130) 및 스트로브 버스(140)를 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111, 112)를 포함하고, 상기 패드(111)는 상기 데이터 버스(130)와 연결되고, 상기 패드(112)는 상기 스트로브 버스(140)와 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121, 122)를 포함하고, 상기 패드(121)는 상기 데이터 버스(130)와 연결되고, 상기 패드(122)는 상기 스트로브 버스(140)와 연결될 수 있다. 상기 데이터 버스(130)는 데이터(DQ)가 전송되는 채널, 링크 등과 같은 신호 전송 라인일 수 있다. 상기 스트로브 버스(140)는 데이터 스트로브 신호(DQS)가 전송되는 채널, 링크 등과 같은 신호 전송 라인일 수 있다. 상기 제 1 반도체 장치(110)는 트랜시버 회로(TX, 113) 및 리시버 회로(RX, 114)를 포함할 수 있다. 상기 트랜시버 회로(113)는 상기 데이터 버스(130)를 통해 상기 제 2 반도체 장치(120)로 데이터(DQ)를 전송할 수 있다. 상기 리시버 회로(114)는 상기 데이터 버스(130)를 통해 상기 제 2 반도체 장치(120)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 리시버 회로(114)는 상기 스트로브 버스(140)를 통해 수신된 데이터 스트로브 신호(DQS)를 이용하여 상기 데이터(DQ)를 수신할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 트랜시버 회로(TX, 123) 및 리시버 회로(RX, 124)를 포함할 수 있다. 상기 트랜시버 회로(123)는 상기 데이터 버스(130)를 통해 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 수 있다. 상기 리시버 회로(124)는 상기 데이터 버스(130)를 통해 상기 제 1 반도체 장치(110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 리시버 회로(124)는 상기 스트로브 버스(140)를 통해 수신된 데이터 스트로브 신호(DQS)를 이용하여 상기 데이터(DQ)를 수신할 수 있다.
위와 같이, 상기 제 1 반도체 장치(110)는 상기 제 2 반도체 장치(120)로 데이터(DQ)를 전송할 때 상기 데이터(DQ)가 전송되는 시점을 알리기 위해 상기 데이터(DQ)와 동기되는 데이터 스트로브 신호(DQS)를 함께 전송할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)로 데이터(DQ)를 전송할 때 상기 데이터(DQ)와 동기되는 데이터 스트로브 신호(DQS)를 함께 전송할 수 있다. 상기 리시버 회로(114, 124)는 상기 데이터 스트로브 신호(DQS)와 동기되는 데이터(DQ)를 래치하여 내부 신호를 생성할 수 있다. 이 때, 상기 리시버 회로(114, 124)는 상기 데이터 스트로브 신호(DQS)가 상기 데이터(DQ)와 센터 얼라인될 수 있도록 상기 데이터 스트로브 신호(DQS)를 지연시켜 사용할 수 있다.
상기 리시버 회로(114, 124)는 직렬 데이터를 수신하여 병렬 데이터를 생성할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 직렬 데이터 통신을 수행할 수 있고, 상기 데이터 버스(130)를 통해 전송되는 데이터(DQ)는 직렬 데이터일 수 있다. 상기 리시버 회로(114, 124)는 상기 직렬 데이터를 상기 병렬 데이터로 변환하여 상기 제 1 및 제 2 반도체 장치(110, 120) 내부에서 사용될 수 있는 내부 데이터를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 리시버 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 리시버 회로(200)는 입력 버퍼(210) 및 복수의 래치 회로(220)를 포함할 수 있다. 상기 입력 버퍼(210)는 도 1에 도시된 데이터 버스(130)로부터 데이터(DQ)를 수신할 수 있다. 상기 데이터(DQ)는 직렬 데이터일 수 있다. 상기 입력 버퍼(210)는 상기 데이터(DQ)를 버퍼링하여 데이터 신호(MO<0:n>)를 생성할 수 있다.
상기 복수의 래치 회로(220)는 상기 데이터 신호(MO<0:n>)를 각각 래치하여 내부 데이터(DIN)를 생성할 수 있다. 상기 내부 데이터(DIN)는 병렬 데이터일 수 있다. 상기 복수의 래치 회로(220)는 데이터 스트로브 신호(DQS)에 기초하여 상기 데이터 신호(MO<0:n>)를 래치하여 상기 내부 데이터(DIN)를 생성할 수 있다. 상기 복수의 래치 회로(220)는 각각 상기 데이터 신호(MO<0:n>)를 순차적으로 수신하고, 상기 데이터 스트로브 신호(DQS)에 기초하여 생성된 스트로브 펄스(DQSP)에 동기하여 상기 데이터 신호(MO<0:n>)를 래치할 수 있다. 상기 복수의 래치 회로(220)는 각각 할당된 데이터 신호(MO<0:n>)를 수신할 수 있다. 예를 들어, 첫 번째로 배치된 래치 회로는 첫 번째 데이터 신호(MO<0>)를 수신할 수 있고, 두 번째로 배치된 래치 회로는 두 번째 데이터 신호(MO<1>)를 수신할 수 있다. 또한 세 번째로 배치된 래치 회로는 세 번째 데이터 신호(MO<2>)를 수신할 수 있다. 상기 리시버 회로(200)가 4개의 래치 회로를 포함할 때, 네 번째로 배치된 래치 회로는 네 번째 데이터 신호(MO<3>)를 수신할 수 있고, 첫 번째로 배치된 래치 회로는 다섯 번째 데이터 신호(MO<4>)를 수신할 수 있다.
상기 복수의 래치 회로(220)는 상기 데이터 신호(MO<0:n>)의 윈도우 또는 듀레이션을 확장하여 상기 스트로브 펄스(DQSP)로 상기 데이터 신호(MO<0:n>)를 래치할 수 있는 셋업 및 홀드 마진을 향상시킬 수 있다. 상기 복수의 래치 회로(220)는 각각 수신된 데이터 신호(MO<0:n>)를 지연시키고, 상기 수신된 데이터 신호(MO<0:n>)와 지연된 데이터 신호로부터 확장 데이터 신호를 생성할 수 있다. 상기 확장 데이터 신호는 상기 데이터 신호(MO<0:n>)보다 넓은 윈도우를 가질 수 있다. 상기 복수의 래치 회로(220)는 상기 넓은 윈도우를 갖는 확장 데이터 신호를 래치하므로, 보다 정확하게 신호를 래치하여 내부 데이터(DIN)를 생성할 수 있다.
도 2에서, 상기 리시버 회로(200)는 레벨 쉬프터(230)를 더 포함할 수 있다. 상기 레벨 쉬프터(230)는 상기 데이터 신호(MO<0:n>)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 입력 버퍼(210)는 제 1 전압(VCCCQ)으로 구동될 수 있고, 상기 레벨 쉬프터(230)는 제 2 전압(VCCI)으로 구동될 수 있다. 예를 들어, 상기 입력 버퍼(210)는 상기 제 1 전압(VCCQ)과 접지전압 사이에서 스윙하는 신호를 출력할 수 있고, 상기 레벨 쉬프터(230)는 상기 제 2 전압(VCCI)과 상기 접지전압 사이에서 스윙하는 신호를 출력할 수 있다. 상기 제 1 전압(VCCQ)은 외부 전원전압일 수 있고, 상기 제 2 전압(VCCI)은 내부 전원전압일 수 있다. 상기 레벨 쉬프터(230)는 상기 입력 버퍼(210)에 의해 상기 제 1 전압(VCCQ)으로 구동된 데이터 신호(MO<0:n>)를 상기 리시버 회로(200)를 포함하는 반도체 장치 내부에서 사용되기 적합하도록 상기 데이터 신호(MO<0:n>)의 전압 레벨을 제 2 전압(VCCI)으로 쉬프팅시킬 수 있다.
도 2에서, 상기 리시버 회로(200)는 스트로브 지연 회로(240) 더 포함할 수 있다. 상기 스트로브 지연 회로(240)는 도 1에 도시된 스트로브 버스(140)로부터 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 스트로브 지연 회로(240)는 상기 데이터 스트로브 신호(DQS)를 지연시켜 상기 스트로브 펄스(DQSP)를 생성할 수 있다. 상기 스트로브 지연 회로(240)는 상기 데이터 스트로브 신호(DQS)를 제 1 소정 시간 지연시켜 상기 스트로브 펄스(DQSP)를 생성할 수 있다. 상기 제 1 소정 시간은 상기 데이터(DQ)가 상기 입력 버퍼(210) 및 상기 레벨 쉬프터(230)의 경로를 지나면서 지연된 시간에 대응하는 시간일 수 있다.
도 3은 도 2에 도시된 래치 회로(220)의 구성을 보여주는 도면이다. 도 2에 도시된 복수의 래치 회로(220)는 서로 동일한 구성을 가질 수 있고, 도 3은 상기 복수의 래치 회로(220) 중 N 번째 데이터 신호(MO<N>)를 수신하는 하나의 래치 회로(300)의 구성을 도시할 수 있다. 상기 래치 회로(220)는 래치 제어 회로(310) 및 래치(320)를 포함할 수 있다. 상기 래치 제어 회로(310)는 상기 데이터 신호(MO<N>)에 기초하여 확장 데이터 신호(MOS<N>)를 생성할 수 있다. 상기 래치 제어 회로(310)는 지연기(311), 제어신호 생성기(312) 및 게이팅 회로(313)를 포함할 수 있다. 상기 지연기(311)는 상기 데이터 신호(MO<N>)를 수신하고, 상기 데이터 신호(MO<N>)를 지연시킬 수 있다. 상기 지연기(311)는 상기 데이터 신호(MO<N>)를 제 2 소정 시간 지연시켜 지연된 데이터 신호(MOD<N>)를 생성할 수 있다. 상기 제 2 소정 시간은 임의로 설정될 수 있으나, 상기 데이터 신호(MO<N>)의 윈도우 또는 듀레이션의 절반에 대응하는 시간 이하인 것이 바람직하다.
상기 제어신호 생성기(312)는 상기 데이터 신호(MO<N>) 및 상기 지연기(311)에 의해 지연된 데이터 신호(MOD<N>)를 수신하여 제어신호(CON)를 생성할 수 있다. 상기 제어신호 생성기(312)는 상기 데이터 신호(MO<N>) 및 상기 지연된 데이터 신호(MOD<N>)에 기초하여 제어신호(CON)를 인에이블시킬 수 있다. 상기 제어신호 생성기(312)는 리셋 신호(RST)를 더 수신할 수 있다. 상기 제어신호 생성기(312)는 상기 리셋 신호(RST)에 기초하여 상기 제어신호(CON)를 디스에이블시킬 수 있다. 상기 리셋 신호(RST)는 상기 데이터 스트로브 신호(DQS)에 기초하여 생성될 수 있는 신호일 수 있다. 상기 제어신호 생성기(312)는 전원전압(VCC)을 이용하여 상기 제어신호(CON)를 생성할 수 있다. 상기 전원전압(VCC)은 상기 제 1 전압(VCCQ) 또는 제 2 전압(VCCI)일 수 있다.
상기 게이팅 회로(313)는 상기 제어신호(CON)에 기초하여 상기 데이터 신호(MO<N>) 및 상기 지연된 데이터 신호(MOD<N>)를 출력 노드(ON)로 출력할 수 있다. 상기 출력 노드(ON)로부터 확장 데이터 신호(MOS<N>)가 생성될 수 있다. 상기 게이팅 회로(313)는 상기 제어신호(CON)에 기초하여 상기 데이터 신호(MO<N>) 및 상기 지연된 데이터 신호(MOD<N>)를 제공할 수 있으므로, 상기 데이터 신호(MO<N>)의 윈도우가 시작되는 시점부터 상기 지연된 데이터 신호(MOD<N>)의 윈도우가 종료되는 시점까지 윈도우 또는 듀레이션이 확장된 상기 확장 데이터 신호(MOS<N>)를 생성할 수 있다.
상기 게이팅 회로(313)는 제 1 패스 게이트(PG1) 및 제 2 패스 게이트(PG2)를 포함할 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 제어신호(CON) 및 상기 제어신호의 반전 신호(CONB)를 수신하여 상기 데이터 신호(MO<N>)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 1 패스 게이트(PG1)는 상기 제어신호(CON)가 제 2 레벨일 때 상기 데이터 신호(MO<N>)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 2 패스 게이트(PG2)는 상기 제어신호(CON) 및 상기 제어신호의 반전 신호(CONB)를 수신하여 상기 지연된 데이터 신호(MOD<N>)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 2 패스 게이트(PG2)는 상기 제어신호(CON)가 제 1 레벨일 때 상기 지연된 데이터 신호(MOD<N>)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 1 레벨은 로직 하이 레벨일 수 잇고, 상기 제 2 레벨은 로직 로우 레벨일 수 있다.
상기 래치(320)는 상기 확장 데이터 신호(MOS<N>) 및 상기 스트로브 펄스(DQSP)를 수신할 수 있다. 상기 래치(320)는 상기 스트로브 펄스(DQSP)에 동기하여 상기 확장 데이터 신호(MOS<N>)의 레벨을 래치할 수 있다. 상기 래치(320)는 상기 스트로브 펄스(DQSP)의 라이징 에지에서 상기 확장 데이터 신호(MOS<N>)의 레벨을 래치하고, 래치된 신호를 상기 내부 데이터(DIN)로서 출력할 수 있다. 상기 래치(320)는 상기 데이터 신호(MO<N>)보다 넓은 윈도우를 갖는 상기 확장 데이터 신호(MOD<N>)를 래치하므로, 더 큰 셋업 및 홀드 마진을 가질 수 있다.
도 4는 도 3에 도시된 제어신호 생성기(312)의 구성을 보여주는 도면이다. 도 4에서, 상기 제어신호 생성기(312)는 클럭 생성기(410) 및 플립플롭(420)을 포함할 수 있다. 상기 클럭 생성기(410)는 상기 데이터 신호(MO<N>) 상기 지연된 데이터 신호(MOD<N>)에 기초하여 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 생성기(410)는 상기 데이터 신호(MO<N>)와 상기 지연된 데이터 신호(MOD<N>)가 동일한 레벨을 가질 때 상기 클럭 신호(CLK)를 인에이블시킬 수 있다. 상기 클럭 생성기(410)는 배타적 노어 게이트(411)를 포함할 수 있다. 상기 배타적 노어 게이트(411)는 상기 데이터 신호(MO<N>) 및 상기 지연된 데이터 신호(MOD<N>)를 수신하여 상기 클럭 신호(CLK)를 출력할 수 있다. 상기 배타적 노어 게이트(411)는 상기 데이터 신호(MO<N>)의 윈도우와 상기 지연된 데이터 신호(MOD<N>)의 윈도우가 겹치는 구간에서 상기 클럭 신호(CLK)를 인에이블시킬 수 있다.
상기 플립플롭(420)은 상기 클럭 신호(CLK), 전원전압(VCC) 및 리셋 신호(RST)를 수신하고, 상기 제어신호(CON)를 출력할 수 있다. 상기 플립플롭(420)은 상기 클럭 신호(CLK)가 인에이블되었을 때 상기 제 2 전압(VCCI)을 상기 제어신호(CON)로서 출력할 수 있다. 따라서, 상기 플립플롭(420)은 상기 클럭 신호(CLK)가 인에이블되면 상기 제어신호(CON)를 상기 제 2 전압 레벨로 인에이블시킬 수 있다. 상기 플립플롭(420)은 상기 리셋 신호(RST)에 기초하여 상기 제어신호(CON)를 디스에이블시킬 수 있다. 상기 플립플롭(420)은 상기 리셋 신호(RST)가 로우 레벨일 때 상기 제어신호(CON)를 로우 레벨로 디스에이블시킬 수 있다. 앞서 설명한 바와 같이, 상기 리셋 신호(RST)는 상기 데이터 스트로브 신호(DQS)에 기초하여 생성될 수 있다. 상기 리셋 신호(RST)는 상기 데이터 스트로브 신호(DQS)를 지연시켜 생성될 수 있고, 상기 리셋 신호(RST)의 펄스는 상기 확장 데이터 신호(MOS<N>)의 윈도우를 감싸도록 생성될 수 있다.
도 5는 본 발명의 실시예에 따른 리시버 회로(200)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 리시버 회로(200)의 동작을 설명하면 다음과 같다. 도 5는 상기 리시버 회로(200)가 8개의 데이터(DQ<0:7>)를 수신하는 동작을 보여준다. 상기 리시버 회로(200)는 데이터(DQ<0:7>) 및 상기 데이터(DQ<0:7>)와 동기되는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 상기 데이터(DQ<0:7>)는 상기 데이터 스트로브 신호(DQS)의 에지에 동기되어 입력될 수 있고, 상기 데이터(DQ<0:7>) 및 상기 데이터 스트로브 신호(DQS)는 센터 얼라인될 수 있다. 첫 번째 데이터(DQ<0>)는 상기 데이터 스트로브 신호(DQS)의 첫 번째 라이징 에지에 동기되어 입력될 수 있고, 두 번째 데이터(DQ<1>)는 상기 데이터 스트로브 신호(DQS)의 첫 번째 폴링 에지에 동기되어 입력될 수 있다. 세 번째 데이터(DQ<2>)는 상기 데이터 스트로브 신호(DQS)의 두 번째 라이징 에지에 동기되어 입력될 수 있고, 네 번째 데이터(DQ<3>)는 상기 데이터 스트로브 신호(DQS)의 두 번째 폴링 에지에 동기되어 입력될 수 있다. 마찬가지로, 다섯 번째 내지 여덟 번째 데이터(DQ<4:7>)는 각각 상기 데이터 스트로브 신호(DQS)의 세 번째 및 네 번째 라이징 에지 및 폴링 에지에 동기되어 입력될 수 있다.
상기 복수의 래치 회로(220)는 짝수 번째로 입력되는 데이터(DQ<0>, DQ<2>, DQ<4>, DQ<6>)에 기초하여 생성된 짝수 번째 데이터 신호(MO<0>, MO<2>, MO<4>, MO<6>)를 수신하는 짝수 번째 래치 회로와 홀수 번째로 입력되는 데이터(DQ<1>, DQ<3>, DQ<5>, DQ<7>)에 기초하여 생성된 짝수 번째 데이터 신호(MO<1>, MO<3>, MO<5>, MO<7>)를 수신하는 홀수 번째 래치 회로로 구분될 수 있다.
상기 스트로브 지연 회로(240)는 상기 데이터 스트로브 신호(DQS)를 제 1 소정 시간 지연시켜 상기 스트로브 펄스(DQSP)를 생성할 수 있다. 상기 지연기(311)는 상기 데이터 신호(MO<0:7>)를 지연시켜 상기 지연된 데이터 신호(MOD<0:7>)를 생성할 수 있다. 상기 클럭 생성기(410)는 상기 데이터 신호(MO<0:7>) 및 상기 지연된 데이터 신호(MOD<0:7>)의 윈도우가 중첩되는 구간에서 인에이블되는 상기 클럭 신호(CLK)를 생성할 수 있다. 상기 클럭 신호(CLK)가 인에이블되면 상기 제어신호(CON)가 인에이블될 수 있다. 상기 제어신호(CON)는 상기 리셋 신호(RST)의 폴링 에지에 동기하여 디스에이블될 수 있다. 도 5에서, 상기 짝수 번째 래치 회로에서 생성되는 클럭 신호(CLK) 및 제어신호(CON)를 도시하였다. 상기 제 1 패스 게이트(PG1)는 상기 제어신호(CON)가 제 2 레벨로 디스에이블되었을 때 상기 데이터 신호(MO<0:7>)를 상기 출력 노드(ON)로 출력할 수 있다. 또한, 상기 제 2 패스 게이트(PG2)는 상기 제어신호(CON)가 제 1 레벨로 인에이블되었을 때 상기 지연된 데이터 신호(MOD<0:7>)를 상기 출력 노드(ON)로 출력할 수 있다. 따라서, 상기 데이터 확장 신호(MOS<0:7>)는 상기 데이터 신호(MO<0:7>)의 윈도우가 시작되는 시점부터 상기 지연된 데이터 신호(MOD<0:7>)의 윈도우가 종료되는 시점까지 확장된 윈도우를 가질 수 있다.
상기 래치(320)는 상기 스트로브 펄스(DQSP)의 라이징 에지에 동기하여 상기 확장 데이터 신호(MOS<0:7>)를 래치할 수 있다. 상기 확장 데이터 신호(MOS<0:7>)는 상기 데이터 신호(MO<0:7>)에 비해 넓은 윈도우를 가지므로, 상기 래치(320)는 안정적이고 정확하게 상기 확장 데이터 신호(MOS<0:7>)를 래치하여 상기 내부 데이터(DIN<0:7>)를 생성할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치(6)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 장치(6)는 메모리 셀 어레이(610), 로우 디코더(620), 컬럼 디코더(630), 페이지 버퍼 어레이(640), 데이터 입출력 회로(650) 및 컨트롤 회로(660)를 포함할 수 있다. 상기 메모리 셀 어레이(610)는 복수의 셀 스트링을 포함하고, 상기 복수의 셀 스트링과 연결되는 복수의 워드라인 및 복수의 비트라인을 포함할 수 있다. 상기 로우 디코더(620)는 로우 어드레스 신호(RADD)에 기초하여 특정 메모리 셀과 연결되는 워드라인을 선택할 수 있다. 상기 컬럼 디코더(630)는 컬럼 어드레스 신호(CADD)에 기초하여 특정 메모리 셀과 연결되는 비트라인을 선택할 수 있다. 상기 페이지 버퍼 어레이(640)는 상기 로우 디코더(620) 및 컬럼 디코더(630)에 의해 억세스된 메모리 셀로 데이터를 저장시키거나 상기 메모리 셀에 저장된 데이터를 출력할 수 있다.
상기 데이터 입출력 회로(650)는 데이터 전송 라인(601)을 통해 입력된 데이터를 상기 페이지 버퍼 어레이(640)로 제공하거나, 상기 페이지 버퍼 어레이(640)로부터 출력되는 데이터를 상기 데이터 전송 라인(601)으로 출력할 수 있다. 상기 데이터 입출력 회로(650)는 상기 페이지 버퍼 어레이(640)로부터 출력된 데이터를 수신 및 증폭하고, 상기 데이터 전송 라인(601)으로 증폭된 데이터를 출력할 수 있다. 또한, 상기 데이터 전송 라인(601)을 통해 전송된 데이터를 증폭하여 상기 페이지 버퍼 어레이(640)로 제공할 수 있다. 상기 페이지 버퍼 어레이(640)로 제공된 데이터는 상기 메모리 어레이에 저장될 수 있다.
상기 제어 회로(660)는 상기 로우 디코더(620), 컬럼 디코더(630), 페이지 버퍼 어레이(640) 및 데이터 입출력 회로(650)를 제어할 수 있다. 상기 제어 회로(660)는 다양한 로직 회로들을 포함할 수 있다. 한정하는 것은 아니지만, 상기 제어 회로(660)는 예를 들어, 전압 공급 회로, 주변 회로 및 초기화 회로 등을 포함할 수 있다. 상기 전압 공급 회로는 상기 반도체 장치(6)에서 사용되는 다양한 전압을 생성 및 공급할 수 있다. 예를 들어, 상기 전압 공급 회로는 리드 전압, 프로그램 전압, 소거 전압, 워드라인 전압을 생성할 수 있고, 상기 반도체 장치(6)의 내부 회로를 동작시키기 위한 전원인 내부 전압을 생성할 수 있다. 상기 전압 공급 회로는 상기 반도체 장치(6)의 외부로부터 하나 이상의 외부 전압을 수신하여 다양한 전압을 생성할 수 있다.
상기 주변 회로는 상기 반도체 장치(6)를 제어하기 위한 다양한 로직 회로들을 포함할 수 있다. 예를 들어, 상기 주변 회로는 데이터 버퍼, 어드레스 버퍼, 칩 인에이블부 등을 포함할 수 있다. 상기 초기화 회로는 상기 반도체 장치(6)로 전원이 인가되면 상기 반도체 장치(6)를 초기화시킬 수 있다. 상기 초기화 회로는 상기 전원의 레벨을 감지하여 상기 초기화 신호를 생성할 수 있다.
상기 제어 회로(660)는 외부 장치로부터 전송되는 데이터(DQ) 및 데이터 스트로브 신호(DQS)를 수신하는 리시버 회로(661)를 포함할 수 있다. 상기 리시버 회로(661)는 상기 데이터 스트로브 신호(DQS)에 기초하여 상기 데이터(DQ)를 래치하여 상기 데이터 전송 라인(601)으로 래치된 데이터를 전송할 수 있다. 상기 데이터 전송 라인(601)은 상기 제어 회로(660)로부터 출력된 데이터를 상기 데이터 입출력 라인(601)으로 전송하거나, 상기 데이터 입출력 회로(650)로부터 출력된 데이터를 상기 제어 회로(660)로 전송할 수 있다. 상기 데이터 전송 라인(601)은 상기 데이터 전송 라인(601)을 통해 전송되는 신호의 강도를 유지시키기 위해 리피터(670)와 연결될 수 있다. 상기 리피터(670)는 상기 데이터 전송 라인(601)을 통해 전송되는 데이터(DIN)를 재구동할 수 있다. 도 2 내지 4에 도시된 래치 회로(220)는 상기 리피터(670)로 적용될 수 있다. 상기 리피터(670)는 상기 데이터 전송 라인(601)을 통해 전송되는 데이터(DIN)를 정확하게 재구동하여 상기 반도체 장치(6)의 동작 성능을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 입력 신호를 지연시켜 지연 신호를 생성하는 지연기;
    상기 입력 신호 및 지연 신호에 기초하여 제어신호를 인에이블시키고, 리셋 신호에 기초하여 상기 제어신호를 디스에이블시키는 제어신호 생성기;
    상기 제어신호에 응답하여 상기 입력 신호 및 상기 지연 신호를 출력 노드로 출력하는 게이팅 회로; 및
    스트로브 펄스에 기초하여 상기 게이팅 회로의 출력을 래치하여 출력 신호를 생성하는 래치를 포함하는 래치 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 생성기는 상기 입력 신호 및 상기 지연 신호에 기초하여 클럭 신호를 생성하는 클럭 생성기; 및
    상기 클럭 신호가 인에이블되었을 때 전원전압을 상기 제어신호로서 출력하고 상기 리셋 신호에 응답하여 상기 제어신호를 디스에이블시키는 플립플롭을 포함하는 래치 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 클럭 생성기는 상기 입력 신호 및 상기 지연 신호가 동일한 레벨을 가질 때 상기 클럭 신호를 인에이블시키는 래치 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 게이팅 회로는 상기 제어신호가 제 2 레벨일 때 상기 입력 신호를 상기 출력 노드로 출력하는 제 1 패스 게이트; 및
    상기 제어신호가 제 1 레벨일 때 상기 지연 신호를 상기 출력 노드로 출력하는 제 2 패스 게이트를 포함하는 래치 회로.
  5. 데이터를 수신하여 데이터 신호를 생성하는 입력 버퍼; 및
    데이터 스트로브 신호에 기초하여 상기 데이터 신호를 래치하여 내부 데이터를 생성하는 래치 회로를 포함하고,
    상기 래치 회로는 상기 데이터 신호를 지연시키고, 상기 데이터 신호와 지연된 데이터 신호로부터 상기 데이터 신호보다 넓은 윈도우를 갖는 확장 데이터 신호를 생성하는 래치 제어 회로; 및
    상기 데이터 스트로브 신호에 기초하여 생성된 스트로브 펄스에 동기하여 상기 확장 데이터 신호를 래치하는 래치를 포함하는 리시버 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 데이터 신호의 레벨을 쉬프팅하는 레벨 쉬프터를 더 포함하고,
    상기 입력 버퍼는 제 1 전압으로 구동되고, 상기 레벨 쉬프터는 제 2 전압으로 구동되는 리시버 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 전압은 외부 전원전압이고, 상기 제 2 전압은 내부 전원전압인 리시버 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 래치 제어 회로는 상기 데이터 신호를 지연시켜 상기 지연된 데이터 신호를 출력하는 지연기;
    상기 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 제어신호를 생성하는 제어신호 생성기; 및
    상기 제어신호에 응답하여 상기 데이터 신호 및 상기 지연된 데이터 신호를 출력 노드로 제공하여 상기 확장 데이터 신호를 생성하는 게이팅 회로를 포함하는 리시버 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제어신호 생성기는 상기 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 상기 제어신호를 인에이블시키고, 리셋 신호에 기초하여 상기 제어신호를 디스에이블시키는 리시버 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 제어신호 생성기는 상기 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 클럭 신호를 생성하는 클럭 생성기; 및
    상기 클럭 신호가 인에이블되었을 때 전원전압을 상기 제어신호로서 출력하고 리셋 신호에 응답하여 상기 제어신호를 디스에이블시키는 플립플롭을 포함하는 리시버 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 클럭 생성기는 상기 데이터 신호 및 상기 지연된 데이터 신호가 동일한 레벨을 가질 때 상기 클럭 신호를 인에이블시키는 리시버 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 게이팅 회로는 상기 제어신호가 제 2 레벨일 때 상기 데이터 신호를 상기 출력 노드로 제공하는 제 1 패스 게이트; 및
    상기 제어신호가 제 1 레벨일 때 상기 지연된 데이터 신호를 상기 출력 노드로 제공하는 제 2 패스 게이트를 포함하는 리시버 회로.
  13. 직렬 데이터를 수신하여 복수의 데이터 신호를 출력하는 입력 버퍼;
    상기 복수의 데이터 신호를 데이터 스트로브 신호에 기초하여 래치하고, 병렬 데이터를 출력하는 복수의 래치 회로를 포함하고,
    상기 복수의 래치 회로는 각각, 할당된 데이터 신호를 지연시키고, 상기 할당된 데이터 신호와 지연된 데이터 신호로부터 상기 복수의 데이터 신호보다 넓은 윈도우를 갖는 확장 데이터 신호를 생성하는 래치 제어 회로; 및
    상기 데이터 스트로브 신호에 기초하여 생성된 스트로브 펄스에 동기하여 상기 확장 데이터 신호를 래치하고, 상기 병렬 데이터를 출력하는 래치를 포함하는 리시버 회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 복수의 데이터 신호의 레벨을 쉬프팅하는 레벨 쉬프터를 더 포함하고,
    상기 입력 버퍼는 제 1 전압으로 구동되고, 상기 레벨 쉬프터는 제 2 전압으로 구동되는 리시버 회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 1 전압은 외부 전원전압이고, 상기 제 2 전압은 내부 전원전압인 리시버 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 래치 제어 회로는 상기 할당된 데이터 신호를 지연시키는 지연부;
    상기 할당된 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 제어신호를 생성하는 제어신호 생성기; 및
    상기 제어신호에 응답하여 상기 할당된 데이터 신호 및 상기 지연된 데이터 신호를 출력 노드로 제공하여 상기 확장 데이터 신호를 생성하는 게이팅 회로를 포함하는 리시버 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제어신호 생성기는 상기 할당된 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 상기 제어신호를 인에이블시키고, 리셋 신호에 기초하여 상기 제어신호를 디스에이블시키는 리시버 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제어신호 생성기는 상기 할당된 데이터 신호 및 상기 지연된 데이터 신호에 기초하여 클럭 신호를 생성하는 클럭 생성기; 및
    상기 클럭 신호가 인에이블되었을 때 전원전압을 상기 제어신호로서 출력하고 리셋 신호에 응답하여 상기 제어신호를 디스에이블시키는 플립플롭을 포함하는 리시버 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 클럭 생성기는 상기 할당된 데이터 신호 및 상기 지연된 데이터 신호가 동일한 레벨을 가질 때 상기 클럭 신호를 인에이블시키는 리시버 회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 게이팅 회로는 상기 제어신호가 제 2 레벨일 때 상기 데이터 신호를 상기 출력 노드로 제공하는 제 1 패스 게이트; 및
    상기 제어신호가 제 1 레벨일 때 상기 지연된 데이터 신호를 상기 출력 노드로 제공하는 제 2 패스 게이트를 포함하는 리시버 회로.
KR1020160014704A 2016-02-05 2016-02-05 래치 회로, 리시버 회로, 이를 이용하는 반도체 장치 및 시스템 KR102469171B1 (ko)

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