CN109949855B - 测试控制电路、使用其的半导体存储装置和半导体系统 - Google Patents

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Abstract

本发明公开了一种测试控制电路以及使用该测试控制电路的半导体存储装置和半导体系统。所述测试控制电路包括测试模式发生电路。所述测试模式发生电路可以被配置为：在快速访问模式时，基于多个模式信号中的一个所包括的信息以及快速设置信号来产生快速测试模式信号。所述测试模式发生电路可以被配置为：在正常模式时，基于所述多个模式信号中的两个或更多个模式信号所包括的信息以及正常设置信号来产生正常测试模式信号。

Description

测试控制电路、使用其的半导体存储装置和半导体系统
相关申请的交叉引用
本申请要求于2017年12月21日向韩国知识产权局提交的韩国申请第10-2017-0176618号的优先权，该申请通过引用整体并入本文。
技术领域
实施例的各种示例总体而言可以涉及一种半导体技术，更具体地，涉及一种半导体存储装置和一种测试控制电路。
背景技术
电子设备包括许多电子元件，并且计算机系统包括许多包含半导体的半导体装置。通常，计算机系统的半导体装置可以包括处理器和存储装置。处理器和存储装置可以通过彼此发送和接收数据来彼此通信。随着半导体装置的操作速度和性能提高，处理器和存储装置在执行各种操作时变得复杂。
可以通过对形成在晶片上的存储芯片进行封装来制造存储装置。为了验证存储装置的操作性能，可以对存储装置执行各种测试。所述各种测试可以由诸如处理器或外部测试设备的外部装置执行。存储装置可以基于从外部装置提供的信号在各种测试模式下执行各种测试。
发明内容
在一个实施例中，可以提供一种测试控制电路。所述测试控制电路可以包括：控制信号发生电路，被配置为基于测试命令信号、命令脉冲和快速访问信号来产生正常设置信号和快速设置信号。所述测试控制电路可以包括：解码电路，被配置为基于多个所述测试命令信号来产生多个模式信号。所述测试控制电路可以包括：测试模式发生电路，被配置为基于两个或更多个模式信号和所述正常设置信号来产生正常测试模式信号，以及基于所述快速设置信号和一个模式信号来产生快速测试模式信号。
在一个实施例中，可以提供一种测试控制电路。所述测试控制电路可以包括：控制信号发生电路，被配置为在正常模式下基于测试命令信号来产生正常设置信号，以及在快速访问模式下产生快速设置信号而不管所述测试命令信号如何。所述测试控制电路可以包括：测试模式发生电路，被配置为在正常模式下基于所述正常设置信号和根据所述测试命令信号产生的模式信号来产生正常测试模式信号，以及在快速访问模式下基于所述模式信号和所述快速设置信号来产生快速测试模式信号。
在一个实施例中，可以提供一种测试控制电路。所述测试控制电路可以包括：测试模式发生电路，可以被配置为在快速访问模式时基于多个模式信号中的一个所包括的信息以及快速设置信号来产生快速测试模式信号。所述测试模式发生电路可以被配置为在正常模式时基于所述多个模式信号中的两个或更多个模式信号所包括的信息以及正常设置信号来产生正常测试模式信号。
附图说明
图1是示出根据本公开的一个实施例的半导体系统的配置的示例表示的图。
图2是示出根据本公开的一个实施例的测试控制电路的配置的示例表示的图。
图3是示出图2中所示的控制信号发生电路的配置的示例表示的图。
图4是示出图2中所示的解码电路的配置的示例表示的图。
图5是示出图2中所示的测试模式发生电路的示例表示的图。
图6是示出图2和图3中所示的控制信号发生电路的操作的示例表示的时序图。
图7是示出根据本公开的一个实施例的测试控制电路的操作的示例表示的时序图。
图8是示出根据本公开的一个实施例的测试控制电路的操作的示例表示的时序图。
具体实施方式
在下文中，将通过示例参考附图在下面描述根据各种实施例的半导体装置。
图1是示出根据本公开的一个实施例的半导体系统1的配置的示例表示的图。参考图1，半导体系统1可以包括外部装置110和半导体存储装置120。外部装置110和半导体存储装置120可以通过彼此发送和接收数据来彼此通信。在一个实施例中，外部装置110可以是半导体存储装置120的主装置，半导体存储装置120可以是外部装置110的从装置。半导体存储装置120可以在外部装置110的控制下执行各种操作。外部装置110可以向半导体存储装置120提供用于半导体存储装置120执行各种操作所需的各种控制信号。外部装置110可以包括各种设备。例如，被配置为控制半导体存储装置120的外部装置110可以是诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器的主机装置。此外，外部装置110可以是被配置为对半导体存储装置120执行测试操作的测试装置或测试设备。半导体存储装置120可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DARM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。
半导体存储装置120可以经由多个总线电耦接到外部装置110。所述多个总线可以是被配置为传输信号的信号传输路径、链路或通道。所述多个总线可以包括地址总线101、时钟总线102、命令总线103和数据总线104。地址总线101、时钟总线102和命令总线103中的每一个可以是单向总线，数据总线104可以是双向总线。半导体存储装置120可以经由地址总线101从外部装置110接收地址ADD。半导体存储装置120可以经由时钟总线102从外部装置110接收时钟信号CLK。半导体存储装置120可以经由命令总线103从外部装置110接收命令信号CMD。半导体存储装置120可以经由数据总线104从外部装置110接收数据DQ。此外，半导体存储装置120可以经由数据总线104向外部装置110提供数据DQ。在一个实施例中，地址总线101和命令总线103可以合并为单个命令-地址总线，命令信号CMD和地址ADD两者可以经由命令-地址总线传送。
半导体存储装置120可以包括存储体(memory bank)121、地址发生电路122、时钟发生电路123、命令发生电路124、数据发生电路125、行解码器126、列解码器127和数据输入/输出(IO)电路128。存储体121可以是包括多个存储单元(未示出)的存储单元阵列。存储单元可以被配置为储存数据。存储体121可以包括在行方向上布置的多个字线(未示出)，以及在列方向上布置的多个位线(未示出)。所述多个存储单元可以在所述多个字线与所述多个位线之间的交叉点处电耦接到所述多个字线和所述多个位线。地址发生电路122可以电耦接到地址总线101，并且可以经由地址总线101接收地址信号ADD。地址发生电路122可以通过对地址信号ADD进行解码来产生行地址信号和列地址信号。行地址信号可以输入到行解码器126。行解码器126可以基于行地址信号在所述多个字线中选择要访问的特定字线。列地址信号可以输入到列解码器127。列解码器127可以基于列地址信号在所述多个位线中选择要访问的特定位线。时钟发生电路123可以电耦接到时钟总线102，并且可以经由时钟总线102接收时钟信号CLK。时钟发生电路123可以基于时钟信号CLK产生要在半导体存储装置120内使用的内部时钟信号。命令发生电路124可以电耦接到命令总线103，并且可以经由命令总线103接收命令信号CMD。命令发生电路124可以通过对命令信号CMD进行解码来产生内部命令信号。例如，内部命令信号可以包括激活信号、写入信号、读取信号、预充电信号、刷新信号等。半导体存储装置120可以执行激活操作、写入操作、读取操作、预充电操作、刷新操作等。而且，基于命令信号CMD，命令发生电路124可以产生用于设置半导体存储装置120的各种参数所需的信息，并且可以产生与对半导体存储装置120的测试操作有关的测试控制信号。
数据发生电路125可以电耦接到数据总线104，并且可以经由数据总线104接收或传输数据DQ。数据发生电路125可以包括被配置为经由数据总线104接收数据DQ的接收器，以及被配置为经由数据总线104传输数据DQ的传输器。例如，数据发生电路125可以与从时钟发生电路123产生的内部时钟信号同步地接收数据DQ，以及可以与内部时钟信号同步地传输数据DQ。
数据IO电路128可以从数据发生电路125接收数据DQ，并且可以将接收到的数据DQ储存到被访问的存储单元中。数据IO电路128可以将数据DQ从被访问的存储单元提供给数据发生电路125，使得半导体存储装置120的存储体121中储存的数据DQ被输出到外部装置110。
参考图1，半导体存储装置120还可以包括测试控制电路130。测试控制电路130可以产生多个测试模式信号TM。半导体存储装置120可以基于所述多个测试模式信号进入各种测试模式。在所述各种测试模式下，半导体存储装置120可以执行各种测试操作。例如，测试控制电路130可以基于从命令发生电路124产生的内部命令信号来产生多个测试模式信号TM。
图2是示出根据本公开的一个实施例的测试控制电路200的配置的示例表示的图。测试控制电路200可以应用于半导体存储装置120作为参考图1描述的测试控制电路130。测试控制电路200可以基于测试控制信号产生各种测试模式信号。测试控制电路200可以在正常模式下产生正常测试模式信号NTM#，以及可以在快速访问模式下产生快速测试模式信号FTM#。在快速访问模式下可以比在正常模式下更快速地产生测试模式信号。正常模式可以是除快速访问模式之外的任何模式。例如，图1中所示的半导体存储装置120可以在执行测试操作时进入快速访问模式，以便产生快速测试模式信号FTM#。测试控制电路200可以在快速访问模式下迅速产生测试模式信号，从而减少半导体存储装置120的测试时间。因为测试控制电路200可以在正常模式和快速访问模式下产生测试模式信号，所以测试控制电路200可以不同地实现测试模式。
参考图2，测试控制电路200可以包括控制信号发生电路210、解码电路220和测试模式发生电路230。控制信号发生电路210可以接收测试控制信号，并且可以产生正常设置信号NTMSET和快速设置信号FTMSET。测试控制信号可以包括测试命令信号OPW<1:k>(k是2或更大的整数)、命令脉冲CP和快速访问信号FAM。测试命令信号OPW<1:k>可以具有多个比特位，并且可以包括与测试模式信号的产生有关的各种信息。例如，具有特定逻辑值的测试命令信号OPW<1:k>可以包括用于产生正常设置信号NTMSET的信息。此外，具有另外的特定逻辑值的测试命令信号OPW<1:k>可以包括用于产生模式信号的信息，这将在后面描述。命令脉冲CP可以在每次测试命令信号OPW<1:k>输入时被使能。快速访问信号FAM可以指示从正常模式进入快速访问模式。快速访问信号FAM可以在快速访问模式期间保持为使能。快速访问信号FAM可以在特定的正常测试模式信号NTM#产生时产生。快速访问信号FAM也可以在特定的命令信号输入到半导体存储装置120时产生。控制信号发生电路210可以在正常模式下基于测试命令信号OPW<1:k>产生正常设置信号NTMSET。控制信号发生电路210可以在快速访问模式下产生快速设置信号FTMSET，而不管测试命令信号OPW<1:k>如何。
控制信号发生电路210还可以产生预解码信号PDEC<1:l>(l是2或更大的整数)、锁存复位信号LATRST、多个锁存脉冲LATP<1:n>(n是2或更大的整数)和测试模式复位信号TMRST。可以通过对测试命令信号OPW<1:k>进行编码来产生预解码信号PDEC<1:l>。锁存复位信号LATRST可以在正常设置信号NTMSET和快速设置信号FTMSET产生之后的预定量的时间产生。所述预定量的时间可以任意确定。可以基于预解码信号PDEC<1:l>产生多个锁存脉冲LATP<1:n>和测试模式复位信号TMRST。
解码电路220可以基于测试命令信号OPW<1:k>产生模式信号。解码电路220可以基于顺序地接收到的多个测试命令信号OPW<1:k>来产生多个模式信号MS1至MSn。解码电路220可以通过接收预解码信号PDEC<1:l>和多个锁存脉冲LATP<1:n>来产生多个模式信号MS1至MSn。解码电路220可以基于锁存复位信号LATRST来将多个模式信号MS1至MSn复位。
测试模式发生电路230可以通过接收多个模式信号MS1至MSn、正常设置信号NTMSET和快速设置信号FTMSET来产生正常测试模式信号NTM#和快速测试模式信号FTM#。测试模式发生电路230可以在正常模式下基于多个模式信号MS1至MSn中的两个或更多个以及正常设置信号NTMSET来产生正常测试模式信号NTM#。测试模式发生电路230可以在快速访问模式下基于多个模式信号MS1至MSn中的一个以及快速设置信号FTMSET来产生快速测试模式信号FTM#。在正常模式下，测试模式发生电路230可以累积多个模式信号MS1至MSn中的两个或更多个的信息，并且可以在正常设置信号NTMSET产生时基于累积的信息来产生正常测试模式信号NTM#。在快速访问模式下，测试模式发生电路230可以在快速设置信号FTMSET产生时利用多个模式信号MS1至MSn中的一个所包括的信息来产生快速测试模式信号FTM#。因此，相比于正常测试模式信号NTM#，测试模式发生电路230可以在快速访问模式下更快地产生快速测试模式信号FTM#。测试模式发生电路230还可以接收测试模式复位信号TMRST。测试模式发生电路230可以基于测试模式复位信号TMRST来将正常测试模式信号NTM#和快速测试模式信号FTM#复位。
图3是示出图2中所示的控制信号发生电路210的配置的示例表示的图。参考图3，控制信号发生电路210可以包括编码器310、正常设置信号发生器320和快速设置信号发生器330。编码器310可以接收测试命令信号OPW<1:k>并且可以产生预解码信号PDEC<1:l>。例如，编码器310可以通过对测试命令信号OPW<1:k>进行编码来产生预解码信号PDEC<1:l>。测试命令信号OPW<1:k>可以具有各种逻辑值以包括各种信息。预解码信号PDEC<1:l>的逻辑值也可以根据测试命令信号OPW<1:k>的逻辑值而改变。在一个实施例中，测试控制电路200可以直接使用测试命令信号OPW<1:k>而不使用编码器310。
正常设置信号发生器320可以接收预解码信号PDEC<1:l>、命令脉冲CP和快速访问信号FAM。正常设置信号发生器320可以包括第一解码器321、第一与门322、延迟单元323、第二与门324和或门325。第一解码器321可以对预解码信号PDEC<1:l>进行解码。第一与门322可以接收第一解码器321的输出和命令脉冲CP。延迟单元323可以将命令脉冲CP延迟。延迟时间量可以与第一解码器321中产生的延迟时间量相对应。第二与门324可以接收延迟单元323的输出和快速访问信号FAM。或门325可以接收第一与门322的输出和第二与门324的输出，并且可以输出正常设置信号NTMSET。
当测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>包括用于将正常设置信号NTMSET使能的信息时，第一解码器321可以输出具有高电平的信号。当从第一解码器321输出的信号具有高电平时，第一与门322可以输出命令脉冲CP。或门325可以输出从第一与门322输出的命令脉冲CP作为正常设置信号NTMSET。当快速访问信号FAM被使能为具有高电平时，第二与门324可以输出命令脉冲CP作为正常设置信号NTMSET。因此，快速访问信号FAM可以在正常模式下被禁止为具有低电平，并且正常设置信号发生器320可以在正常模式下基于测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>来产生正常设置信号NTMSET。
正常设置信号发生器320可以在快速访问模式下产生正常设置信号NTMSET，而不管测试命令信号OPW<1:k>和预解码信号PDEC<1:l>如何。正常设置信号发生器320还可以包括延迟单元326。延迟单元326可以通过将正常设置信号NTMSET延迟预定量的时间来产生锁存复位信号LATRST。
快速设置信号发生器330可以包括触发器331和第三与门332。触发器331可以在其输入节点处接收快速访问信号FAM，并且可以在其时钟节点处接收正常设置信号NTMSET。当正常设置信号NTMSET被使能时，触发器331可以输出快速访问信号FAM。第三与门332可以接收触发器331的输出和正常设置信号NTMSET，并且可以输出快速设置信号FTMSET。
控制信号发生电路210还可以包括测试模式复位信号发生器340和锁存脉冲发生器350。测试模式复位信号发生器340可以接收预解码信号PDEC<1:l>和命令脉冲CP，并且可以产生测试模式复位信号TMRST。当测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>包括用于结束测试模式的信息时，测试模式复位信号发生器340可以基于测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>来产生测试模式复位信号TMRST。测试模式复位信号发生器340可以包括第二解码器341和第四与门342。第二解码器341可以对预解码信号PDEC<1:l>进行解码。第四与门342可以接收第二解码器341的输出和命令脉冲CP，并且可以输出测试模式复位信号TMRST。例如，当测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>包括用于结束测试模式的信息时，第二解码器341可以输出具有高电平的信号，并且第四与门342可以输出命令脉冲CP作为测试模式复位信号TMRST。
锁存脉冲发生器350可以接收预解码信号PDEC<1:l>和命令脉冲CP，并且可以产生多个锁存脉冲LATP<1:n>。锁存脉冲发生器350可以产生“n”个锁存脉冲LATP<1:n>，并且可以包括“n”个解码器和“n”个与门。锁存脉冲发生器350可以包括第三解码器至第(3+n)解码器3511、...、351n和第五与门至第(5+n)与门3521、...、352n。第三解码器3511可以对预解码信号PDEC<1:l>进行解码。第五与门3521可以接收第三解码器3511的输出和命令脉冲CP，并且可以产生第一锁存脉冲LATP1。第(3+n)解码器351n可以对预解码信号PDEC<1:l>进行解码。第(5+n)与门352n可以接收第(3+n)解码器351n的输出和命令脉冲CP，并且可以产生第n锁存脉冲LATPn。当测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>包括用于产生第一模式信号MS1的信息时，第三解码器3511可以输出具有高电平的信号。第五与门3521可以输出命令脉冲CP作为第一锁存脉冲LATP1。当测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>包括用于产生第n模式信号MSn的信息时，第(3+n)解码器351n可以输出具有高电平的信号。第(5+n)与门352n可以输出命令脉冲CP作为第n锁存脉冲LATPn。
图4是示出图2中所示的解码电路220的配置的示例表示的图。参考图4，测试控制电路200可以接收预解码信号PDEC<1:l>和多个锁存脉冲LATP<1:n>，并且可以产生多个模式信号MS1至MSn。解码电路220可以基于锁存复位信号LATRST来将多个模式信号MS1至MSn复位和/或初始化。解码电路220可以包括“n”个解码器。“n”个解码器中的每一个可以接收预解码信号PDEC<1:l>和分配的锁存脉冲LATP<1:n>。解码电路220可以包括第一解码器至第n解码器401、402、...、40n。第一解码器401可以接收预解码信号PDEC<1:l>、第一锁存脉冲LATP1和锁存复位信号LATRST，并且可以产生第一模式信号MS1。当第一锁存脉冲LATP1被使能时，第一解码器401可以对预解码信号PDEC<1:l>进行解码，并且可以输出解码信号作为第一模式信号MS1。当锁存复位信号LATRST被使能时，第一解码器401可以将第一模式信号MS1复位和/或初始化。第二解码器402可以接收预解码信号PDEC<1:l>、第二锁存脉冲LATP2和锁存复位信号LATRST，并且可以产生第二模式信号MS2。当第二锁存脉冲LATP2被使能时，第二解码器402可以对预解码信号PDEC<1:l>进行解码，并且可以输出解码信号作为第二模式信号MS2。当锁存复位信号LATRST被使能时，第二解码器402可以将第二模式信号MS2复位和/或初始化。第n解码器402可以接收预解码信号PDEC<1:l>、第n锁存脉冲LATPn和锁存复位信号LATRST，并且可以产生第n模式信号MSn。当第n锁存脉冲LATPn被使能时，第n解码器40n可以对预解码信号PDEC<1:l>进行解码，并且可以输出解码信号作为第n模式信号MSn。当锁存复位信号LATRST被使能时，第n解码器402可以将第n模式信号MSn复位和/或初始化。
图5是示出图2中所示的测试模式发生电路230的示例表示的图。参考图5，测试模式发生电路230可以包括正常测试模式发生电路510和快速测试模式发生电路520。正常测试模式发生电路510可以基于正常设置信号NTMSET和两个或更多个模式信号来产生正常测试模式信号NTM#。正常测试模式发生电路510可以包括第一解码器511和锁存器512。第一解码器511可以接收多个模式信号MS1至MSn，并且可以对多个模式信号MS1至MSn中的两个或更多个模式信号进行解码。当正常设置信号NTMSET被使能时，锁存器512可以输出第一解码器511的输出作为正常测试模式信号NTM#。正常测试模式发生电路510还可以接收测试模式复位信号TMRST。当测试模式复位信号TMRST被使能时，锁存器512可以将正常测试模式信号NTM#复位和/或初始化。在一个实施例中，测试模式发生电路230可以包括多个正常测试模式发生电路，以产生多个正常测试模式信号NTM#。例如，所述多个正常测试模式发生电路的数量可以与从测试模式发生电路230产生的多个正常测试模式信号NTM#的数量相对应。
快速测试模式发生电路520可以基于快速设置信号FTMSET和一个模式信号来产生快速测试模式信号FTM#。快速测试模式发生电路520可以包括第二解码器521和计数器522。第二解码器521可以接收一个模式信号MS#并将其解码。当快速设置信号FTMSET被使能时，计数器522可以输出第二解码器521的输出作为快速测试模式信号FTM#。快速测试模式发生电路520还可以接收测试模式复位信号TMRST。当测试模式复位信号TMRST被使能时，计数器522可以将快速测试模式信号FTM#复位和/或初始化。在一个实施例中，当计数器522接收与已接收到的用以产生快速测试模式信号FTM#的模式信号相同的模式信号时，计数器522可以将快速测试模式信号FTM#复位和/或初始化。例如，当提供具有特定逻辑值的测试命令信号OPW<1:k>并且基于测试命令信号OPW<1:k>产生特定模式信号MS#时，计数器522可以基于特定模式信号MS#来产生快速测试模式信号FTM#。之后，当再次提供具有相同的特定逻辑值的测试命令信号OPW<1:k>时，计数器522可以基于特定模式信号MS#来将快速测试模式信号FTM#复位和/或初始化。在一个实施例中，测试模式发生电路230可以包括多个快速测试模式发生电路，以产生多个快速测试模式信号FTM#。例如，所述多个快速测试模式发生电路的数量可以与从测试模式发生电路230产生的多个快速测试模式信号FTM#的数量相对应。
图6至图8是示出根据本公开的一个实施例的测试控制电路200的操作的示例表示的时序图。图6是示出图2和图3中所示的控制信号发生电路210的操作的示例表示的时序图。参考图6，命令脉冲CP可以在每次测试命令信号OPW<1:k>被接收到时被使能。例如，当接收到具有第一逻辑值的测试命令信号OPW1时，第三解码器3511可以通过对基于测试命令信号OPW1产生的预解码信号PDEC<1:l>进行解码来输出具有高电平的信号。第五与门3521可以输出命令脉冲CP作为第一锁存脉冲LATP1。当接收到具有第二逻辑值的测试命令信号OPW2时，锁存脉冲发生器350可以输出命令脉冲CP作为第二锁存脉冲LATP2。当接收到具有第三逻辑值的测试命令信号OPW3时，锁存脉冲发生器350可以输出命令脉冲CP作为第三锁存脉冲LATP3。例如，具有第四逻辑值的测试命令信号OPW4可以包括用于产生正常设置信号NTMSET的信息。第一解码器321可以通过对基于测试命令信号OPW4产生的预解码信号PDEC<1:l>进行解码来输出具有高电平的信号。第一与门322和或门325可以输出命令脉冲CP作为正常设置信号NTMSET。此后，当快速访问信号FAM被使能时，正常设置信号发生器320可以输出命令脉冲CP作为正常设置信号NTMSET，而无论测试命令信号OPW<1:k>和/或预解码信号PDEC<1:l>如何(不管)。快速设置信号发生器330可以基于快速访问信号FAM输出正常设置信号NTMSET作为快速设置信号FTMSET。当快速访问信号FAM被使能时，正常设置信号发生器320和快速设置信号发生器330可以从命令脉冲CP分别产生正常设置信号NTMSET和快速设置信号FTMSET。
图7是示出根据本公开的一个实施例的测试控制电路200的操作的示例表示的时序图。当快速访问信号FAM被禁止时，测试控制电路200可以在正常模式下操作。测试命令信号OPW<1:k>和命令脉冲CP可以顺序地和周期性地输入。当测试命令信号OPW<1:k>具有特定逻辑值时，控制信号发生电路210可以将相应的锁存脉冲使能以产生与特定逻辑值相对应的模式信号。例如，当接收到具有第一逻辑值的测试命令信号OPW1时，锁存脉冲发生器350可以从命令脉冲CP将第一锁存脉冲LATP1使能。解码电路220的第一解码器401可以对基于测试命令信号OPW1产生的预解码信号PDEC<1:l>进行解码，并且可以基于第一锁存脉冲LATP1输出解码信号作为第一模式信号MS1。例如，当接收到具有第二逻辑值的测试命令信号OPW2时，锁存脉冲发生器350可以从命令脉冲CP将第二锁存脉冲LATP2使能。解码电路220的第二解码器402可以对基于测试命令信号OPW2产生的预解码信号PDEC<1:l>进行解码，并且可以基于第二锁存脉冲LATP2输出解码信号作为第二模式信号MS2。之后，可以顺序地接收具有特定逻辑值的测试命令信号OPW<1:k>，并且可以顺序地产生分别与特定逻辑值相对应的多个模式信号MS1至MSn。
之后，当接收到具有第三逻辑值的测试命令信号OPW3时，正常设置信号发生器320可以产生正常设置信号NTMSET。正常测试模式发生电路510的第一解码器511可以对多个模式信号MS1至MSn中的第一模式信号MS1和第二模式信号MS2进行解码。锁存器512可以基于正常设置信号NTMSET输出第一解码器511的输出作为正常测试模式信号NTM1。因此，半导体存储装置120可以根据正常测试模式信号NTM1进入特定测试模式并执行测试操作。正常设置信号发生器320可以在正常设置信号NTMSET产生之后的预定量的时间产生锁存复位信号LATRST。解码电路220可以基于锁存复位信号LATRST来将第一模式信号MS1和第二模式信号MS2复位和/或初始化。之后，当接收到具有第四逻辑值的测试命令信号OPW4时，测试模式复位信号发生器340可以产生测试模式复位信号TMRST。锁存器512可以基于测试模式复位信号TMRST来将正常测试模式信号NTM1复位和/或初始化。因此，正常测试模式信号NTM1可以被初始化，并且根据正常测试模式信号NTM1的特定测试模式可以结束。
图8是示出根据本公开的一个实施例的处于快速访问模式的测试控制电路200的操作的示例表示的时序图。当快速访问信号FAM被使能时，测试控制电路200可以在快速访问模式下操作。测试命令信号OPW<1:k>和命令脉冲CP可以顺序地和周期性地输入。例如，当接收到具有第一逻辑值的测试命令信号OPW1时，锁存脉冲发生器350可以从命令脉冲CP将第一锁存脉冲LATP1使能。此时，控制信号发生电路210可以基于快速访问信号FAM产生快速设置信号FTMSET和正常设置信号NTMSET，而不管测试命令信号OPW1如何。解码电路220可以对基于测试命令信号OPW1产生的预解码信号PDEC<1:l>进行解码，并且可以基于第一锁存脉冲LATP1输出解码信号作为第一模式信号MS1。快速测试模式发生电路520的第二解码器521可以对第一模式信号MS1进行解码。计数器522可以基于快速设置信号FTMSET从第二解码器521的输出产生快速测试模式信号FTM1。半导体存储装置120可以基于快速测试模式信号FTM1进入第一测试模式并执行测试操作。控制信号发生电路210可以在正常设置信号NTMSET产生之后的预定量的时间产生锁存复位信号LATRST。解码电路220可以基于锁存复位信号LATRST将第一模式信号MS1复位和/或初始化。
例如，当接收到具有第二逻辑值的测试命令信号OPW2和具有第三逻辑值的测试命令信号OPW3时，可以产生第二模式信号MS2和第三模式信号MS3。测试模式发生电路230可以基于第二模式信号MS2和快速设置信号FTMSET来产生快速测试模式信号FTM2。测试模式发生电路230可以基于第三模式信号MS3和快速设置信号FTMSET来产生快速测试模式信号FTM3。半导体存储装置120可以基于快速测试模式信号FTM2和FTM3进入第二测试模式和第三测试模式并执行测试操作。当在正常设置信号NTMSET和快速设置信号FTMSET产生之后的预定量的时间产生锁存复位信号LATRST时，第二模式信号MS2和第三模式信号MS3可以被复位和/或初始化。之后，当接收到具有第四逻辑值的测试命令信号OPW4以结束测试模式时，控制信号发生电路210可以产生测试模式复位信号TMRST。测试模式发生电路230可以基于测试模式复位信号TMRST将所有的快速测试模式信号FTM1、FTM2和FTM3复位。因此，第一测试模式至第三测试模式可以结束。
虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制所述测试控制电路、使用其的半导体存储装置和半导体系统。

Claims (10)

1. 一种测试控制电路，包括：
控制信号发生电路，其被配置为：在正常模式下基于测试命令信号来产生正常设置信号，以及在快速访问模式下产生快速设置信号而不管所述测试命令信号如何；以及
测试模式发生电路，其被配置为：在所述正常模式下基于所述正常设置信号和根据所述测试命令信号产生的模式信号来产生正常测试模式信号，以及在所述快速访问模式下基于所述模式信号和所述快速设置信号来产生快速测试模式信号。
2.根据权利要求1所述的测试控制电路，其中，所述控制信号发生电路包括：
编码器，其被配置为：通过对所述测试命令信号进行编码来产生预解码信号；
正常设置信号发生器，其被配置为：基于所述预解码信号、命令脉冲和快速访问信号来产生所述正常设置信号；以及
快速设置信号发生器，其被配置为：基于所述正常设置信号和所述快速访问信号来产生所述快速设置信号。
3.根据权利要求2所述的测试控制电路，其中，所述正常设置信号发生器被配置为：基于所述预解码信号和所述命令脉冲、或者基于所述命令脉冲和所述快速访问信号，来产生所述正常设置信号。
4.根据权利要求2所述的测试控制电路，其中，所述控制信号发生电路被配置为：通过将所述正常设置信号延迟来进一步产生锁存复位信号，以及基于所述预解码信号和所述命令脉冲来进一步产生测试模式复位信号和多个锁存脉冲。
5.根据权利要求4所述的测试控制电路，还包括：解码电路，其被配置为基于多个所述测试命令信号来产生多个模式信号。
6. 根据权利要求5所述的测试控制电路，
其中，所述解码电路包括多个解码器，所述多个解码器被配置为：通过基于多个锁存脉冲对所述预解码信号进行解码来分别产生所述多个模式信号，以及
其中，所述多个解码器被配置为：基于锁存复位信号来分别将所述多个模式信号复位。
7. 根据权利要求5所述的测试控制电路，其中，所述测试模式发生电路包括：
正常测试模式发生器，其被配置为：基于所述多个模式信号和所述正常设置信号来产生所述正常测试模式信号，以及基于所述测试模式复位信号来将所述正常测试模式信号复位；以及
快速测试模式发生器，其被配置为：基于一个模式信号和所述快速设置信号来产生所述快速测试模式信号。
8. 根据权利要求7所述的测试控制电路，
其中，所述正常测试模式发生器被配置为：基于两个或更多个模式信号来产生所述正常测试模式信号，以及
所述快速测试模式发生器被配置为：基于所述一个模式信号和所述快速设置信号来产生所述快速测试模式信号。
9.根据权利要求7所述的测试控制电路，其中，所述快速测试模式发生器被配置为：基于所述测试模式复位信号来将所述快速测试模式信号复位。
10.根据权利要求7所述的测试控制电路，其中，所述快速测试模式发生器被配置为：基于单个模式信号来将所述快速测试模式信号复位。
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