KR20160091508A - 테스트 모드 회로 및 이를 포함하는 반도체 장치 - Google Patents

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KR20160091508A
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Abstract

본 발명은 테스트 모드 회로 및 이를 포함하는 반도체 장치에 관한 것으로, 본 발명에 따른 테스트 모드 회로는 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부와, 상기 테스트 모드 활성화 신호 및 컨트롤 클럭에 응답하여 다수의 테스트 클럭을 생성하기 위한 테스트 클럭 생성부와, 상기 다수의 테스트 클럭을 제어 신호 입력 구간 및 데이터 입력 구간으로 분리하고, 상기 제어 신호 입력 구간에 입력되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성부, 및 상기 테스트 제어 신호들에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함한다.

Description

테스트 모드 회로 및 이를 포함하는 반도체 장치{Test mode circuit and Semiconductor device including the same}
본 발명은 전자 장치에 관한 것으로, 특히 테스트 모드 동작이 가능한 테스트 모드 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 중 입력되는 데이터를 저장 또는 저장된 데이터를 출력할 수 있는 반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
일반적으로 반도체 장치에서는 초기 불량 가능성이 있는 반도체 장치를 가려내기 위하여 다수의 반도체 장치들을 테스트 장치에 연결하여 테스트 동작을 수행한다. 이러한 테스트 동작을 수행하기 위해서는 반도체 장치의 패드들과 테스트 장치를 연결하여 수행하게 되며, 테스트 동작시 다수의 반도체 장치들을 테스트하기 위해서는 테스트 장치와 연결되는 반도체 장치의 패드 수를 감소시켜 테스트 동작을 수행하여야 한다.
본 발명은 테스트 동작시 테스트 장치와 연결되는 패드 수를 감소시킬 수 있는 테스트 모드 회로 및 이를 포함하는 반도체 장치를 제공하는 데 있다.
본 발명에 따른 테스트 모드 회로는 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부와, 상기 테스트 모드 활성화 신호 및 컨트롤 클럭에 응답하여 다수의 테스트 클럭을 생성하기 위한 테스트 클럭 생성부와, 상기 다수의 테스트 클럭을 제어 신호 입력 구간 및 데이터 입력 구간으로 분리하고, 상기 제어 신호 입력 구간에 입력되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성부, 및 상기 테스트 제어 신호들에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함한다.
본 발명에 따른 테스트 모드 회로는 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부와, 상기 테스트 모드 활성화 신호 및 컨트롤 클럭에 응답하여 제어 신호 입력 구간 및 데이터 입력 구간에 입력되는 다수의 테스트 클럭을 생성하고, 상기 다수의 테스트 클럭 중 상기 제어 신호 입력 구간에 생성되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성 회로, 및 상기 테스트 제어 신호들 및 데이터 입력 신호에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함한다.
본 발명에 따른 반도체 장치는 메모리부와, 본딩 패드, 컨트롤 패드, 및 입출력 패드를 통해 각각 테스트 신호, 컨트롤 클럭, 및 데이터 입력 신호를 입력받아 테스트 동작을 수행하기 위한 제어 신호들 및 입력 데이터들을 생성하기 위한 테스트 모드 회로, 및 상기 제어 신호들 및 입력 데이터들에 따라 상기 메모리부의 제반 동작을 수행하고 그 결과를 테스트 장치로 출력하기 위한 제어 로직을 포함한다.
본 발명에 따르면, 반도체 장치의 테스트 동작 시 테스트 모드 활성화 신호를 입력받는 본딩 패드, 컨트롤 클럭을 입력 받는 컨트롤 패드 및 데이터를 입력 받는 입출력 패드만을 이용하여 다수의 동작 명령 신호 및 데이터를 생성함으로써, 테스트 동작시 다수의 반도체 장치를 동시에 테스트하여 테스트 시간 및 비용을 절감시킬 수 있다.
도 1은 본 발명에 따른 반도체 장치 및 이를 테스트하기 위한 테스트 장치를 나타내는 블록도이다.
도 2는 본 발명에 따른 반도체 장치를 나타내는 블록도이다.
도 3은 본 발명에 따른 테스트 모드 회로를 나타내는 블록도이다.
도 4는 도 3의 테스트 모드 활성화 신호 생성부를 나타내는 블록도이다.
도 5는 도 3의 칩 인에이블 신호 생성부를 나타내는 회로도이다.
도 6은 테스트 모드 활성화 신호 생성부 및 칩 인에이블 신호 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 도 3의 X1 클럭 생성부의 회로도이다.
도 8은 X1 클럭 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 9는 도 3의 컨트롤 클럭 분리부의 회로도이다.
도 10은 컨트롤 클럭 분리부의 동작을 설명하기 위한 신호들의 파형도이다.
도 11은 도 3의 X1 컨트롤 클럭 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 12는 도 3의 내부 제어 신호 생성부의 회로도이다.
도 13은 도 3의 신호 선택부의 회로도이다.
도 14는 컨트롤 패드와 입출력 패드를 통해 입력되는 신호들을 설명하기 위한 파형도이다.
도 15는 본 발명에 따른 테스트 동작을 설명하기 위한 신호들의 파형도이다.
도 16은 도 2의 반도체 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 18는 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 장치 및 이를 테스트하기 위한 테스트 장치를 나타내는 블록도이다.
도 1을 참조하면, 테스트 동작을 수행하기 위한 반도체 시스템은 웨이퍼(wafer) 레벨의 반도체 장치(100)와 이를 테스트하기 위한 테스트 장치(200)를 포함한다. 본 발명의 실시 예에서는 테스트 장치(200)에 하나의 반도체 장치(100)가 연결된 구조가 개시되어 있으나, 다수개의 반도체 장치(100)들이 연결되어 동시에 테스트 동작을 수행할 수 있다.
테스트 장치(200)는 테스트 동작 시 반도체 장치(100)에 테스트 인에이블 신호(Test_EN), 컨트롤 클럭(Control_CLK), 및 입력 데이터(DIN)를 출력한다. 반도체 장치(100)는 테스트 인에이블 신호(Test_EN), 컨트롤 클럭(Control_CLK), 및 입력 데이터(DIN)를 수신하여 테스트 동작을 수행하고 그 결과를 출력 데이터(DOUT)로 테스트 장치(200)로 출력한다. 테스트 장치(200)는 출력 데이터(DOUT)를 분석하여 반도체 장치(100)의 이상 유무를 판단한다.
반도체 장치(100)는 본딩 패드(bonding pad), 컨트롤 패드(control pad), 및 입출력 패드(IO pad)를 구비하며 이들을 통해 각각 테스트 인에이블 신호(Test_EN), 컨트롤 클럭(Control_CLK), 및 입력 데이터(DIN)를 수신한다.
도 2는 본 발명에 따른 반도체 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 장치(100)는 테스트 모드 회로(110), 제어 로직(120), 및 메모리부(130)를 포함한다.
테스트 모드 회로(110)는 본딩 패드(bonding pad)를 통해 입력되는 테스트 인에이블 신호(Test_EN)에 응답하여 테스트 모드로 활성화되어 칩 인에이블 신호(CE; chip enable)를 출력하고, 컨트롤 패드(control pad), 및 입출력 패드(IO pad)를 통해 입력되는 컨트롤 클럭(Control_CLK), 및 입력 데이터(DIN)에 응답하여 어드레스 래치 신호(ALE; address latch enable), 커맨드 래치 신호(CLE; command latch enable), 쓰기 동작 신호(WE; write enable), 읽기 동작 신호(RE; read enable), 내부 입력 데이터(INT_DQ<0:7>)를 제어 로직(120)으로 출력한다.
제어 로직(120)은 테스트 모드 회로(110)에서 출력되는 칩 인에이블 신호(CE; chip enable)에 따라 활성화되며, 어드레스 래치 신호(ALE; address latch enable), 커맨드 래치 신호(CLE; command latch enable), 쓰기 동작 신호(WE; write enable), 읽기 동작 신호(RE; read enable) 중 어느 하나에 따라 수행 동작을 판단하고, 내부 입력 데이터(INT_DQ<0:7>)를 통해 수행 커맨드, 어드레스, 실 데이터를 입력받아 메모리부(130)의 제반 동작을 수행한다. 또한 제반 동작 수행 결과인 출력 데이터(DOUT)를 도 1의 테스트 장치(200)로 출력한다.
메모리부(130)는 데이터를 저장 또는 독출할 수 있는 다수의 메모리 셀들을 포함하며, 제어 로직(120)의 제어에 따라 프로그램 동작, 리드 동작 등의 제반 동작을 수행한다.
도 3은 본 발명에 따른 테스트 모드 회로를 나타내는 블록도이다.
도 3을 참조하면, 테스트 모드 회로(110)는 테스트 모드 활성화 신호 생성부(111), 칩 인에이블 신호 생성부(112), X1 클럭 생성부(113), 컨트롤 클럭 분리부(114), X1 컨트롤 클럭 생성부(115), 내부 제어 신호 생성부(116), 및 신호 선택부(117)를 포함한다.
테스트 모드 활성화 신호 생성부(111)는 본딩 패드(bonding pad)를 통해 입력되는 테스트 인에이블 신호(Test_EN)에 응답하여 테스트 활성화 신호(WFBI_X1)를 생성한다.
칩 인에이블 신호 생성부(112)는 테스트 활성화 신호(WFBI_X1)에 응답하여 액티브 로우(active low) 신호인 칩 인에이블 신호(CE)를 생성한다.
X1 클럭 생성부(113)는 테스트 활성화 신호(WFBI_X1)와 컨트롤 패드(control pad)를 통해 입력되는 컨트롤 클럭(Control_CLK)에 응답하여 다수의 테스트 클럭(X1CLK<8:1>) 및 패스트 테스트 클럭(X1CLK_fast)을 생성한다.
컨트롤 클럭 분리부(114)는 패스트 테스트 클럭(X1CLK_fast)에 응답하여 제어 신호 입력 구간 및 데이터 입력 구간을 구분하기 위한 분리 신호(CTLH_DATL)를 출력한다. 예를 들어 분리 신호(CTLH_DATL)가 하이 레벨일 경우 제어 신호 입력 구간으로 정의되고, 분리 신호(CTLH_DATL)가 로우 레벨일 경우 데이터 입력 구간으로 정의될 수 있다.
X1 컨트롤 클럭 생성부(115)는 분리 신호(CTLH_DATL)에 응답하여 제어 신호 입력 사이클 또는 데이터 입력 사이클을 판단한다. X1 컨트롤 클럭 생성부(115)는 제어 신호 입력 사이클 구간으로 판단될 경우 다수의 테스트 클럭(X1CLK<8:1>) 중 일부 테스트 클럭에 응답하여 대응하는 다수의 테스트 제어 신호들(X1CLK_ALE/CLE/RE/WE) 중 하나를 출력한다.
내부 제어 신호 생성부(116)는 제어 신호 입력 구간에서 테스트 제어 신호들(X1CLK_ALE/CLE/RE/WE) 중 하나와 데이터 입력 신호(DIN)에 응답하여 내부 제어 신호들(INT_ALE/CLE/RE/WE) 중 하나를 생성하여 출력한다.
또한 내부 제어 신호 생성부(116)는 데이터 입력 구간에서 데이터 입력 신호(DIN)에 응답하여 다수의 내부 입력 데이터(INT_DQ<0:7>)를 생성하여 제어 로직(120)으로 출력한다.
신호 선택부(117)는 내부 제어 신호들(INT_ALE/CLE/RE/WE) 중 하나를 입력받아 테스트 활성화 신호(WFBI_X1)에 응답하여 이를 도 2의 제어 로직(120)으로 출력한다.
도 4는 도 3의 테스트 모드 활성화 신호 생성부를 나타내는 블록도이다.
도 4를 참조하면, 테스트 모드 활성화 신호 생성부(111)는 제1 및 제2 플립 플랍부(111A, 111B), 제 및 제2 펄스 생성부(111C, 111D) 및 래치(111E)를 포함한다.
제1 및 제2 플립 플랍부(111A, 111B)는 D 플립플랍(D flip-flop)으로 구성할 수 있다. 제1 플립 플랍부(111A)는 전원 전압(VCCI)을 데이터 입력 단자로 수신하고 테스트 인에이블 신호(Test_EN)를 클럭 단자로 수신하여 출력 신호를 출력한다. 제2 플립 플랍부(111B)는 제1 플립 플랍부(111A)의 출력을 데이터 입력 단자로 수신하고 테스트 인에이블 신호(Test_EN)를 클럭 단자로 수신하여 출력 신호를 출력한다.
제1 펄스 생성부(111C)는 제2 플립 플랍부(111B)의 출력 신호에 응답하여 제1 펄스를 생성하여 래치(111E)로 출력하고, 제1 펄스 생성부(111C)는 테스트 인에이블 신호(Test_EN)를 반전시킨 신호에 응답하여 제2 펄스를 생성하여 래치(111E)로 출력한다.
래치(111E)는 SR 래치로 구성할 수 있다. 래치(111E)는 제1 펄스 생성부(111C)에서 생성된 제1 펄스를 셋 단자(S)로 수신하고, 제2 펄스 생성부(111D)에서 생성된 제2 펄스를 리셋 단자(R)로 수신하여 테스트 활성화 신호(WFBI_X1)를 출력한다.
도 5는 도 3의 칩 인에이블 신호 생성부를 나타내는 회로도이다.
도 5를 참조하면, 칩 인에이블 신호 생성부(112)는 인버터(IV) 및 앤드 게이트(AND)를 포함한다.
인버터(IV)는 테스트 활성화 신호(WFBI_X1)를 반전시켜 출력한다. 앤드 게이트(AND)는 인버터(IV)의 출력 신호 및 칩 인에인블 패드(PAD)에서 입력되는 신호에 따라 응답하여 액티브 로우(active low) 신호인 칩 인에이블 신호(CE)를 생성한다.
도 6은 테스트 모드 활성화 신호 생성부 및 칩 인에이블 신호 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 4 내지 도 6을 참조하면, 도 1의 테스트 장치(200)로부터 테스트 인에이블 신호(Test_EN)가 입력되면, 테스트 모드 활성화 신호 생성부(111)는 테스트 인에이블 신호(Test_EN)가 도 6과 같이 한번 토글한 후 다음에 하이 레벨로 입력될 때 테스트 활성화 신호(WFBI_X1)를 하이 레벨로 활성화시켜 출력한다. 이는 본딩 패드에 전원이 연결될 경우 원치 않게 테스트 모드로 동작하는 것을 방지하기 위함이다. 칩 인에이블 신호 생성부(112)는 하이 레벨의 테스트 활성화 신호(WFBI_X1)에 응답하여 로우 레벨의 칩 인에이블 신호(CE)를 생성한다. 이때 앤드 게이트(AND)는 칩 인에인블 패드(PAD)에서 입력되는 신호와 무관하게 로우 레벨의 칩 인에이블 신호(CE)를 생성하여 출력한다.
도 7은 도 3의 X1 클럭 생성부의 회로도이다.
도 7을 참조하면, X1 클럭 생성부(113)은 순차 클럭 생성부(113A) 및 테스트 클럭 생성부(113B)를 포함한다.
순차 클럭 생성부(113A)는 다수의 플립플롭부(113_1 내지 113_9)을 포함한다. 본 발명의 실시 예에서는 8개의 클럭을 생성하기 위하여 9개의 플립플롭부(113_1 내지 113_9)로 순차 클럭 생성부(113A)를 구성한다.
다수의 플립플롭부(113_1 내지 113_9)는 클럭 단자를 통해 일정 간격으로 토글하는 컨트롤 클럭(control_CLK)을 입력받고, 데이터 단자를 통해 앞단의 플립플롭부의 출력 신호를 입력받아 다수의 클럭(CLK1 내지 CLK8) 중 하나를 생성한다. 첫번째 플립플롭부(113_1)는 마지막 플립플롭부(113_9)의 출력 신호를 데이터 단자를 통해 입력받는다. 따라서 순차 클럭 생성부(113A)는 순차적으로 토글하는 다수의 클럭(CLK1 내지 CLK8)을 생성한다.
테스트 클럭 생성부(113B)는 제1 지연부(113-11), 제2 지연부(113-12), 다수의 낸드 게이트(ND11 내지 ND14) 및 다수의 인버터(IV11 내지 IV14)를 포함한다.
제1 지연부(113-11)는 컨트롤 클럭(control_CLK)을 입력받아 이를 설정시간만큼 지연시킨 제1 지연 클럭을 출력한다. 제2 지연부(113-12)는 제1 지연 클럭을 입력받아 이를 설정시간만큼 지연시킨 제2 지연 클럭을 출력한다.
낸드 게이트(ND11)는 제2 지연 클럭과 다수의 클럭(CLK1 내지 CLK8) 중 제1 클럭(CLK1)에 응답하여 출력 클럭을 생성하고, 인버터(IV11)는 낸드 게이트(ND11)의 출력 클럭을 반전시켜 제1 테스트 클럭(X1CLK<1>)을 출력한다.
낸드 게이트(ND12)는 제2 지연 클럭과 다수의 클럭(CLK1 내지 CLK8) 중 제2 클럭(CLK2)에 응답하여 출력 클럭을 생성하고, 인버터(IV12)는 낸드 게이트(ND12)의 출력 클럭을 반전시켜 제2 테스트 클럭(X1CLK<2>)을 출력한다.
낸드 게이트(ND13)는 제2 지연 클럭과 다수의 클럭(CLK1 내지 CLK8) 중 제8 클럭(CLK8)에 응답하여 출력 클럭을 생성하고, 인버터(IV13)는 낸드 게이트(ND13)의 출력 클럭을 반전시켜 제8 테스트 클럭(X1CLK<8>)을 출력한다.
따라서 테스트 클럭 생성부(113B)는 순차적으로 토글하는 다수의 테스트 클럭(X1CLK<8:1>)을 출력한다.
낸드 게이트(ND14)는 제1 지연 클럭과 제1 클럭(CLK1)에 응답하여 출력 클럭을 생성하고, 인버터(IV14)는 낸드 게이트(ND14)의 출력 클럭을 반전시켜 패스트 테스트 클럭(X1CLK_fast)을 출력한다. 따라서, 패스트 테스트 클럭(X1CLK_fast)은 다수의 테스트 클럭(X1CLK<8:1>)보다 먼저 토글한다.
도 8은 X1 클럭 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 8을 참조하면, X1 클럭 생성부는 일정한 주기로 토글하는 컨트롤 클럭(control_CLK)에 따라 순차적으로 토글하는 다수의 클럭(CLK1 내지 CLK8)을 생성한다. 컨트롤 클럭(control_CLK)은 입출력 패드를 통해 입력되는 데이터의 수와 동일한 수의 클럭이 하나의 사이클로 입력되는 것이 바람직하며, 본 발명의 실시 예에서는 8개의 클럭이 하나의 사이클로 입력되는 것을 도시한다.
또한 X1 클럭 생성부는 컨트롤 클럭(control_CLK)과 다수의 클럭(CLK1 내지 CLK8)에 따라 순차적으로 토글하는 다수의 테스트 클럭(X1CLK<8:1>)을 생성한다.
도 9는 도 3의 컨트롤 클럭 분리부의 회로도이다.
도 9를 참조하면, 컨트롤 클럭 분리부(114)는 인버터(IV21) 및 D 플립플롭(D F/F)을 포함한다.
D 플립플롭(D F/F)은 패스트 테스트 클럭(X1CLK_fast)을 클럭 단자로 입력 받아 분리 신호(CTLH_DATL)를 출력하고, 인버터(IV21)는 분리 신호(CTLH_DATL)를 반전시켜 D 플립플롭(D F/F)의 데이터 단자로 출력한다.
도 10은 컨트롤 클럭 분리부의 동작을 설명하기 위한 신호들의 파형도이다.
도 9 및 도 10을 참조하면, 컨트롤 클럭 분리부(114)는 첫 번째 토글하는 패스트 테스트 클럭(X1CLK_fast)에 응답하여 제어 신호 입력 사이클을 나타내는 하이 레벨의 분리 신호(CTLH_DATL)를 출력하고, 두 번째 토글하는 패스트 테스트 클럭(X1CLK_fast)에 응답하여 데이터 입력 사이클을 나타내는 로우 레벨의 분리 신호(CTLH_DATL)를 출력한다.
따라서, 최초 8개의 컨트롤 클럭(Control_CLK)은 컨트롤부 클럭으로 정의되고, 후속 8개의 컨트롤 클럭(Control_CLK)은 데이터부 클럭으로 정의된다.
도 11은 도 3의 X1 컨트롤 클럭 생성부의 동작을 설명하기 위한 신호들의 파형도이다.
도 11을 참조하면, X1 컨트롤 클럭 생성부는 하이 레벨의 분리 신호(CTLH_DATL)에 응답하여 X1 클럭 생성부에서 출력되는 다수의 테스트 클럭(X1CLK<8:1>) 중 일부 테스트 클럭(X1CLK<8:5>) 중 하나를 이용하여 다수의 테스트 제어 신호들(X1CLK_ALE/CLE/RE/WE) 중 하나를 출력한다. 예를 들어 테스트 클럭(X1CLK<5>)이 토글될 경우 테스트 제어 신호(X1CLK_ALE)를 토글시키고, 테스트 클럭(X1CLK<6>)이 토글될 경우 테스트 제어 신호(X1CLK_CLE)를 토글시키고, 테스트 클럭(X1CLK<7>)이 토글될 경우 테스트 제어 신호(X1CLK_RE)를 토글시키고, 테스트 클럭(X1CLK<8>)이 토글될 경우 테스트 제어 신호(X1CLK_WE)를 토글시켜 출력한다.
다수의 테스트 클럭(X1CLK<8:1>) 중 일부 테스트 클럭(X1CLK<8:5>)을 제외한 나머지 테스트 클럭(X1CLK<4:1>)은 테스트 모드 동작의 코드로 활용 가능하다. 예를 들어 4개의 테스트 클럭(X1CLK<4:1>)에 대응하는 비트가 설정한 비트와 동일할 경우 테스트 모드로 동작하고 상이할 경우 후에 테스트 모드로 동작하지 않도록 활용 가능하다.
도 12는 도 3의 내부 제어 신호 생성부의 회로도이다.
도 12를 참조하면, 내부 제어 신호 생성부(116)는 다수의 내부 제어 신호 생성 유닛(116A 내지 116D)을 포함한다.
제1 내부 제어 신호 생성 유닛(116A)은 앤드 게이트(AND1) 및 래치(SR1)를 포함한다. 앤드 게이트(AND1)는 테스트 제어 신호(X1CLK_CLE) 및 데이터 입력 신호(DIN)에 응답하여 출력 신호를 생성하고, 래치(SR1)는 앤드 게이트(AND1)의 출력 신호에 응답하여 하이 레벨의 내부 제어 신호(INT_CLE)를 출력한다. 또한 래치(SR1)는 초기화 신호(reset_CLE)에 응답하여 출력되는 내부 제어 신호(INT_CLE)를 로우 레벨로 초기화시킨다.
제2 내부 제어 신호 생성 유닛(116B)은 앤드 게이트(AND2) 및 래치(SR2)를 포함한다. 앤드 게이트(AND2)는 테스트 제어 신호(X1CLK_ALE) 및 데이터 입력 신호(DIN)에 응답하여 출력 신호를 생성하고, 래치(SR2)는 앤드 게이트(AND2)의 출력 신호에 응답하여 하이 레벨의 내부 제어 신호(INT_ALE)를 출력한다. 또한 래치(SR2)는 초기화 신호(reset_ALE)에 응답하여 출력되는 내부 제어 신호(INT_CLE)를 로우 레벨로 초기화시킨다.
제3 내부 제어 신호 생성 유닛(116C)은 앤드 게이트(AND3) 및 래치(SR3)를 포함한다. 앤드 게이트(AND3)는 테스트 제어 신호(X1CLK_WE) 및 데이터 입력 신호(DIN)에 응답하여 출력 신호를 생성하고, 래치(SR3)는 앤드 게이트(AND3)의 출력 신호에 응답하여 로우 레벨의 내부 제어 신호(INT_WE)를 출력한다. 또한 래치(SR3)는 초기화 신호(reset_WE)에 응답하여 출력되는 내부 제어 신호(INT_WE)를 하이 레벨로 초기화시킨다.
제4 내부 제어 신호 생성 유닛(116D)은 앤드 게이트(AND4) 및 래치(SR4)를 포함한다. 앤드 게이트(AND4)는 테스트 제어 신호(X1CLK_RE) 및 데이터 입력 신호(DIN)에 응답하여 출력 신호를 생성하고, 래치(SR4)는 앤드 게이트(AND4)의 출력 신호에 응답하여 로우 레벨의 내부 제어 신호(INT_RE)를 출력한다. 또한 래치(SR4)는 초기화 신호(reset_RE)에 응답하여 출력되는 내부 제어 신호(INT_RE)를 하이 레벨로 초기화시킨다.
도 13은 도 3의 신호 선택부의 회로도이다.
도 13을 참조하면, 신호 선택부(117)은 멀티 플렉서(117A)로 구성될 수 있다. 멀티 플렉서(117A)는 테스트 활성화 신호(WFBI_X1)에 응답하여 제어 신호 입력 패드들(ALE/CLE/RE/EW PAD)에서 입력되는 제어 신호들 및 내부 제어 신호들(INT_ALE/CLE/RE/WE) 중 하나를 제어 신호(ALE/CLE/RE/WE)로 선택하여 도 1의 제어 로직(120)으로 출력한다. 예를 들어 테스트 동작 모드에서 활성화되는 테스트 활성화 신호(WFBI_X1)에 응답하여 내부 제어 신호들(INT_ALE/CLE/RE/WE)를 제어 신호(ALE/CLE/RE/WE)로 선택하여 출력하고, 테스트 동작 모드를 제외한 나머지 동작 모드에서는 제어 신호 입력 패드들(ALE/CLE/RE/EW PAD)를 통해 입력되는 제어 신호들을 선택하여 제어 로직(120)으로 출력한다.
도 14는 컨트롤 패드와 입출력 패드를 통해 입력되는 신호들을 설명하기 위한 파형도이다.
도 14를 참조하면, 컨트롤 패드(Control PAD)를 통해 입력되는 컨트롤 클럭들은 하나의 테스트 사이클(IN Cycle)에서 제어 신호 입력 사이클(CTRL Cycle)과 데이터 입력 사이틀(DATA Cycle)로 구분된다. 또한 제어 신호 입력 사이클(CTRL Cycle) 동안 입력되는 설정수(예를 들어 8개)의 컨트롤 클럭들 중 처음 4개(1-4)의 클럭들은 테스트 코드(X1 code)로 활용되며, 나머지 컨트롤 클럭들은 각각 ALE 인에이블 신호(ALE EN), CLE 인에이블 신호(CLE EN), RE 인에이블 신호(RE EN), WE 인에이블 신호(WE EN)로 활용될 수 있다. 이는 나머지 컨트롤 클럭들이 인가되는 구간에서 입출력 패드(IO PAD)를 통해 입력되는 데이터 입력 신호의 토글 타이밍에 따라 선택되어 진다. 또한 데이터 입력 사이틀(DATA Cycle) 구간에서 입력되는 컨트롤 클럭들은 내부 입력 데이터에 각각 대응되며, 입출력 패드(IO PAD)를 통해 입력되는 데이터 입력 신호의 토글 타이밍에 따라 내부 입력 데이터의 데이터 값을 1 또는 0으로 설정하여 출력할 수 있다.
도 15는 본 발명에 따른 테스트 동작을 설명하기 위한 신호들의 파형도이다.
도 15를 참조하면, 테스트 모드에서 쓰기 명령어(90h)가 입력되는 경우, 입출력 패드(IO PAD)를 통해 데이터 입력 신호(DIN)이 입력되며, 이때 제어 신호 입력 사이클 구간에서 6번째(6st) 및 8번째(8st) 컨트롤 클럭(Control_CLK)의 토글 타이밍에 맞추어 데이터 입력 신호(DIN)가 입력된다. 이로 인하여 테스트 클럭(X1CLK<6>) 및 테스트 클럭(X1CLK<8>)이 토글하게 되고, 내부 제어 신호(INT_CLE) 및 내부 제어 신호(INT_WE)가 활성화되어 반도체 메모리 장치는 쓰기 동작을 수행한다.
또한 입출력 패드(IO PAD)를 통해 데이터 입력 신호(DIN)는 데이터 입력 사이클 구간에서 명령어 90h에 대응하는 첫 번째(1st) 및 4번째(4st) 컨트롤 클럭(Control_CLK)의 토글 타이밍에 맞추어 데이터 입력 신호(DIN)가 입력되어 내부 입력 데이터(INT_DQ[7], 및 INT_DQ[4])의 데이터 값을 1로 설정하여 반도체 메모리 장치는 쓰기 동작을 수행한다.
상술한 바와 같이 본원 발명에 따르면, 테스트 인에이블 신호(Test_EN)가 입력되는 본딩 패드, 컨트롤 클럭이 입력되는 컨트롤 패드, 및 데이터 입력 신호가 입력되는 입출력 패드만을 이용하여 반도체 장치의 테스트 동작을 수행함으로써, 테스트 동작시 사용되는 패드 수를 최소화하여 다수의 반도체 장치를 동시에 테스트할 수 있어 테스트 동작의 시간 및 테스트 비용을 절감시킬 수 있다.
도 16은 도 2의 반도체 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 16을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 2을 참조하여 설명된 반도체 장치와 동일하게 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 17에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 18를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110 : 테스트 모드 회로
111 : 테스트 모드 활성화 신호 생성부
112 : 칩 인에이블 신호 생성부
113 : X1 클럭 생성부
114 : 컨트롤 클럭 분리부
115 : X1 컨트롤 클럭 생성부
116 : 내부 제어 신호 생성부
117 : 신호 선택부
120 : 제어 로직
130 : 메모리부

Claims (25)

  1. 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부;
    상기 테스트 모드 활성화 신호 및 컨트롤 클럭에 응답하여 다수의 테스트 클럭을 생성하기 위한 테스트 클럭 생성부;
    상기 다수의 테스트 클럭을 제어 신호 입력 구간 및 데이터 입력 구간으로 분리하고, 상기 제어 신호 입력 구간에 입력되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성부; 및
    상기 테스트 제어 신호들에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함하는 반도체 장치의 테스트 모드 회로.
  2. 제 1 항에 있어서,
    상기 내부 제어 신호 생성부는 데이터 입력 신호에 따라 상기 다수의 제어 신호들 중 하나를 생성하는 반도체 장치의 테스트 모드 회로.
  3. 제 2 항에 있어서,
    상기 테스트 신호는 본딩 패드를 통해 입력되고, 상기 컨트롤 클럭은 컨트롤 패드를 통해 입력되고, 상기 데이터 입력 신호는 입출력 패드를 통해 입력되는 반도체 장치의 테스트 모드 회로.
  4. 제 1 항에 있어서,
    상기 테스트 클럭 생성부는 상기 컨트롤 클럭에 응답하여 상기 다수의 테스트 클럭 및 상기 다수의 테스트 클럭 보다 먼저 토글되는 패스트 테스트 클럭을 생성하는 반도체 장치의 테스트 모드 회로.
  5. 제 1 항에 있어서,
    상기 테스트 클럭 생성부는 순차적으로 토글되는 N(N은 자연수)개의 클럭을 생성하기 위한 순차 클럭 생성부; 및
    상기 N개의 클럭을 상기 컨트롤 클럭에 각각 동기시켜 상기 다수의 테스트 클럭 및 상기 패스트 테스트 클럭을 생성하기 위한 테스트 클럭 생성부를 포함하는 반도체 장치의 테스트 모드 회로.
  6. 제 5 항에 있어서,
    상기 순차 클럭 생성부는 직렬 연결된 N+1개의 플립 플롭부를 포함하며,
    상기 각각의 플립 플롭부는 앞단의 플립 플롭부의 출력 신호와 상기 컨트롤 클럭에 응답하여 상기 N개의 클럭 중 하나의 클럭을 생성하는 반도체 장치의 테스트 모드 회로.
  7. 제 4 항에 있어서,
    상기 패스트 테스트 클럭에 응답하여 상기 제어 신호 입력 구간 및 상기 데이터 입력 구간을 나타내는 분리 신호를 출력하는 컨트롤 클럭 분리부를 더 포함하는 반도체 장치의 테스트 모드 회로.
  8. 제 7 항에 있어서,
    상기 테스트 제어 신호 생성부는 상기 분리 신호에 응답하여 상기 제어 신호 입력 구간 및 상기 데이터 입력 구간을 판단하고,
    상기 제어 신호 입력 사이클 구간으로 판단될 경우 상기 다수의 테스트 클럭 중 일부 테스트 클럭에 응답하여 상기 다수의 테스트 제어 신호들 중 하나를 생성하여 출력하는 반도체 장치의 테스트 모드 회로.
  9. 제 8 항에 있어서,
    상기 다수의 테스트 클럭 중 상기 일부 테스트 클럭을 제외한 나머지 테스트 클럭은 테스트 모드 진입을 위한 코드로 활용되는 반도체 장치의 테스트 모드 회로.
  10. 제 1 항에 있어서,
    상기 내부 제어 신호 생성부는 다수의 내부 제어 신호 생성 유닛을 포함하며,
    상기 다수의 내부 제어 신호 생성 유닛은 테스트 제어 신호 중 하나와 데이터 입력 신호에 응답하여 상기 다수의 내부 제어 신호 중 하나를 생성하여 출력하는 반도체 장치의 테스트 모드 회로.
  11. 제 10 항에 있어서,
    상기 다수의 내부 제어 신호 생성 유닛 각각은 상기 테스트 제어 신호 중 하나와 상기 데이터 입력 신호에 응답하여 출력 신호를 생성하기 위한 논리 게이트; 및
    상기 논리 소자의 출력 신호에 따라 상기 다수의 내부 제어 신호 중 하나를 생성하여 출력하기 위한 SR 래치를 포함하는 반도체 장치의 테스트 모드 회로.
  12. 제 1 항에 있어서,
    상기 테스트 모드 활성화 신호에 응답하여 상기 제어 신호들을 내부 회로로 출력하기 위한 신호 선택부를 더 포함하는 반도체 장치의 테스트 모드 회로.
  13. 제 1 항에 있어서,
    상기 내부 제어 신호 생성부는 상기 데이터 입력 구간 시 입력되는 상기 데이터 입력 신호에 응답하여 내부 입력 데이터를 생성하여 출력하는 반도체 장치의 테스트 모드 회로.
  14. 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부;
    상기 테스트 모드 활성화 신호 및 컨트롤 클럭에 응답하여 제어 신호 입력 구간 및 데이터 입력 구간에 입력되는 다수의 테스트 클럭을 생성하고, 상기 다수의 테스트 클럭 중 상기 제어 신호 입력 구간에 생성되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성 회로; 및
    상기 테스트 제어 신호들 및 데이터 입력 신호에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함하는 반도체 장치의 테스트 모드 회로.
  15. 제 14 항에 있어서,
    상기 테스트 제어 신호 생성 회로는 상기 테스트 모드 활성화 신호 및 상기 컨트롤 클럭에 응답하여 다수의 테스트 클럭 및 패스트 테스트 클럭을 생성하기 위한 테스트 클럭 생성부;
    상기 패스트 테스트 클럭에 응답하여 상기 제어 신호 입력 구간 및 상기 데이터 입력 구간을 나타내는 분리 신호를 출력하는 컨트롤 클럭 분리부; 및
    상기 제어 신호 입력 구간에 입력되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성부를 포함하는 반도체 장치의 테스트 모드 회로.
  16. 제 14 항에 있어서,
    상기 내부 제어 신호 생성부는 상기 데이터 입력 구간 시 입력되는 상기 데이터 입력 신호에 응답하여 내부 입력 데이터를 생성하여 출력하는 반도체 장치의 테스트 모드 회로.
  17. 제 14 항에 있어서,
    상기 테스트 신호는 본딩 패드를 통해 입력되고, 상기 컨트롤 클럭은 컨트롤 패드를 통해 입력되고, 상기 데이터 입력 신호는 입출력 패드를 통해 입력되는 반도체 장치의 테스트 모드 회로.
  18. 제 14 항에 있어서,
    상기 테스트 모드 활성화 신호에 응답하여 상기 제어 신호들을 내부 회로로 출력하기 위한 신호 선택부를 더 포함하는 반도체 장치의 테스트 모드 회로.
  19. 제 14 항에 있어서,
    상기 다수의 내부 제어 신호 생성 유닛 각각은 상기 테스트 제어 신호 중 하나와 상기 데이터 입력 신호에 응답하여 출력 신호를 생성하기 위한 논리 게이트; 및
    상기 논리 소자의 출력 신호에 따라 상기 다수의 내부 제어 신호 중 하나를 생성하여 출력하기 위한 SR 래치를 포함하는 반도체 장치의 테스트 모드 회로.
  20. 제 14 항에 있어서,
    상기 테스트 모드 활성화 신호에 응답하여 칩 인에이블 신호를 생성하기 위한 칩 인에이블 신호 생성부를 더 포함하는 반도체 장치의 테스트 모드 회로.
  21. 메모리부;
    본딩 패드, 컨트롤 패드, 및 입출력 패드를 통해 각각 테스트 신호, 컨트롤 클럭, 및 데이터 입력 신호를 입력받아 테스트 동작을 수행하기 위한 제어 신호들 및 입력 데이터들을 생성하기 위한 테스트 모드 회로; 및
    상기 제어 신호들 및 입력 데이터들에 따라 상기 메모리부의 제반 동작을 수행하고 그 결과를 테스트 장치로 출력하기 위한 제어 로직을 포함하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 테스트 모드 회로는 상기 테스트 신호에 응답하여 테스트 모드 활성화 신호를 생성하기 위한 테스트 모드 활성화 신호 생성부;
    상기 테스트 모드 활성화 신호 및 상기 컨트롤 클럭에 응답하여 다수의 테스트 클럭을 생성하기 위한 테스트 클럭 생성부;
    상기 다수의 테스트 클럭을 제어 신호 입력 구간 및 데이터 입력 구간으로 분리하고, 상기 제어 신호 입력 구간에 입력되는 상기 다수의 테스트 클럭을 이용하여 테스트 제어 신호들을 생성하는 테스트 제어 신호 생성부; 및
    상기 테스트 제어 신호들에 응답하여 테스트 동작을 수행하기 위한 제어 신호들을 생성하는 내부 제어 신호 생성부를 포함하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 내부 제어 신호 생성부는 상기 데이터 입력 신호에 따라 상기 다수의 제어 신호들 중 하나를 생성하는 반도체 장치.
  24. 제 22 항에 있어서,
    상기 테스트 클럭 생성부는 상기 컨트롤 클럭에 응답하여 상기 다수의 테스트 클럭 및 상기 다수의 테스트 클럭 보다 먼저 토글되는 패스트 테스트 클럭을 생성하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 테스트 모드 회로는 상기 패스트 테스트 클럭에 응답하여 상기 제어 신호 입력 구간 및 상기 데이터 입력 구간을 나타내는 분리 신호를 출력하는 컨트롤 클럭 분리부를 더 포함하는 반도체 장치.
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