KR20120068620A

KR20120068620A - 반도체 메모리 장치 및 그 테스트 방법

Info

Publication number: KR20120068620A
Application number: KR1020100130316A
Authority: KR
Inventors: 류상준
Original assignee: 삼성전자주식회사
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2012-06-27
Also published as: US20120155192A1; CN102543161A

Abstract

반도체 메모리 장치 및 그의 테스트 방법이 개시된다. 본 발명의 반도체 메모리 장치는 각각이 1비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 출력 데이터를 출력하기 위한 출력 단자; 및 상기 출력 단자에 접속되며, 클럭 신호의 싸이클을 둘 이상의 구간들로 분할하고 분할된 구간들 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 상기 특정 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 회로를 포함한다.

Description

반도체 메모리 장치 및 그 테스트 방법{Semiconductor memory device and Method for testing the same}

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 및 이를 포함하는 메모리 시스템에 관한 것이다.

최근 들어, 고객의 고용량에 대한 요구에 대응하기 위해 디램(DRAM)이나 플래시 메모리(Flash Memory) 제품을 적게는 2단, 많게는 4~8단까지 적층하여 1개의 패키지(Package)로 조립한 제품의 비중이 급격히 높아지고 있는 상황이다. 동일한 메모리를 2~4단 적층되었을 경우 테스트 환경에서 적층된 메모리를 각각 개별 테스트를 진행함에 따라 테스트 시간이 1단 패키지 대비 2~4배로 증가한다.

따라서, 테스트 시간 및 비용을 줄이기 위하여 복수의 칩들로 구성된 반도체 장치의 테스트를 효율적으로 수행할 있는 방안이 요구된다.

따라서, 본 발명이 이루고자 하는 기술적인 과제는 복수의 칩들로 구성된 반도체 장치의 테스트 시간을 줄일 수 있는 반도체 메모리 장치 및 그의 테스트 방법을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적인 과제는 데이터의 출력시 클럭 신호의 일부 구간에서만 데이터를 출력할 수 있는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 각각이 1비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 출력 데이터를 출력하기 위한 출력 단자; 및 상기 출력 단자에 접속되며, 클럭 신호의 싸이클을 둘 이상의 구간들로 분할하고 분할된 구간들 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 상기 특정 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 회로를 포함하는 반도체 메모리 장치가 제공된다.

상기 데이터 출력 회로는, 상기 클럭 신호 및 마스킹 신호에 응답하여, 상기 클럭 신호의 상기 특정 구간만 인에이블되고 상기 나머지 구간은 디스에이블되는 마스킹 제어 신호를 발생하는 데이터 마스킹 제어 회로; 및 상기 클럭 신호 및 상기 마스킹 제어 신호에 응답하여 상기 출력 데이터를 출력 단자로 출력하거나 또는 상기 출력 단자를 하이 임피던스(Hi-Z) 상태로 만드는 데이터 출력 버퍼를 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따르면, 복수(둘 이상)의 반도체 칩들; 및 상기 복수의 반도체 칩들로부터 출력되는 신호를 외부로 출력하기 위한 외부 단자를 구비하고, 상기 복수의 반도체 칩들 각각은 출력 데이터를 출력하는 출력 단자; 및 상기 출력 단자에 접속되며, 제1 클럭 신호의 싸이클을 복수의 구간들로 분할하고, 분할된 구간들 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 제1 클럭 신호의 각 싸이클 중 상기 특정 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 회로를 포함하는 반도체 메모리 장치가 제공된다.

상기 복수의 반도체 칩들 각각의 출력 단자는 상기 외부 단자에 함께 접속되거나 독립된(즉, 개별 분리된) 외부 단자에 접속될 수 있다.

복수의 반도체 칩들 각각은 테스트 모드 설정을 위한 MRS 회로를 더 구비할 수 있다.

상기 데이터 출력 회로는, 테스트 모드에서는 마스킹 제어 신호에 응답하여, 상기 제1 클럭 신호의 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 제1 클럭 신호의 상기 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만들고, 비테스트 모드에서는 상기 제1 클럭 신호의 싸이클의 전 구간 동안 상기 출력 데이터를 상기 출력 단자로 출력할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 실시예에 따르면, 복수(둘 이상)의 메모리 칩들; 및 상기 복수의 메모리 칩들에 공통으로 접속되는 외부 단자를 구비하는 반도체 메모리 장치를 구비하는 반도체 메모리 장치의 테스트 방법에 있어서, 클럭 신호의 싸이클을 복수의 구간들로 분할하는 단계; 및 상기 복수의 메모리 칩들 각각은 상기 클럭 신호의 분할된 구간들 중 해당 구간 동안만 자신을 출력 데이터를 자신의 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 상기 해당 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 단계를 포함하는 반도체 메모리 장치의 테스트 방법이 제공된다.

본 발명의 일 실시예에 따르면, 클럭 신호의 각 싸이클을 복수의 구간(예컨대, 하이 구간과 로우 구간)으로 나누어, 특정 구간에서만 출력 데이터가 출력되도록 하고 나머지 구간에서는 출력 단자가 하이-임피던스가 되도록 한다. 이에 따라, 동시 테스트 가능한 메모리 칩의 개수를 늘릴 수 있다. 따라서, 복수의 칩들로 구성된 반도체 장치의 테스트 시간을 줄일 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 구성 블록도이다.
도 2a는 도 1에 도시된 반도체 메모리 장치의 출력 단자의 연결을 나타내는 도면이다.
도 2b는 멀티 칩 패키지 구조를 나타낸다.
도 3은 도 1에 도시된 데이터 출력 회로의 일 실시예를 나타내는 구성도이다.
도 4는 도 3에 도시된 데이터 출력 회로의 동작을 나타내는 타이밍도이다.
도 5는 도 1에 도시된 데이터 출력 회로의 다른 실시예를 나타내는 구성도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 구성도이다.
도 7a는 도 6에 도시된 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 7b는 본 발명의 비교예에 따른 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 8은 도 1에 도시된 데이터 출력 회로의 다른 실시예를 나타내는 구성도이다.
도 9는 도 8에 도시된 데이터 출력회로의 동작을 나타내는 타이밍도이다.
도 10 및 도 11은 4개의 메모리 칩을 포함하는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 표와 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 개략적인 구성 블록도이다. 도 2a는 도 1에 도시된 반도체 메모리 장치(100)의 출력 단자의 연결을 나타내는 도면이다. 도 2b는 멀티 칩 패키지 구조를 나타낸다.

도 1 내지 도 2를 참조하면, 반도체 메모리 장치(100)는 복수의(2 이상의) 메모리 칩들을 포함할 수 있고, 복수의 메모리 칩들은 도 2b에 도시된 바와 같이, 적층 구조로 패키징될 수 있다. 즉, 반도체 메모리 장치(100)는 적층 구조를 가지는 MCP(multi-chip package) 메모리 장치일 수 있다.

도 1을 참조하면, 반도체 메모리 장치(100)는 제1 및 제2 메모리 칩(101, 102)을 구비한다. 각 메모리 칩(101, 102)은 메모리 어레이(110a, 110b), 데이터 입출력부(120a, 120b) 및 제어부(130a, 130b)를 포함한다.

메모리 어레이(110a, 110b)는 각각이 1비트 이상의 데이터를 저장할 수 있는 다수의 메모리셀들을 포함할 수 있다.

제어부(130a, 130b)는 외부로 입력되는 제어 신호(/RAS, /CAS, /WE), 클럭 신호(CLK) 및 어드레스 신호(ADD)에 응답하여, 외부로부터 입력된 데이터를 수신하여 메모리 셀 어레이(110a, 110b)에 기입되도록 제어하거나, 메모리 셀 어레이(110a, 110b)로부터 데이터를 출력하여 외부로 출력되도록 제어한다.

제어부(130a, 130b)는 외부로부터 인가되는 외부로 입력되는 제어 신호(/RAS, /CAS, /WE), 클럭 신호(CLK) 및 어드레스 신호(ADD)를 수신하고, 이 신호들을 디코딩하여 내부적인 명령 신호를 발생하는 커맨드 디코더(미도시) 및 반도체 메모리 장치(100)의 동작 모드를 지정하기 위한 제어 신호 및/또는 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정하는 MRS 회로(미도시)를 포함할 수 있다.

반도체 메모리 장치(100)의 동작 모드는 크게 테스트 모드(test mode)와 비 테스트 모드(non-test mode)로 나뉠 수 있다. MRS 회로는, 제어 신호 및/또는 어드레스 신호에 응답하여 테스트 모드로 설정될 수 있다.

데이터 입출력 회로(120a, 120b)는 데이터 입출력 단자(DQA, DQB)에 접속되는 데이터 입력 회로와 데이터 출력 회로를 포함한다. 데이터 입력 회로는 제어부(130a, 130b)의 제어에 따라, 데이터의 기입 동작시 데이터 입출력 단자(DQA, DQB)로부터 입력되는 데이터를 수신하여 메모리 어레이(110a, 110b)로 기입한다. 데이터 출력 회로는 제어부(130a, 130b)의 제어에 따라, 데이터의 독출 동작시, 메모리 어레이(130a, 130b)로부터 독출된 데이터를 데이터 입출력 단자(DQA, DQB)를 통해 외부로 출력한다.

복수의 메모리 칩들(101, 102, 103, 104)은 칩 선택 신호(/CS_A, /CS_B)와 같이 메모리 칩을 개별 동작할 수 있도록 하는 신호는 메모리 칩 별로 분리되어 인가 받을 수 있으며, 그 외의 신호는 제품에 따라서 공유 또는 분리되어 인가받을 수 있다. 즉, 복수의 메모리 칩들(101, 102, 103, 104)은 칩 선택 신호(/CS)와 클럭 인에이블 신호(미도시)를 각각 별도로 인가 받을 수 있어 개별 동작이 가능하다.

그리고, 클럭 신호(CLK), 제어 신호(/RAS, /CAS, /WE) 및 어드레스 신호(ADD)는 복수의 메모리 칩들(101, 102, 103, 104)로 공통적으로 인가될 수 있다.

도 2a에 도시된 바와 같이, 제1 및 제2 메모리 칩(101, 102)의 데이터 출력 단자 역시 상응하는 외부 단자에 함께 접속될 수 있다. 즉, 제1 및 제2 메모리 칩(101, 102)의 DQA 및 DQB 단자는 공통으로 DQ 단자에 접속되고, 제1 및 제2 메모리 칩(101, 102)의 나머지 데이터 출력 단자들 역시 상응하는 단자들끼리 공통으로 외부 단자에 접속될 수 있다.

이 경우, 반도체 메모리 장치(100)는 입력 데이터를 입력하거나, 출력 데이터들을 출력하는데 있어서, 2개 이상의 메모리 칩에서 동시에 같은 신호를 입/출력할 수 없다. 예를 들어, 제1 메모리 칩(101)에서 DQA 단자를 통하여 데이터를 출력하고 있다면, 제2 메모리 칩(102)은 DQB 단자를 통하여 데이터를 출력할 수 없다.

그러나, 본 발명의 실시예가 도 1 내지 도 2b에 도시된 예에 한정되는 것은 아니다. 본 발명의 다른 실시예에서는, 제1 및 제2 메모리 칩(101, 102)의 데이터 입출력 단자 각각이 별도의 외부 단자에 분리되어 접속될 수 있다. 이 경우, 반도체 메모리 장치(100)의 비테스트 모드에서는 제1 및 제2 메모리 칩(101, 102) 각각이 독립적으로 입력 데이터를 입력하거나 출력 데이터들을 출력할 수 있고, 반도체 메모리 장치(100)의 테스트 모드에서는 제1 및 제2 메모리 칩(101, 102)의 데이터 입출력 단자가 테스트 장치의 단자에 공통적으로 접속될 수 있다.

도 3은 도 1에 도시된 데이터 출력 회로(220)의 일 실시예를 나타내는 구성도이다. 도 4는 도 3에 도시된 데이터 출력 회로(200)의 동작을 나타내는 타이밍도이다. 설명의 편의를 위하여 각 소자(인버터, 논리곱, 논리합 등)의 지연은 고려하지 않는다.

도 3 및 도 4를 참조하면, 데이터 출력 회로(200)는 데이터 출력 버퍼(210) 및 데이터 마스킹 제어 회로(220)를 포함한다.

데이터 출력 버퍼(210)는 제1 클럭 신호(CLK1) 및 마스킹 제어 신호(MCS)에 응답하여 독출 데이터(Dout)를 출력한다. 마스킹 제어 회로(220)는 제1 및 제2 논리곱 소자(221, 222), 논리합 소자(223), 및 인버터(224)를 포함한다. 제1 논리곱 소자(221)는 제1 클럭 신호(CLK1)와 제1 마스킹 신호(CLK1_H_Z)를 논리곱하여 출력한다. 제2 논리곱 소자(222)는 제1 클럭 신호(CLK1)의 반전 신호와 제2 마스킹 신호(CLK1_L_Z)를 논리곱하여 출력한다.

제1 클럭 신호(CLK1)는 반도체 메모리 장치(100)의 외부에서 들어오는 클럭 신호(CLK) 또는 클럭바 신호(/CLK)일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 클럭 신호(CLK1)는 외부에서 인가되는 클럭 신호(CLK) 또는 클럭바 신호(/CLK)로부터 내부적으로 생성된 신호일 수 있다. 또는, 제1 클럭 신호(CLK1)는 테스트 모드에서 사용되지 않는 다른 신호(예컨대, 데이터 스트로브 신호(DQS) 신호)이거나, 외부에서 별도로 인가되는 신호 또는 내부적으로 생성된 신호일 수 있다.

예컨대, 제1 마스킹 신호(CLK1_H_Z)는 하이 구간과 로우 구간이 교대로 반복되는 제1 클럭 신호(CLK1)의 클럭 싸이클 중 하이 구간을 마스킹하기 위한 신호이고, 제2 마스킹 신호(CLK1_L_Z)는 제1 클럭 신호(CLK1)의 클럭 싸이클 중 로우 구간을 마스킹하기 위한 신호일 수 있다.

논리합 소자(223)는 제1 및 제2 논리곱 소자(221, 222)의 출력 신호를 논리합하여 마스킹 제어 신호(MCS)로서 출력한다.

데이터 출력 버퍼(210)는 마스킹 제어 신호(MCS)에 응답하여, 출력 데이터(Q0, Q1)를 출력 단자(230)로 출력하거나 또는 출력 단자(230)를 하이 임피던스(Hi-Z) 상태로 만든다.

예컨대, 마스킹 제어 신호(MCS)가 '1'(하이 레벨)인 경우, 데이터 출력 버퍼(210)는 출력단자(230)를 하이 임피던스 상태로 만들어, 출력 데이터(Dout)가 출력 단자로 전달되지 않도록 한다. 따라서, 마스킹 제어 신호(MCS)가 '1'(하이 레벨)인 경우, 출력 데이터(Q0, Q1)는 마스킹될 수 있다.

반면, 마스킹 제어 신호(MCS)가 '0'(로우 레벨)인 경우, 데이터 출력 버퍼(210)는 출력 데이터(Q0, Q1)를 출력 단자(230)로 출력한다. 마스킹 제어 신호(MCS)가 '0'(로우 레벨)인 경우, 출력 데이터(Q0, Q1)는 마스킹되지 않고 출력 단자(230)로 전달될 수 있다. 즉, 제1 마스킹 신호(CLK1_H_Z) 및 제2 마스킹 제어 신호(CLK1_L_Z)가 모두 '0'으로 디스에이블 된 경우에는, 마스킹 제어 신호(MCS)가 '0'(로우 레벨)이 되고, 이에 따라, 데이터 출력 버퍼(210)는 출력 데이터(Q0, Q1)를 마스킹하지 않고 출력 단자(230)로 전달하는 노말 모드로 동작한다. 따라서, 출력 데이터(Q0, Q1)는 제1 클럭 신호(CLK1)의 전 구간(하이 및 로우 구간)에 걸쳐 출력된다.

제1 마스킹 신호(CLK1_H_Z)가 '1'로 인에이블되고, 제2 마스킹 신호(CLK1_L_Z)가 '0'으로 디스에이블된 경우의 데이터 출력 회로(220)의 동작을 기술하면 다음과 같다.

제1 마스킹 신호(CLK1_H_Z)가 '1'로 인에이블되고, 제2 마스킹 신호(CLK1_L_Z)가 '0'으로 디스에이블된 경우 마스킹 제어 신호(MCS)는 제1 클럭 신호(CLK1)와 동 위상 신호일 수 있다. 마스킹 제어 신호(MCS)가 '1'인 구간에서는 출력 단자(230)는 하이 임피던스(Hi-Z) 상태가 되므로, 도 4에 도시된 바와 같이, 제1 클럭 신호(CLK1)의 각 로우 구간 동안에만 출력 데이터(Q0, Q1)가 출력 단자(230)로 출력되고, 제1 클럭 신호(CLK)의 각 하이 구간 동안에는 출력 단자(230)는 하이 임피던스(Hi-Z) 상태로 된다.

반면, 제1 마스킹 신호(CLK1_H_Z)가 '0'으로 디스에이블되고, 제2 마스킹 신호(CLK1_L_Z)가 '1'로 인에이블된 경우의 데이터 출력 회로(200)의 동작을 기술하면 다음과 같다. 제1 마스킹 신호(CLK1_H_Z)가 '0'으로 디스에이블되고, 제2 마스킹 신호(CLK1_L_Z)가 '1'로 인에이블된 경우 마스킹 제어 신호(MCS)는 제1 클럭 신호(CLK1)의 반전 신호일 수 있다. 마스킹 제어 신호(MCS)가 '1'인 구간에서는 출력 단자(230)는 하이 임피던스(Hi-Z) 상태가 되므로, 도 4에 도시된 바와 같이, 제1 클럭 신호(CLK1)의 각 하이 구간 동안에만 출력 데이터(Q0, Q1)가 출력 단자(230)로 출력되고, 제1 클럭 신호(CLK1)의 각 로우 구간 동안에는 출력 단자(230)는 하이 임피던스(Hi-Z) 상태로 된다.

따라서, 데이터 출력 회로(200)는 제1 클럭 신호(CLK1)의 각 싸이클 중 해당 구간(예컨대, 하이 구간) 동안에만 출력 데이터(Q0, Q1)를 출력 단자로 출력하고, 제1 클럭 신호(CLK1)의 각 싸이클 중 나머지 구간(예컨대, 로우 구간) 동안에는 출력 단자를 하이 임피던스(Hi-Z) 상태로 만드는 출력 데이터(Q0, Q1)가 출력되지 않도록 한다.

도 5는 도 1에 도시된 데이터 출력 회로의 다른 실시예를 나타내는 구성도이다. 이를 참조하면, 도 5에 도시된 데이터 출력 회로(200')는, 도 3에 도시된 데이터 출력 회로(200)의 구성과 유사하므로, 차이점을 위주로 기술한다.

도 5의 데이터 출력 회로(200')는 데이터 출력 버퍼(210'), 데이터 마스킹 제어 회로(220) 및 스위치(240)를 구비한다.

스위치(240)는 데이터 출력 버퍼(210')와 출력 단자(230) 사이에 위치하며, 마스킹 제어 신호(MCS)에 응답하여 개폐된다. 예컨대, 마스킹 제어 신호(MCS)가 '1'(하이 레벨)인 경우, 스위치(240)는 오픈되어 출력단자(230)는 하이 임피던스(Hi-Z) 상태가 되고, 마스킹 제어 신호(MCS)가 '0'(로우 레벨)인 경우, 스위치(240)는 데이터 출력 버퍼(200')의 출력 데이터를 출력 단자로 출력한다.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)를 나타내는 구성도이다. 도 7a는 도 6에 도시된 반도체 메모리 장치(100)의 동작을 나타내는 타이밍도이다.

도 6 및 도 7a를 참조하면, 제1 메모리 칩(101)의 제1 마스킹 신호(CLK1_H_Z)는 '1'로 설정될 수 있고, 제2 메모리 칩(102)의 제2 마스킹 신호(CLK1_L_Z)는 '1'로 설정될 수 있다.

제1 및 제2　칩 선택 신호(/CS_A, /CS_B)가 동시에 인에이블된다. 따라서, 제1 및 제2 메모리 칩(101, 102)가 한꺼번에 선택될 수 있다. 제1 및 제2 칩 선택 신호(/CS_A, /CS_B)가 인에이블될 때 독출 명령(RD)이 제1 및 제2 메모리 칩(101, 102)에 공통으로 인가될 수 있다.

제1 및 제2 메모리 칩(101, 102)는 독출 명령(RD)에 응답하여 각 메모리 어레이로부터 데이터를 독출하여, 데이터 출력 버퍼(200)를 통하여 출력 단자로 출력한다. 이 때, 제1 메모리 칩(101)의 제1 마스킹 신호(CLK1_H_Z)가 '1'로 설정되어 있으므로, 제1 메모리 칩(101)의 제1 출력 단자(DQ_A)는 제1 클럭 신호(CLK1)의 하이 구간 동안 하이-임피던스(Hi-Z)로 되고, 제1 클럭 신호(CLK1)의 로우 구간에서만 데이터(Q0_A, Q1_A)가 출력된다.

반면, 제2 메모리 칩(102)의 제2 마스킹 신호(CLK1_L_Z)가 '1'로 설정되어 있으므로, 제2 메모리 칩(102)의 제1 출력 단자(DQ_B)는 제1 클럭 신호(CLK1)의 로우 구간 동안 하이 임피던스(Hi-Z)로 되고, 제1 클럭 신호(CLK1)의 하이 구간에서만 출력 데이터(Q0_B, Q1_B)가 출력된다.

따라서, 테스트 장치(Tester)로는 제1 클럭 신호(CLK1)의 로우 구간 동안에는 제1 메모리 칩(101)의 출력 데이터(Q0_A, Q1_A)가, 제1 클럭 신호(CLK1)의 하이 구간 동안에는 제2 메모리 칩(101)의 출력 데이터(Q0_B, Q1_B)가 교번적으로 입력된다.

상술한 바와 같이, 본 발명의 실시예에 따르면, 제1 클럭 신호(CLK1)의 각 싸이클을 두 구간(예컨대, 하이 구간과 로우 구간)으로 나누어, 하이 구간에서는 제1 메모리 칩의 데이터만 출력되도록 하고 제2 메모리 칩의 출력 단자는 하이-임피던스가 되도록 하고, 로우 구간에서는 제2 메모리 칩의 데이터만 출력되도록 하고 제1 메모리 칩의 출력 단자는 하이-임피던스가 되도록 함으로써, 제1 및 제2 메모리 칩의 출력 데이터가 각 클럭 싸이클에서 교번적으로 출력되도록 한다. 따라서, 제1 및 제2 메모리 칩이 동시에 선택되어 독출 동작 또는 테스트 동작을 수행할 수 있다.

이와 같이, 본 발명의 실시예에 따르면, 제1 및 제2 메모리 장치를 동시에 테스트함으로써 테스트 시간 및 비용을 단축할 수 있다.

도 7b는 본 발명의 비교예에 따른 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 본 발명의 비교예에 따른 반도체 메모리 장치는 클럭 신호의 일부 구간에서 출력 단자를 하이 임피던스로 만드는 기능을 갖지 않는다. 따라서, 각 메모리 칩의 출력 데이터는 제1 클럭 신호(CLK1)의 전 구간에 걸쳐 출력된다.

따라서, 둘 이상의 메모리 칩을 동시에 선택하여 데이터를 독출하는 경우, 제1 및 제2 메모리 칩의 출력 데이터들끼리 충돌이 발생하므로, 각 메모리 칩를 택일적으로 선택한다.

먼저 제1 메모리 칩을 선택하기 위해 제1 칩 선택 신호(/CS_A)가 인에이블된다. 제1 칩 선택 신호(/CS_A)가 인에이블되고 독출 명령(RD)이 인가된다. 그러면, 제1 메모리 칩은 독출 명령(RD)에 응답하여 메모리 어레이로부터 데이터를 독출하여, 데이터 출력 버퍼를 통하여 출력 단자로 출력한다. 이에 따라 제1 메모리 칩의 제1 출력 단자(DQ_A)에는 제1 클럭 신호(CLK1)의 전 구간에서 데이터(Q0_A, Q1_A)가 출력된다.

제1 메모리 칩의 데이터 출력이 완료된 후, 제2 메모리 칩을 선택하기 위해 제2 칩 선택 신호(/CS_B)가 인에이블된다. 제2 칩 선택 신호(/CS_B)가 인에이블되고 독출 명령(RD)이 인가된다. 그러면, 제2 메모리 칩은 독출 명령(RD)에 응답하여 메모리 어레이로부터 데이터를 독출하여, 데이터 출력 버퍼를 통하여 출력 단자로 출력한다. 이에 따라 제2 메모리 칩의 제2 출력 단자(DQ_B)에는 제1 클럭 신호(CLK1)의 전 구간에서 데이터(Q0_B, Q1_B)가 출력된다.

도 8은 도 1에 도시된 데이터 출력 회로(300)의 다른 실시예를 나타내는 구성도이다. 도 9는 도 8에 도시된 데이터 출력회로(300)의 동작을 나타내는 타이밍도이다. 설명의 편의를 위하여 각 소자(인버터, 논리곱, 논리합 등)의 지연은 고려하지 않는다.

도 8 및 도 9를 참조하면, 데이터 출력 회로(300)는 데이터 출력 버퍼(210) 및 데이터 마스킹 제어 회로(320)를 포함한다.

데이터 출력 버퍼(210)는 제1 클럭 신호(CLK1) 및 마스킹 제어 신호(MCS)에 응답하여 독출 데이터를 출력한다. 마스킹 제어 회로(320)는 제1 내지 제4 논리곱 소자(221, 222, 321, 322), 논리합 소자들(223, 323, 325), 및 인버터들(224, 324)을 포함한다. 제1 논리곱 소자(221)는 제1 클럭 신호(CLK1)와 제1 마스킹 신호(CLK1_H_Z)를 논리곱하여 출력한다. 제2 논리곱 소자(222)는 제1 클럭 신호(CLK1)의 반전 신호와 제2 마스킹 신호(CLK1_L_Z)를 논리곱하여 출력한다. 제3 논리곱 소자(321)는 제2 클럭 신호(CLK2)와 제3 마스킹 신호(CLK2_H_Z)를 논리곱하여 출력한다. 제4 논리곱 소자(322)는 제2 클럭 신호(CLK1)의 반전 신호와 제4 마스킹 신호(CLK2_L_Z)를 논리곱하여 출력한다.

제1 클럭 신호(CLK1)는 반도체 메모리 장치의 외부에서 들어오는 클럭 신호(CLK) 또는 클럭바 신호(/CLK)일 수 있다. 또는 제1 클럭 신호(CLK1)는 외부에서 인가되는 클럭 신호(CLK) 또는 클럭바 신호(/CLK)로부터 내부에서 생성된 신호일 수 있다. 또는, 제1 클럭 신호(CLK1)는 테스트 모드에서 사용되지 않는 다른 신호(예컨대, 데이터 스트로브 신호(DQS) 신호)이거나, 외부에서 별도로 인가되는 신호 또는 내부적으로 생성된 신호일 수 있다.

제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)의 소정의 위상차(예컨대, 90도 위상차)를 갖는 신호일 수 있다.

논리합 소자(223)는 제1 및 제2 논리곱 소자(221, 222)의 출력 신호를 논리합하여 출력하고, 논리합 소자(323)는 제3 및 제4 논리곱 소자(321, 322)의 출력 신호를 논리합하여 출력하며, 논리합 소자(325)는 논리합 소자(223) 및 논리합 소자(323)의 출력 신호를 논리합하여 마스킹 제어 신호(MCS)로서 출력한다.

데이터 출력 버퍼(210)는 마스킹 제어 신호(MCS)에 응답하여, 출력 데이터를 출력 단자로 출력하거나 또는 출력 단자를 하이 임피던스 상태로 만든다.

예컨대, 마스킹 제어 신호(MCS)가 '1'(하이 레벨)인 경우, 데이터 출력 버퍼는 출력단자를 하이 임피던스 상태로 만들어, 출력 데이터가 출력 단자로 전달되지 않도록 한다. 따라서, 마스킹 제어 신호(MCS)가 '1'(하이 레벨)인 경우, 출력 데이터는 마스킹될 수 있다.

반면, 마스킹 제어 신호(MCS)가 '0'(로우 레벨)인 경우, 데이터 출력 버퍼는 출력 데이터를 출력 단자로 출력한다. 마스킹 제어 신호(MCS)가 '0'(로우 레벨)인 경우, 출력 데이터는 마스킹되지 않고 출력 단자로 전달될 수 있다.

제1 마스킹 신호(CLK1_H_Z)가 '1'로 인에이블되고, 제3 마스킹 신호(CLK2_H_Z)가 '1'로 인에이블된 경우, 도 9에 도시된 바와 같이, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 모두 로우인 구간 동안만(예컨대, 제1 클럭 신호(CLK1)의 0 내지 90도 구간에서만) 출력 데이터(Q0, Q1)가 출력 단자로 출력되고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 하나라도 하이인 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

제1 마스킹 신호(CLK1_H_Z)가 '1'로 인에이블되고, 제4 마스킹 신호(CLK2_L_Z)가 '1'로 인에이블된 경우, 도 9에 도시된 바와 같이, 제1 클럭 신호(CLK1)가 로우이고 제2 클럭 신호(CLK2)가 하이인 구간(예컨대, 제1 클럭 신호(CLK1)의 90 내지 180도 구간)에서만 출력 데이터(Q0, Q1)가 출력 단자로 출력되고, 그 외의 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

제2 마스킹 신호(CLK1_L_Z)가 '1'로 인에이블되고, 제4 마스킹 신호(CLK2_L_Z)가 '1'로 인에이블된 경우, 도 9에 도시된 바와 같이, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 모두 하이인 구간(예컨대, 제1 클럭 신호(CLK1)의 180 내지 270도 구간) 동안에만 출력 데이터(Q0, Q1)가 출력 단자로 출력되고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 하나라도 로우인 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

제2 마스킹 신호(CLK1_L_Z)가 '1'로 인에이블되고, 제3 마스킹 신호(CLK2_H_Z)가 '1'로 인에이블된 경우, 도 9에 도시된 바와 같이, 제1 클럭 신호(CLK1)가 하이이고 제2 클럭 신호(CLK2)가 로우인 구간(예컨대, 제1 클럭 신호(CLK1)의 270 내지 360도 구간) 동안에만 출력 데이터(Q0, Q1)가 출력 단자로 출력되고, 그 외의 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

따라서, 데이터 출력 회로(300)는 설정된 마스킹 신호에 따라 클럭 신호의 각 싸이클 중 특정 구간(예컨대, 4등분으로 분할된 싸이클의 일 구간) 동안에만 출력 데이터를 출력 단자로 출력하고, 클럭 신호의 각 싸이클 중 나머지 구간(예컨대, 4등분으로 분할된 싸이클의 나머지 구간) 동안에는 출력 단자를 하이 임피던스 상태로 만드는 출력 데이터가 출력되지 않도록 한다.

도 10 및 도 11은 4개의 메모리 칩을 포함하는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 표와 타이밍도이다. 도 10은 구체적으로, 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치에서 제1 내지 제4 메모리 칩의 MRS 설정을 나타낸다.

도 10을 참조하면, 제1 메모리 칩(101)에 대해서는, 제1 마스킹 신호(CLK1_H_Z)와 제3 마스킹 신호(CLK2_H_Z)가 '1'로 설정되고, 제2 메모리 칩(102)에 대해서는, 제1 마스킹 신호(CLK1_H_Z)와 제4 마스킹 신호(CLK2_L_Z)가 '1'로 설정되고, 제3 메모리 칩(103)에 대해서는, 제2 마스킹 신호(CLK1_L_Z)와 제4 마스킹 신호(CLK2_L_Z)가 '1'로 설정되고, 제4 메모리 칩(104)에 대해서는, 제2 마스킹 신호(CLK1_L_Z)와 제3 마스킹 신호(CLK2_H_Z)가 '1'로 설정될 수 있다.

도 11에 도시되지는 않지만, 제1 내지 제4　칩 선택 신호(/CS_A, /CS_B, /CS_C, /CS_D)가 한꺼번에 인에이블될 수 있다. 이에 따라, 제1 내지 제4 메모리 칩(101~104)가 한꺼번에 선택될 수 있다. 제1 내지 제4 메모리 칩(101~104)가 선택된 상태에서 독출 명령(RD)이 제1 내지 제4 메모리 칩(101~104)에 공통으로 인가될 수 있다.

제1 내지 제4 메모리 칩(101~104)은 독출 명령(RD)에 응답하여 각 메모리 어레이로부터 데이터를 독출하여, 각 데이터 출력 버퍼(200)를 통하여 출력 단자로 출력한다.

제1 메모리 칩(101)은 제1 마스킹 신호(CLK1_H_Z) 및 제3 마스킹 신호(CLK2_H_Z)가 '1'로 설정되어 있으므로, 도 11에 도시된 바와 같이, 메모리 어레이로부터의 독출 데이터가 제1 클럭 신호(CLK1)의 전 구간에 걸쳐 데이터 출력 버퍼(210)로 입력되더라도, 출력 데이터(Q0_A, Q1_A)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)가 모두 로우인 구간 동안만(예컨대, 제1 클럭 신호(CLK1)의 0 내지 90도 구간에서만) 출력 단자로 출력되고, 나머지 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

제2 메모리 칩(102)은 제1 마스킹 신호(CLK1_H_Z) 및 제4 마스킹 신호(CLK2_L_Z)가 '1'로 설정되어 있으므로, 도 11에 도시된 바와 같이, 제1 클럭 신호(CLK1)가 로우이고 제2 클럭 신호(CLK2)가 하이인 구간(예컨대, 제1 클럭 신호(CLK1)의 90 내지 180도 구간)에서만 출력 데이터(Q0_B, Q1_B)가 출력 단자로 출력되고, 그 외의 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

이와 유사하게, 제3 메모리 칩(103)의 경우, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)가 모두 하이인 구간(예컨대, 제1 클럭 신호(CLK1)의 180 내지 270도 구간) 동안에만 출력 데이터(Q0_C, Q1_C)가 출력 단자로 출력되고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2) 중 하나라도 로우인 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

또한, 제4 메모리 칩(104)의 경우, 제1 클럭 신호(CLK1)가 하이이고 제2 클럭 신호(CLK2)가 로우인 구간(예컨대, 제1 클럭 신호(CLK1)의 270 내지 360도 구간) 동안에만 출력 데이터(Q0_D, Q1_D)가 출력 단자로 출력되고, 그 외의 구간에서는 출력 단자는 하이 임피던스 상태로 된다.

따라서, 테스트 장치(Tester)로는 한 클럭 싸이클 동안 제1 메모리 칩의 출력 데이터(Q0_A), 제2 메모리 칩의 출력 데이터(Q0_B), 제3 메모리 칩의 출력 데이터(Q0_C), 및 제4 메모리 칩의 출력 데이터(Q0_D)가 순차적으로 입력되고, 다음 클럭 싸이클 동안에는 제1 메모리 칩의 다음 출력 데이터(Q1_A), 제2 메모리 칩의 다음 출력 데이터(Q1_B), 제3 메모리 칩의 다음 출력 데이터(Q1_C), 및 제4 메모리 칩의 다음 출력 데이터(Q1D)가 순차적으로 입력된다.

상술한 바와 같이, 본 발명의 다른 시예에 따르면, 제1 클럭 신호(CLK1)의 각 싸이클을 네 구간(예컨대, 0~90도 구간, 90~180도 구간, 180~270도 구간 및 270~360 구간)으로 나누어, 특정 구간에서는 특정 메모리 칩의 데이터만 출력되도록 하고 나머지 메모리 칩의 출력 단자는 하이-임피던스가 되도록 함으로써, 제1 내지 제4 메모리 칩의 출력 데이터가 각 클럭 싸이클에서 교번적으로 출력되도록 한다.

상술한 실시예에서는 제1 클럭 신호(CLK1)의 각 싸이클을 두 구간 또는 네 구간으로 분할하여 사용하는 예를 기술하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 위상차가 나는 둘 이상의 클럭 신호를 조합하여 제1 클럭 신호(CLK1)의 싸이클을 원하는 개수(예컨대, 3, 5, 6,7, 8, ... 등)로 등분하고, 제1 클럭 신호의 각 싸이클 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 나머지 구간 동안에는 상기 출력 데이터를 출력하지 않고 상기 출력 단자를 하이 임피던스 상태로 만들 수 있다.

도 12는 본 발명의 일 실시예에 따른 메모리 시스템(1000)을 개략적으로 나타내는 블록도이다. 도 12를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(530) 및 메모리 장치(100)를 구비한다. 메모리 컨트롤러(530)는 메모리 장치(100)로 데이터를 기입하거나 메모리 장치(100)로부터 데이터를 독출하는 등의 일련의 동작을 수행하기 위하여 메모리 장치(100)로 신호(CA)를 송신한다. 신호(CA)는 상술한 제어 신호(/RAS, /CAS, /WE), 및 어드레스 신호(ADD)를 포함한다. 메모리 장치(100)는 메모리 컨트롤러(500)로부터 데이터의 기입 명령(WR) 또는 독출 명령(RD)이 인가되었을 때, 클락 신호(CLK)를 이용하여 데이터(DQ)의 입출력을 수행한다.

다수의 메모리 칩을 포함하는 본 발명의 메모리 장치는 UDIMM(unbuffered dual in-line memory module), RDIMM(registered dual in-line memory module) 또는 FBDIMM(Fully Buffered DIMM)일 수 있다.

상기 본 발명의 내용은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

반도체 메모리 장치(100)
메모리 칩(101, 102, 103, 104)
메모리 어레이(110a, 110b)
데이터 입출력부(120a, 120b)
제어부(130a, 130b)
데이터 출력 회로(200)
데이터 출력 버퍼(210, 210')
데이터 마스킹 제어 회로(220, 320)

Claims

각각이 1비트 이상의 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
출력 데이터를 출력하기 위한 출력 단자; 및
상기 출력 단자에 접속되며, 클럭 신호의 싸이클을 둘 이상의 구간들로 분할하고 분할된 구간들 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 상기 특정 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 회로를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터 출력 회로는
상기 클럭 신호 및 마스킹 신호에 응답하여, 상기 클럭 신호의 상기 특정 구간만 인에이블되고 상기 나머지 구간은 디스에이블되는 마스킹 제어 신호를 발생하는 데이터 마스킹 제어 회로; 및
상기 클럭 신호 및 상기 마스킹 제어 신호에 응답하여 상기 출력 데이터를 출력 단자로 출력하거나 또는 상기 출력 단자를 하이 임피던스(Hi-Z) 상태로 만드는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터 출력 회로는
상기 클럭 신호 및 마스킹 신호에 응답하여, 상기 클럭 신호의 상기 특정 구간만 인에이블되고 상기 나머지 구간은 디스에이블되는 마스킹 제어 신호를 발생하는 데이터 마스킹 제어 회로; 및
상기 클럭 신호에 응답하여 상기 출력 데이터를 출력하는 데이터 출력 버퍼; 및
상기 데이터 출력 버퍼와 상기 출력 단자 사이에 위치하여, 상기 마스킹 제어 신호에 응답하여 개폐되는 스위치를 포함하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서,
상기 마스킹 신호는 제1 및 제2 마스킹 신호를 포함하고,
상기 데이터 마스킹 제어 회로는
상기 클럭 신호(CLK1)와 제1 마스킹 신호(CLK1_H_Z)를 논리곱하여 출력하는 제1 논리곱 소자;
상기 클럭 신호(CLK1)의 반전 신호와 제2 마스킹 신호(CLK1_L_Z)를 논리곱하여 출력하는 제2 논리곱 소자; 및
상기 제1 및 제2 논리곱 소자의 출력 신호를 논리합하여 상기 마스킹 제어 신호(MCS)로서 출력하는 제1 논리합 소자를 포함하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서,
상기 클럭 신호는 제1 클럭 신호이고,
상기 마스킹 신호는 제1 내지 제4 마스킹 신호를 포함하며,
상기 데이터 마스킹 제어 회로는
상기 클럭 신호(CLK1)와 제1 마스킹 신호(CLK1_H_Z)를 논리곱하여 출력하는 제1 논리곱 소자;
상기 클럭 신호(CLK1)의 반전 신호와 제2 마스킹 신호(CLK1_L_Z)를 논리곱하여 출력하는 제2 논리곱 소자; 및
상기 제1 및 제2 논리곱 소자(221, 222)의 출력 신호를 논리합하여 출력하는 제1 논리합 소자;
제2 클럭 신호(CLK2)와 제3 마스킹 신호(CLK2_H_Z)를 논리곱하여 출력하는 제3 논리곱 소자;
상기 제2 클럭 신호(CLK1)의 반전 신호와 제4 마스킹 신호(CLK2_L_Z)를 논리곱하여 출력하는 제4 논리곱 소자;
상기 제3 및 제4 논리곱 소자의 출력 신호를 논리합하여 출력하는 제2 논리합 소자; 및
상기 제1 및 제2 논리합 소자의 출력 신호를 논리합하여 상기 마스킹 제어 신호(MCS)로서 출력하는 제3 논리합 소자를 포함하는 반도체 메모리 장치.
제2항 또는 제3항에 있어서, 상기 반도체 메모리 장치는
상기 마스킹 신호를 설정하기 위한 MRS 회로를 더 포함하는 반도체 메모리 장치.
제6항에 있어서, 상기 데이터 출력 회로는
테스트 모드에서는 마스킹 제어 신호에 응답하여, 상기 클럭 신호의 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 제1 클럭 신호의 상기 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만들고,
비테스트 모드에서는 상기 클럭 신호의 싸이클의 전 구간 동안 상기 출력 데이터를 상기 출력 단자로 출력하는 것을 특징으로 하는 반도체 장치.
복수(둘 이상)의 반도체 칩들; 및
상기 복수의 반도체 칩들로부터 출력되는 신호를 외부로 출력하기 위한 외부 단자를 구비하고,
상기 복수의 반도체 칩들 각각은
출력 데이터를 출력하는 출력 단자; 및
상기 출력 단자에 접속되며, 제1 클럭 신호의 싸이클을 복수의 구간들로 분할하고, 분할된 구간들 중 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 제1 클럭 신호의 각 싸이클 중 상기 특정 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 회로를 포함하는 반도체 메모리 장치.
제8항에 있어서,
상기 복수의 반도체 칩들 각각의 출력 단자는 상기 외부 단자에 함께 접속되거나,
상기 복수의 반도체 칩들 각각의 출력 단자가 독립된 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 복수의 반도체 칩들 각각은
테스트 모드 설정을 위한 MRS 회로를 더 구비하며,
상기 데이터 출력 회로는
테스트 모드에서는 마스킹 제어 신호에 응답하여, 상기 제1 클럭 신호의 특정 구간 동안만 상기 출력 데이터를 상기 출력 단자로 출력하고, 상기 제1 클럭 신호의 상기 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만들고,
비테스트 모드에서는 상기 제1 클럭 신호의 싸이클의 전 구간 동안 상기 출력 데이터를 상기 출력 단자로 출력하는 것을 특징으로 하는 반도체 장치.
제9 항에 있어서, 상기 데이터 출력 회로는
상기 제1 클럭 신호 및 마스킹 신호에 응답하여, 상기 클럭 신호의 상기 특정 구간만 인에이블되고 상기 나머지 구간은 디스에이블되는 마스킹 제어 신호를 발생하는 데이터 마스킹 제어 회로; 및
상기 클럭 신호 및 상기 마스킹 제어 신호에 응답하여 상기 출력 데이터를 출력 단자로 출력하거나 또는 상기 출력 단자를 하이 임피던스(Hi-Z) 상태로 만드는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치.
제9 항에 있어서, 상기 복수의 반도체 칩들은 제1 내지 제n(n은 2이상의 정수) 메모리 칩을 포함하고,
상기 제1 내지 제n 메모리 칩의 각 데이터 출력 회로는
제1 내지 제n 구간들로 분할된 상기 제1 클럭 신호의 각 싸이클 중 해당 구간 동안만 해당 메모리 칩의 데이터를 출력하고, 해당 구간이 아닌 나머지 구간에서는 해당 메모리 칩의 출력 단자를 하이 임피던스로 만드는 것을 특징으로 하는 반도체 메모리 장치.
제12 항에 있어서, 상기 n은 2이고,
상기 제1 메모리 칩의 데이터 출력 회로는
제1 및 제2 구간들로 분할된 상기 제1 클럭 신호의 각 싸이클 중 상기 제1 구간 동안만 상기 제1 메모리 칩의 데이터를 출력하고,
상기 제2 메모리 칩의 데이터 출력 회로는
상기 제1 클럭 신호의 각 싸이클 중 상기 제2 구간 동안만 상기 제2 메모리 칩의 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제12 항에 있어서, 상기 n은 4이고,
상기 제1 메모리 칩의 데이터 출력 회로는
제1 내지 제4 구간들로 분할된 상기 제1 클럭 신호의 각 싸이클 중 상기 제1 구간 동안만 상기 제1 메모리 칩의 데이터를 출력하고,
상기 제2 메모리 칩의 데이터 출력 회로는
상기 제1 클럭 신호의 각 싸이클 중 제2 구간 동안만 상기 제2 메모리 칩의 데이터를 출력하고,
상기 제3 메모리 칩의 데이터 출력 회로는
상기 제1 클럭 신호의 각 싸이클 중 제3 구간 동안만 상기 제3 메모리 칩의 데이터를 출력하며,
상기 제4 메모리 칩의 데이터 출력 회로는
상기 제1 클럭 신호의 각 싸이클 중 상기 제4 구간 동안만 상기 제4 메모리 칩의 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
제8 항에 기재된 반도체 메모리 장치; 및
상기 반도체 메모리 장치의 상기 외부 단자를 통해 출력되는 데이터를 수신하여, 기준 데이터와 비교함으로써 상기 반도체 메모리 장치를 테스트하는 테스트 장치를 포함하는 테스트 시스템.
제8 항에 기재된 반도체 메모리 장치; 및
상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
복수(둘 이상)의 메모리 칩들을 구비하는 반도체 메모리 장치의 테스트 방법에 있어서,
클럭 신호의 싸이클을 복수의 구간들로 분할하는 단계; 및
상기 복수의 메모리 칩들 각각은 상기 클럭 신호의 분할된 구간들 중 해당 구간 동안만 자신을 출력 데이터를 자신의 출력 단자로 출력하고, 상기 클럭 신호의 각 싸이클 중 상기 해당 구간을 제외한 나머지 구간 동안에는 상기 출력 단자를 하이 임피던스 상태로 만드는 데이터 출력 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
제17 항에 있어서, 상기 복수는 2이고,
상기 데이터 출력 단계는
상기 복수의 메모리 칩들 중 제1 메모리 칩은, 제1 및 제2 구간들로 분할된 상기 제1 클럭 신호의 각 싸이클 중 상기 제1 구간 동안만 상기 제1 메모리 칩의 출력 데이터를 출력하는 단계; 및
상기 복수의 메모리 칩들 중 제2 메모리 칩은, 상기 제1 클럭 신호의 각 싸이클 중 상기 제2 구간 동안만 상기 제2 메모리 칩의 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
제17 항에 있어서, 상기 복수는 4이고,
상기 데이터 출력 단계는
상기 복수의 메모리 칩들 중 제1 메모리 칩은, 제1 내지 제4 구간들로 분할된 상기 제1 클럭 신호의 각 싸이클 중 상기 제1 구간 동안만 상기 제1 메모리 칩의 출력 데이터를 출력하는 단계;
상기 복수의 메모리 칩들 중 제2 메모리 칩은, 상기 제1 클럭 신호의 각 싸이클 중 제2 구간 동안만 상기 제2 메모리 칩의 출력 데이터를 출력하는 단계;
상기 복수의 메모리 칩들 중 제3 메모리 칩은, 상기 제1 클럭 신호의 각 싸이클 중 제3 구간 동안만 상기 제3 메모리 칩의 출력 데이터를 출력하는 단계; 및
상기 복수의 메모리 칩들 중 제4 메모리 칩은, 상기 제1 클럭 신호의 각 싸이클 중 상기 제4 구간 동안만 상기 제4 메모리 칩의 출력 데이터를 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
제17 항에 있어서, 상기 방법은
테스트 장치가 상기 반도체 메모리 장치의 외부 단자를 통해 출력되는 데이터를 수신하여, 기준 데이터와 비교하는 단계를 더 구비하는 반도체 메모리 장치의 테스트 방법.
제1항에 있어서, 상기 클럭 신호는
상기 반도체 메모리 장치의 외부에서 인가되는 신호 또는 상기 반도체 메모리 장치 내부에서 생성된 신호인 것을 특징으로 하는 반도체 메모리 장치.