JPH1166851A - クロックシフト回路装置、クロックシフト回路およびこれを用いた同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 誤動作を生じることなく消費電流を低減する
クロックシフト回路およびこれを用いた同期型半導体記
憶装置を提供する。 【解決手段】 読出データに対しマスクをかける内部マ
スク指示信号を発生するマスク制御回路（２５）は、内
部列系クロック信号ＣＬＫＤに従って与えられた信号を
取込みかつシフト動作して伝達するシフト回路（２５ａ
〜２５ｃ）と、この内部列クロック信号発生期間を規定
するクロック活性化信号（ＥＮＡ）の非活性化に応答し
てシフト回路を初期状態にセットするリセット手段（２
５ｄ）を含む。クロック再印加時において、シフト回路
の出力は初期状態から変化するため、先の印加時におけ
るシフト回路の内部出力信号の影響を排除して、正確な
内部マスク指示信号を生成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号に
同期して与えられた信号を順次シフトするシフト動作を
行なうシフト回路およびこれを用いる同期型半導体記憶
装置に関し、特に、消費電力を低減することのできるシ
フト回路およびこれを用いた同期型半導体記憶装置に関
する。

【０００２】

【従来の技術】与えられた信号／データをクロック信号
に同期したシフト動作により転送するシフト回路は、さ
まざまな半導体装置において用いられている。たとえ
ば、並列データを直列データに変換する並列／直列変換
回路および信号を所定時間遅延する遅延回路などにおい
て、シフト回路が用いられている。

【０００３】クロック信号に同期して動作する同期型半
導体記憶装置においても、内部動作タイミングをクロッ
ク信号を基準として決定するために、このようなシフト
回路が用いられる。以下、同期型半導体記憶装置に用い
られるシフト回路について説明する。

【０００４】図１３は、従来の同期型半導体記憶装置の
全体の構成を概略的に示す図である。図１３において、
同期型半導体記憶装置は、行列状に配列される複数のメ
モリセルを有するメモリセルアレイ１と、アドレスバッ
ファ２から与えられる内部行アドレス信号Ｘを受け、こ
の内部行アドレス信号Ｘが指定するメモリセルアレイ１
内の行を選択状態へ駆動する行選択回路３と、アドレス
バッファ２から与えられる内部列アドレス信号Ｙに従っ
て、メモリセルアレイ１のこの列アドレス信号Ｙが指定
する列を選択する列選択回路４と、メモリセルアレイ１
の選択行に接続されるメモリセルのデータの検知および
増幅を行なうセンスアンプと、列選択回路４からの列選
択信号に従ってメモリセルアレイ１の選択列を内部デー
タバスに接続するＩＯゲートを含む。図１３において
は、センスアンプとＩＯゲートを１つのブロック５で示
す。

【０００５】行選択回路３は、与えられた行アドレス信
号をデコードするロウアドレスデコーダと、このロウア
ドレスデコーダの出力信号に従ってメモリセルアレイ１
内の選択行を選択状態へ駆動するワード線ドライブ回路
を含む。列選択回路４は、与えられた内部列アドレス信
号Ｙをデコードして列選択信号を発生するコラムデコー
ダと、この内部列アドレス信号Ｙを先頭アドレスとし
て、内部クロック信号ＣＬＫに同期して順次所定のシー
ケンスで内部列アドレス信号を生成してコラムデコーダ
へ与えるバーストアドレス発生器を含む。

【０００６】アドレスバッファ２は、内部クロック信号
ＣＬＫに同期して外部からのアドレス信号Ａ０〜Ａｎを
取込み内部アドレス信号ＸおよびＹを生成する。

【０００７】この同期型半導体記憶装置は、さらに、デ
ータの入出力を行なうための入出力回路６を含む。この
入出力回路６は、外部からの書込データを受けて内部書
込データを生成する入力バッファ、この入力バッファか
らの内部書込データを増幅して選択メモリセルへ伝達す
る書込ドライバ、選択メモリセルから読出されたデータ
を増幅するプリアンプ、およびこのプリアンプからのデ
ータをさらにバッファ処理して装置外部へ出力する出力
バッファを含む。

【０００８】同期型半導体記憶装置は、さらに、内部ク
ロック信号ＣＬＫに同期して外部から与えられる制御信
号、すなわち外部ロウアドレスストローブ信号ｅｘｔＺ
ＲＡＳ、外部コラムアドレスストローブ信号ｅｘｔＺＣ
ＡＳ、および外部ライトイネーブル信号ｅｘｔＺＷＥを
受けて内部ロウアドレスストローブ信号ＲＡＳ、内部コ
ラムアドレスストローブ信号ＣＡＳおよび内部ライトイ
ネーブル信号ＷＥを生成する入力バッファ回路７と、こ
の入力バッファ回路７からの信号ＲＡＳ、ＣＡＳおよび
ＷＥの状態を判定し、その判定結果に従って動作モード
を指定する信号を発生するコマンドデコーダ８と、コマ
ンドデコーダ８からの行選択動作指示信号に応答して活
性化され、行選択動作に必要な制御を行なう行系制御回
路９と、コマンドデコーダ８からの列選択動作指示信号
に応答して活性化され、列選択動作に必要な制御を行な
う列系制御回路１０と、コマンドデコーダ８からのデー
タ入出力動作指示信号に応答して駆動され、データ入出
力に必要な動作を制御する入出力制御回路１１を含む。

【０００９】行系制御回路９は、行選択回路３の活性／
非活性を制御し、またブロック５に含まれるセンスアン
プの活性／非活性を制御する。列系制御回路１０は、列
選択回路４の動作を制御し、入出力制御回路１１は、入
出力回路の動作を制御する。図１３においては明確に示
していないが、アドレスバッファ２は、この行系制御回
路９および列系制御回路１０からのアドレスラッチ指示
信号に従って、与えられたアドレス信号を取込みかつラ
ッチして内部行アドレス信号Ｘおよび内部列アドレス信
号Ｙを生成する。

【００１０】この同期型半導体記憶装置は、さらに、外
部からのクロック信号ｅｘｔＣＬＫを受けて内部クロッ
ク信号ＣＬＫを生成するクロック入力バッファ１２と、
行系制御回路９からのクロック活性化指示信号の活性化
時能動化され、クロック入力バッファ１２からの内部ク
ロック信号ＣＬＫに従って列系クロック信号ＣＬＫＤを
生成するクロック発生回路１３と、外部からのマスク指
示信号ｅｘｔＤＱＭを受けて内部クロック信号ＣＬＫに
同期してマスク指示信号ＤＱＭＩＮを生成するＤＱＭバ
ッファ１４と、このマスク指示信号ＤＱＭＩＮを内部ク
ロック信号ＣＬＫに同期して取込み内部マスク指示信号
ＤＱＭＯＴを出力するマスク制御回路１５を含む。

【００１１】クロック発生回路１３は、行系制御回路９
が行系選択動作指示信号をコマンドデコーダ８から受け
て行選択動作を行なうときに、活性化される。行系選択
動作指示信号が与えられると、次に、データの書込／読
出を行なうための列選択動作指示信号が与えられるた
め、これに備えるためである。クロック発生回路１３か
らの内部クロック信号ＣＬＫＤは、列系制御回路１０お
よび入出力制御回路１１へ与えられる。この入出力制御
回路１１は、またマスク制御回路１５からの内部マスク
指示信号ＤＱＭＯＴを受ける。

【００１２】図１４は、図１３に示す同期型半導体記憶
装置のデータ読出に関連する部分の構成を示す図であ
る。図１４においては、コマンドデコーダ８、入出力制
御回路１１、ＤＱＭバッファ、マスク制御回路１５およ
び入出力回路６の構成が示される。

【００１３】図１４において、コマンドデコーダ８は、
図１３に示す入力バッファ回路７から与えられる負論理
の信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを受け、これら
の信号が内部クロック信号ＣＬＫの立上がりエッジで所
定の状態に設定されているときデータ読出を指示するリ
ードコマンドがあたえられたと判定して、データ読出指
示信号φｒを活性状態へ駆動するリードコマンドデコー
ダ８ａを含む。この同期型半導体記憶装置においては、
動作モードは、コマンドの形で与えられる。すなわち、
信号／ＲＡＳ、／ＣＡＳ、および／ＷＥの状態の組合せ
に従って動作モードが指定される。リードコマンドは、
内部クロック信号ＣＬＫの立上がりエッジにおいて、ロ
ウアドレスストローブ信号／ＲＡＳがＨレベルに設定さ
れかつコラムアドレスストローブ信号／ＣＡＳおよびラ
イトイネーブル信号／ＷＥがともにＬレベルに設定され
ることにより与えられる。リードコマンドデコーダ８ａ
は、このリードコマンドが与えられると、内部クロック
信号ＣＬＫに同期して所定時間のみデータ読出動作指示
信号φｒを活性状態へ駆動する。

【００１４】入出力制御回路１１は、リードコマンドデ
コーダ８ａからの読出動作指示信号φｒの活性化に応答
して活性化され、図１３に示すクロック発生回路１３か
らの列系内部クロック信号ＣＬＫＤに同期して動作し、
プリアンプ活性化信号ＰＡＥおよびデータ出力指示信号
ＯＥＭＦを出力する読出制御回路１１ａと、列系内部ク
ロック信号ＣＬＫＤに同期して動作し、読出制御回路１
１ａからのデータ出力指示信号ＯＥＭＦを所定期間遅延
してデータ出力活性化信号ＯＥＭを出力するレイテンシ
シフタ１１ｂと、マスク制御回路１５からの内部マスク
指示信号ＤＱＭＯＴとレイテンシシフタ１１ｂからのデ
ータ出力活性化信号ＯＥＭとに従ってデータ出力を許可
する出力許可信号ＯＥＭＤを出力する出力制御回路１１
ｃを含む。

【００１５】読出制御回路１１ａは、内部にカウンタを
含み、列系内部クロック信号ＣＬＫＤに同期してプリア
ンプ活性化信号ＰＡＥを活性状態へ駆動する。このプリ
アンプ活性化信号ＰＡＥの活性化の回数は、この読出制
御回路１１ａに含まれるカウンタにより決定される。こ
のカウンタは、通常バースト長をカウントする。ここ
で、バースト長は、１つのアクセスコマンド（データの
書込／読出を指示するリードコマンドまたはライトコマ
ンド）が与えられたときに連続的に読出／書込が行なわ
れるデータの数を示す。このデータ出力指示信号ＯＥＭ
Ｆもまた、読出動作指示信号φｒの活性化に従ってバー
スト長期間活性状態に駆動される。

【００１６】レイテンシシフタ１１ｂは、通常、ＣＡＳ
レイテンシ−１クロックサイクル期間データ出力指示信
号ＯＥＭＦを遅延して出力する。ここで、ＣＡＳレイテ
ンシは、リードコマンドが与えられてから有効データが
装置外部に出力されるまでに必要とされるクロックサイ
クルの数を示す。このレイテンシシフタ１１ｂは、通
常、シフト回路で構成され、列系内部クロック信号ＣＬ
ＫＤに従ってデータ出力指示信号ＯＥＭＦをシフトして
データ出力活性化信号ＯＥＭを出力する。

【００１７】出力制御回路１１ｃは、内部マスク指示信
号ＤＱＭＯＴが読出データに対するマスクを指示してい
るときには、出力許可信号ＯＥＭＤを非活性状態に設定
し、この内部マスク指示信号ＤＱＭＯＴが非活性状態に
あり、読出データに対するマスクを指示していない場合
には、データ出力活性化信号ＯＥＭに従って出力許可信
号ＯＥＭＤを出力する。

【００１８】入出力回路６は、読出制御回路１１ａから
のプリアンプ活性化信号ＰＡＥの活性化に応答して活性
化され、図１３に示すメモリセルアレイ１の選択メモリ
セルのデータを増幅するプリアンプ６ａと、出力許可信
号ＯＥＭＤの活性化時このプリアンプ６ａから与えられ
たデータをバッファ処理して装置外部へ出力する出力バ
ッファ６ｂを含む。出力バッファ６ｂは、出力許可信号
ＯＥＭＤの非活性化時出力ハイインピーダンス状態とな
る。

【００１９】マスク制御回路１５は、その構成は後に詳
細に説明するが、内部クロック信号ＣＬＫに同期して、
ＤＱＭバッファ１４から与えられるマスク指示信号ＤＱ
ＭＩＮをシフト動作により遅延して内部マスク指示信号
ＤＱＭＯＴを出力する。次に、この図１３および図１４
に示す同期型半導体記憶装置のデータ読出時の動作につ
いて図１５に示すタイミングチャート図を参照して説明
する。

【００２０】クロックサイクル♯１において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウ
アドレスストローブ信号／ＲＡＳをＬレベルに設定しか
つコラムアドレスストローブ信号／ＣＡＳおよびライト
イネーブル信号／ＷＥをＨレベルに設定してアクティブ
コマンドを与える。このアクティブコマンドに従って、
図１３に示す行系制御回路９が活性化され、アドレスバ
ッファ２からの内部行アドレス信号Ｘに従って行選択回
路３が行選択動作を行ない、アドレス指定された行に対
応するワード線が選択状態へ駆動される。またこのアク
ティブコマンドに従って行系制御回路９は、列系クロッ
ク活性化信号ＥＮＡを活性状態へ駆動する。この列系ク
ロック活性化信号ＥＮＡは、内部クロック信号ＣＬＫの
立下がりに同期して活性状態へ駆動されており、次のク
ロックサイクル♯２から列系内部クロック信号ＣＬＫＤ
が発生される。

【００２１】この列系内部クロック信号ＣＬＫＤが発生
されて図１３に示す列系制御回路１０および入出力制御
回路１１へ与えられることにより、これらの回路の動作
が可能となる。

【００２２】クロックサイクル♯２において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジで、ロウアドレ
スストローブ信号／ＲＡＳおよびライトイネーブル信号
／ＷＥをＨレベルに設定しかつコラムアドレスストロー
ブ信号／ＣＡＳをＬレベルに設定してリードコマンドを
与える。このリードコマンドに従って、図１３に示す列
系制御回路１０が活性化され、アドレスバッファ２から
の内部アドレス信号を内部列アドレス信号Ｙとして列選
択回路４へ与え、また列選択回路４を活性化してメモリ
セルアレイ１の列選択動作を行なわせる。また、図１４
に示す読出制御回路１１ａがこのリードコマンドデコー
ダ８ａからの読出動作指示信号φｒの活性化に応答して
活性化され、プリアンプ活性化信号ＰＡＥを活性化して
プリアンプ６ａに増幅動作を行なわせる。

【００２３】いま、ＣＡＳレイテンシが２の場合、レイ
テンシシフタ１１ｂは、この読出制御回路１１ａから与
えられたデータ出力指示信号ＯＥＭＦを１クロックサイ
クル期間遅延して出力するため、このリードコマンドが
与えられたクロックサイクル♯２から１クロックサイク
ル後のクロックサイクル♯３において、レイテンシシフ
タ１１ｂからのデータ出力活性化信号ＯＥＭが活性状態
へ駆動される。プリアンプ６ａにより増幅されたデータ
は、出力バッファ６ｂへ与えられ、出力バッファ６ｂ
は、このクロックサイクル♯３にプリアンプ６ａから与
えられたデータを出力する。マスク指示信号ｅｘｔＤＱ
ＭはＬレベルの非活性状態にあり、マスク制御回路１５
からの内部マスク指示信号ＤＱＭＯＴはＬレベルであ
り、出力制御回路１１ｃからの出力許可信号ＯＥＭＤ
が、このデータ出力活性化信号ＯＥＭの活性化に従って
活性状態へ駆動される。これにより、クロックサイクル
♯３において出力バッファ６ｂからデータが読出され
る。クロックサイクル♯４の外部クロック信号ｅｘｔＣ
ＬＫの立上がりエッジでこの最初のデータが確定状態と
なる。列選択回路４（図１３参照）は、内部のバースト
アドレス発生器からのアドレス信号に従って、各クロッ
クサイクルごとにメモリセルを選択し、プリアンプ６ａ
へ与え、プリアンプ６ａからは順次選択メモリセルのデ
ータが増幅されて出力バッファ６ｂへ与えられる。

【００２４】クロックサイクル♯４において外部クロッ
ク信号ｅｘｔＣＬＫの立上がりエッジで外部マスク指示
信号ｅｘｔＤＱＭをＨレベルの活性状態へ駆動する。応
じてＤＱＭバッファ１４（図１４参照）からのマスク指
示信号ＤＱＭＩＮがＨレベルの活性状態となり、マスク
制御回路１５からの内部マスク指示信号ＤＱＭＯＴが１
クロックサイクル期間遅れて、クロックサイクル♯５に
おいて活性状態となる。出力制御回路１１ｃは、この内
部マスク指示信号ＤＱＭＯＴの活性化に従って出力許可
信号ＯＥＭＤをＬレベルの非活性状態とする。これによ
り、クロックサイクル♯５において、出力バッファ６ｂ
は出力ハイインピーダンス状態となり、データの出力が
停止される。

【００２５】外部マスク指示信号ｅｘｔＤＱＭはクロッ
クサイクル♯４においてのみ活性状態であるため、次の
クロックサイクル♯６においては、マスク制御回路１５
からの内部マスク指示信号ＤＱＭＯＴは再びＬレベルの
非活性状態となり、出力許可信号ＯＥＭＤは、データ出
力活性化信号ＯＥＭが活性状態になるため再び活性状態
となり、出力バッファ６ｂがプリアンプ６ａから与えら
れたデータを出力する。バースト長が４であるため、読
出制御回路１１ａからのデータ出力指示信号は４クロッ
クサイクル期間のみ活性状態に駆動されている。したが
って、このレイテンシシフタ１１ｂからのデータ出力活
性化信号ＯＥＭも４クロックサイクル期間活性状態にあ
り、クロックサイクル♯７においてＬレベルの非活性状
態となり、応じて出力許可信号ＯＥＭＤもＬレベルの非
活性状態となる。

【００２６】必要なデータの読出が完了すると、クロッ
クサイクル♯８においてロウアドレスストローブ信号／
ＲＡＳおよびライトイネーブル信号／ＷＥをＬレベルに
設定しかつコラムアドレスストローブ信号／ＣＡＳをＨ
レベルに設定してプリチャージコマンドを与え、メモリ
セルアレイ１のプリチャージを指定する。これにより、
行系制御回路９は、列系クロック活性化信号ＥＮＡを非
活性状態へ駆動するとともに、行選択回路３およびセン
スアンプ（図１３参照）を非活性状態へ駆動し、メモリ
セルアレイ１をプリチャージ状態に復帰させる。

【００２７】上述のように、列系制御回路１０および入
出力制御回路１１は、アクティブコマンドが与えられ、
メモリセルアレイが活性状態となった後に動作する（ワ
ード線が選択されてからメモリセルへのデータの書込／
読出が行なわれるためである）。したがって、これらの
列系制御回路１０および入出力制御回路１１へは、メモ
リセルアレイ１が活性化されて、列系回路（列選択回路
４および入出力回路６）が動作する可能性のある期間の
み列系内部クロック信号ＣＬＫＤを発生して与え、これ
らの回路部の消費電流を低減する。

【００２８】また外部マスク指示信号ｅｘｔＤＱＭが与
えられてから、２クロックサイクル後の出力データにマ
スクがかけられる。外部クロック信号ｅｘｔＣＬＫが高
速の場合においても、内部で十分余裕をもって確実に読
出データに対しマスクをかけることができる。このマス
ク指示信号ｅｘｔＤＱＭを用いることにより、外部のプ
ロセサは、処理に必要なデータのみを読出すことがで
き、プロセサ内部で、不要データの分類を行なう必要が
なく、処理操作が簡略化される。

【００２９】

【発明が解決しようとする課題】図１６（Ａ）は、図１
３および図１４に示すＤＱＭバッファ１４の構成の一例
を示す図である。図１６（Ａ）において、ＤＱＭバッフ
ァ１４は、内部クロック信号ＣＬＫの反転クロック信号
／ＣＬＫがＨレベルのとき導通し、外部からのマスク指
示信号ｅｘｔＤＱＭを通過させるｎチャネルＭＯＳトラ
ンジスタで構成されるトランスファゲート１４ａと、ト
ランスファゲート１４ａからのマスク指示信号を受ける
２段の縦続接続されるインバータ１４ｂおよび１４ｃ
と、インバータ１４ｂとラッチ回路を構成するインバー
タ１４ｄと、内部クロック信号ＣＬＫとインバータ１４
ｃの出力信号を受けてマスク指示信号ＤＱＭＩＮを出力
するＡＮＤ回路１４ｅを含む。インバータ１４ｄは、イ
ンバータ１４ｂの出力信号を反転してインバータ１４ｂ
の入力部へ伝達する。

【００３０】次に、この図１６（Ａ）に示すＤＱＭバッ
ファ１４の動作を図１６（Ｂ）に示すタイミングチャー
ト図を参照して説明する。

【００３１】トランスファゲート１４ａは内部クロック
信号ＣＬＫがＬレベルのときに導通し、外部からのマス
ク指示信号ｅｘｔＤＱＭを通過させる。一方、このトラ
ンスファゲート１４ａは、内部クロック信号ＣＬＫがＨ
レベルのときには非導通状態となり、内部クロック信号
ＣＬＫがＬレベルのときに与えられた外部マスク指示信
号ｅｘｔＤＱＭは、インバータ１４ｂおよび１４ｄによ
りラッチされる。

【００３２】今、クロックサイクル♯ａにおいて、外部
マスク指示信号ｅｘｔＤＱＭがＨレベルに設定される
と、この内部クロック信号ＣＬＫがＬレベルのときにト
ランスファゲート１４ａが導通し、このＨレベルの外部
マスク指示信号ｅｘｔＤＱＭがインバータ１４ｂに伝達
されてインバータ１４ｂおよび１４ｄによりラッチされ
る。この状態においては、内部クロック信号ＣＬＫはＬ
レベルであり、マスク指示信号ＤＱＭＩＮはＬレベルで
ある。内部クロック信号ＣＬＫがＨレベルに立上がる
と、トランスファゲート１４ａが非導通状態となり、こ
のＨレベルの外部マスク指示信号がインバータ１４ｂお
よび１４ｄによりラッチされる。ＡＮＤ回路１４ｅが、
内部クロック信号ＣＬＫの立上がりに同期して能動化さ
れ、インバータ１４ｃから与えられたＨレベルの信号に
従って、その出力信号であるマスク指示信号ＤＱＭＩＮ
をＨレベルに立上げる。内部クロック信号ＣＬＫがＬレ
ベルに立下がると、このＡＮＤ回路１４ｅからのマスク
指示信号はＬレベルに低下する。

【００３３】これにより、内部クロック信号ＣＬＫに同
期して、外部マスク指示信号ｅｘｔＤＱＭを取込み、ま
たラッチして、この内部クロック信号ＣＬＫに同期して
マスク指示信号ＤＱＭＩＮを発生することができる。

【００３４】図１７（Ａ）は、図１３および図１４に示
すマスク制御回路１５の構成の一例を示す図である。図
１７（Ａ）に示すように、このマスク制御回路１５は、
各々が内部クロック信号ＣＬＫの半クロックサイクルず
つ与えられた信号を遅延して出力する３段の縦続接続さ
れるシフト回路１５ａ、１５ｂ、および１５ｃを含む。
シフト回路１５ｃはシフト回路１５ａと同じ構成を有し
ており、図１７（Ａ）において、シフト回路１５ｃをブ
ロックでのみ示す。このシフト回路１５ｃから内部マス
ク指示信号ＤＱＭＯＴが出力される。

【００３５】シフト回路１５ａは、マスク指示信号ＤＱ
ＭＩＮと内部クロック信号ＣＬＫを受けるＮＡＮＤ回路
１５ａａと、インバータ１５ｅを介して与えられるマス
ク指示信号ＤＱＭＩＮと内部クロック信号ＣＬＫを受け
るＮＡＮＤ回路１５ａｂと、ＮＡＮＤ回路１５ａａの出
力信号を一方入力に受けるＮＡＮＤ回路１５ａｃと、Ｎ
ＡＮＤ回路１５ａｂの出力信号を一方入力に受けるＮＡ
ＮＤ回路１５ａｄを含む。ＮＡＮＤ回路１５ａｄの出力
信号はＮＡＮＤ回路１５ａｃの他方入力へ与えられ、Ｎ
ＡＮＤ回路１５ａｃの出力信号ＤＱＭＯは、ＮＡＮＤ回
路１５ａｄの他方入力に与えられる。ＮＡＮＤ回路１５
ａａおよび１５ａｂは内部クロック信号ＣＬＫがＨレベ
ルのときに導通する転送ゲートの機能を有し、ＮＡＮＤ
回路１５ａｃおよび１５ａｄが与えられたデータ信号を
ラッチするラッチ回路を構成する。

【００３６】シフト回路１５ｂは、内部クロック信号／
ＣＬＫとＮＡＮＤ回路１５ａｃの出力信号を受けるＮＡ
ＮＤ回路１５ｂａと、内部クロック信号／ＣＬＫとＮＡ
ＮＤ回路１５ａｄの出力信号を受けるＮＡＮＤ回路１５
ｂｂと、ＮＡＮＤ回路１５ｂａの出力信号を一方入力に
受けるＮＡＮＤ回路１５ｂｃと、ＮＡＮＤ回路１５ｂｂ
の出力信号を一方入力に受けるＮＡＮＤ回路１５ｂｂを
含む。ＮＡＮＤ回路１５ｂｂの出力信号はＮＡＮＤ回路
１５ｂｃの他方入力に与えられ、ＮＡＮＤ回路１５ｂｃ
の出力信号はＮＡＮＤ回路１５ｂｄの他方入力に与えら
れる。このシフト回路１５ｂにおいても、ＮＡＮＤ回路
１５ｂａおよび１５ｂｂが内部クロック信号／ＣＬＫに
従って動作する転送ゲートの機能を有し、ＮＡＮＤ回路
１５ｂｃおよび１５ｂｄが与えられた信号をラッチする
ラッチ回路を構成する。次に、この図１７（Ａ）に示す
マスク制御回路の動作を図１７（Ｂ）に示すタイミング
チャート図を参照して説明する。

【００３７】クロックサイクル♯０において、マスク指
示信号ＤＱＭＩＮはＬレベルにある。内部クロック信号
ＣＬＫがＨレベルのとき、シフト回路１５ａにおいて
は、ＮＡＮＤ回路１５ａａおよび１５ａｂがインバータ
として動作し、ＮＡＮＤ回路１５ａｄの出力信号がＨレ
ベルとなり、応じてＮＡＮＤ回路１５ａｃからの信号Ｄ
ＱＭＯがＬレベルとなる。シフト回路１５ｂにおいて
は、内部クロック信号／ＣＬＫがＬレベルにあり、ＮＡ
ＮＤ回路１５ｂａおよび１５ｂｂの出力信号はシフト回
路１５ａの出力信号にかかわらず、Ｈレベルである。し
たがってこのシフト回路１５ｂの出力信号ＤＱＭ１の状
態は変化せず、初期状態のＬレベルを維持する。同様、
シフト回路１５ｃは、このシフト回路１５ｂの出力信号
ＤＱＭ１を取込んでおり、内部クロック信号ＣＬＫがＨ
レベルのとき、この内部マスク指示信号ＤＱＭＯＴはＬ
レベルにある。

【００３８】内部クロック信号ＣＬＫがＬレベルに立下
がると、シフト回路１５ａのＮＡＮＤ回路１５ａａおよ
び１５ａｂはその出力信号がＨレベルに固定され、シフ
ト回路１５ａはラッチ状態となる。シフト回路１５ｂ
が、内部クロック信号／ＣＬＫがＨレベルとなると、シ
フト回路１５ａの出力信号ＤＱＭＯを取込み、その出力
信号ＤＱＭ１が同様、Ｌレベルに固定される。シフト回
路１５ｃは、シフト回路１５ａと同様、ラッチ状態にあ
る。

【００３９】クロックサイクル♯１において、マスク指
示信号ＤＱＭＩＮがＨレベルに立上がる。内部クロック
信号ＣＬＫがＨレベルとなると、シフト回路１５ａにお
いて、このＮＡＮＤ回路１５ａａおよび１５ａｂがイン
バータとして動作し、ＮＡＮＤ回路１５ａａの出力信号
がＬレベルとなり、応じてＮＡＮＤ回路１５ａｃからの
信号ＤＱＭＯがＨレベルとなる。シフト回路１５ｂは、
ラッチ状態にあり、その出力信号ＤＱＭ１の状態は変化
せず、シフト回路１５ｃは、この信号ＤＱＭ１を取込
み、Ｌレベルの内部マスク指示信号ＤＱＭＯＴを出力す
る。

【００４０】内部クロック信号ＣＬＫがＬレベルに立下
がると、シフト回路１５ａがラッチ状態となり、信号Ｄ
ＱＭＯはＨレベルに保持される。シフト回路１５ｂにお
いて、ＮＡＮＤ回路１５ｂａおよび１５ｂｂがインバー
タして動作し、この信号ＤＱＭＯに従って出力信号ＤＱ
Ｍ１がＨレベルに立上がる。シフト回路１５ｃはラッチ
状態にあるため、内部マスク指示信号ＤＱＭＯＴはＬレ
ベルを維持する。

【００４１】クロックサイクル♯２において、内部クロ
ック信号ＣＬＫが再びＨレベルに立上がると、シフト回
路１５ａがＬレベルのマスク指示信号ＤＱＭＩＮを取込
み、その出力信号ＤＱＭＯがＬレベルに立下がる。シフ
ト回路１５ｂは、ラッチ状態にあり、その出力信号ＤＱ
Ｍ１はＨレベルを保持する。シフト回路１５ｃがこのＨ
レベルの信号ＤＱＭ１を取込み、その出力信号である内
部マスク指示信号ＤＱＭＯＴをＨレベルに立上げる。

【００４２】クロックサイクル♯２において、内部クロ
ック信号ＣＬＫがＬレベルに立下がると、シフト回路１
５ａおよび１５ｃがラッチ状態となり、一方、シフト回
路１５ｂがその信号ＤＱＭＯを取込み、その出力信号Ｄ
ＱＭ１をＬレベルに立下げる。クロックサイクル♯３に
おいて、内部クロック信号ＣＬＫがＨレベルに立上がる
と、シフト回路１５ｃがこのシフト回路１５ｂからのＬ
レベルの信号ＤＱＭ１を取込み、その内部マスク指示信
号ＤＱＭＯＴをＬレベルに駆動する。このサイクルにお
いて、マスク指示信号ＤＱＭＩＮはＬレベルであり、信
号ＤＱＭＯおよびＤＱＭ１はＬレベルを維持する。クロ
ックサイクル♯４においても同様である。

【００４３】マスク制御回路１５のマスク動作は列系回
路の動作に関係しており、消費電力の観点からは不必要
なときには、その動作を停止させるのが好ましい。しか
しながら、列系内部クロック信号ＣＬＫＤに従ってマス
ク制御回路１５を動作させると、以下のような問題が生
じる。

【００４４】今、図１８に示すように、ＣＡＳレイテン
シが１であり、アクティブコマンドとリードコマンドの
間の間隔が１クロックサイクル期間あいていればよいす
なわち標準ＤＲＡＭにおけるＲＡＳ−ＣＡＳプリチャー
ジ時間が１クロックサイクル期間である同期型半導体記
憶装置を考える。マスク制御回路１５へは内部クロック
信号ＣＬＫに代えて列系内部クロック信号ＣＬＫＤを与
える。クロックサイクル♯１においてアクティブコマン
ドを与えると、列系クロック活性化信号ＥＮＡがこのク
ロックサイクル♯１において活性状態となり、クロック
サイクル♯２から列系内部クロック信号ＣＬＫＤが発生
される。

【００４５】クロックサイクル♯３においてリードコマ
ンドを与えると、有効データがクロックサイクル♯４か
ら出力される。クロックサイクル♯４において、外部マ
スク指示信号ｅｘｔＤＱＭを活性状態に設定すると、２
クロックサイクル後のクロックサイクル♯６におけるデ
ータの読出に対しマスクがかけられる。したがって、デ
ータ“２”の読出が行なわれない。４つのデータを読出
した後、クロックサイクル♯８において再び外部マスク
指示信号ｅｘｔＤＱＭをＨレベルに設定する。このクロ
ックサイクル♯８において、列選択およびデータ入出力
に関連する列系回路の動作がすべて完了するため、クロ
ック活性化信号ＥＮＡが非活性状態に駆動される。した
がって、このクロックサイクル♯８において列系内部ク
ロック信号ＣＫＤがＨレベルに立上がり、信号ＤＱＭＯ
およびＤＱＭ１がＨレベルとなると、以降のクロックサ
イクルにおいて、列系内部クロック信号ＣＬＫＤはＬレ
ベルを維持し、シフト回路１５ａ、１５ｃがラッチ状態
となり、この信号ＤＱＭＯおよびＤＱＭ１がＨレベルを
維持し、内部マスク指示信号ＤＱＭＯＴはＬレベルを維
持する。

【００４６】クロックサイクル♯１０において再びアク
ティブコマンドを与え、列系クロック活性化信号ＥＮＡ
を活性状態とし、クロックサイクル♯１１においてリー
ドコマンドを与える。このクロックサイクル♯１０にお
いて、まだ列系内部クロック信号ＣＬＫＤは発生されて
いないためＬレベルである。この状態においては、信号
ＤＱＭＯおよびＤＱＭ１はＨレベルを維持し、また内部
マスク指示信号ＤＱＭＯＴもＬレベルを維持している。

【００４７】クロックサイクル♯１１において列系内部
クロック信号ＣＬＫＤが発生されると、信号ＤＱＭＯが
Ｌレベルに立下がり、次いで、この列系内部クロック信
号ＣＬＫＤの立下がりに応答して、信号ＤＱＭ１がＬレ
ベルに立下がる。一方、列系内部クロック信号ＣＬＫＤ
が発生されてＨレベルとなると、図１７（Ａ）に示すシ
フト回路１５ｃがＨレベルの信号の信号ＤＱＭ１を取込
むため、内部マスク指示信号ＤＱＭＯＴがＨレベルとな
り、クロックサイクル♯１２においてこの内部マスク指
示信号ＤＱＭＯＴがＬレベルに低下する。したがって、
クロックサイクル♯１１においてデータ出力活性化信号
ＯＥＭがＨレベルに活性化されても、出力許可信号ＯＥ
ＭＤはＬレベルを維持し、クロックサイクル♯１２にお
いて初めて出力許可信号ＯＥＭＤがＨレベルとなる。し
たがって、クロックサイクル♯１１においてリードコマ
ンドを与えてＣＡＳレイテンシ１でデータの読出を行な
っても、マスクをかけるつもりがないのに、最初のデー
タに対しマスクがかかり、最初のデータ（“０”）の読
出が行なわれず、クロックサイクル♯１３から残りのデ
ータの読出が行なわれる。

【００４８】同期型半導体記憶装置のＣＡＳレイテンシ
は、ユーザが設定可能であり、使用するシステムに応じ
て適当な値に設定される。また、リードコマンドも、標
準ＤＲＡＭにおけるＲＡＳ−ＣＡＳ遅延時間が満たされ
れば、適当なタイミングで印加することができる。マス
ク指示信号が活性状態となって読出データにマスクをか
けるタイミングは、ユーザがその処理内容に応じて適当
なタイミングで設定するため、予め予測することができ
ない。これらの条件を満たすために、このマスク制御回
路は、列系内部クロック信号ＣＬＫＤの発生停止時にそ
の動作を停止させることができず、したがって、このマ
スク制御回路のシフト動作は、常時行なう必要があり、
内部クロック信号ＣＬＫがマスク制御回路へ与えられ
る。しかしながら、この読出データに対しマスクをかけ
る動作は、データ入出力に関連する部分の回路のみに影
響を及ぼす。したがって、このマスク制御回路を、列系
クロック信号に従って動作させ、不要なときにその動作
を停止させることができれば、消費電流を大幅に低減す
ることができる。

【００４９】ここで、データ読出完了後において、外部
のマスク指示信号ｅｘｔＤＱＭを活性状態としているの
は、ある処理システムにおいて、必要なデータを読出す
ときのみ外部のマスク指示信号ｅｘｔＤＱＭを非活性状
態とし、それ以外は、この外部マスク指示信号ｅｘｔＤ
ＱＭをすべて活性状態とするように、このマスク指示信
号ｅｘｔＤＱＭを制御することが考えられるからであ
る。すなわち、必要なデータ読出時においてのみ外部マ
スク指示信号ｅｘｔＤＱＭを非活性状態とし、データ読
出が不要なときには外部マスク指示信号ｅｘｔＤＱＭを
活性状態としデータ読出動作を禁止する。このような制
御信号を用いた場合、明らかに、この列系内部クロック
信号ＣＬＫＤの発生が停止されている間、外部のマスク
指示信号ｅｘｔＤＱＭはＨレベルの活性状態に保持され
ることになり、図１８に示す動作が実現され、正確なデ
ータの読出を行なうことができなくなる。

【００５０】また、一般に、シフト回路を用いる場合、
このシフト動作が必要なときのみクロック信号を与えて
シフト回路を動作させることにより、このシフト回路に
おける消費電力を低減することができる。しかしなが
ら、このようなシフト回路においても、その出力信号に
対する演算が行なわれるかまたはその出力信号に従って
予め定められた制御が行なわれる場合、クロック信号停
止時において、その内部状態がクロック停止時の状態に
保持される場合、シフト動作が必要となって、クロック
信号が印加された場合、停止時のラッチされた信号が出
力されるため、正確な出力信号を生成することができな
くなるという問題が生じる。

【００５１】それゆえ、この発明の目的は、クロック信
号を停止させても、正確な出力信号をクロック信号再印
加時において出力することのできるクロックシフト回路
を提供することである。

【００５２】この発明の他の目的は、消費電力低減のた
めにクロック信号印加を必要なときのみ行なうように構
成しても正確に動作するクロックシフト回路装置を提供
することである。

【００５３】この発明のさらに他の目的は、出力データ
にマスクをかける回路部分の消費電流を低減することの
できる同期型半導体記憶装置を提供することである。

【００５４】この発明のさらに他の目的は、必要なとき
のみ動作させても、誤動作することのない出力データマ
スク制御回路を備える同期型半導体記憶装置を提供する
ことである。

【００５５】

【課題を解決するための手段】請求項１に係る同期型半
導体記憶装置は、データ読出指示に応答して、選択メモ
リセルのデータを内部クロック信号に同期して読出して
装置外部へ出力する読出／出力手段と、この読出／出力
手段のデータ出力に対しマスクをかけるマスク指示を受
け、内部クロック信号に同期してシフト動作を通して内
部マスク指示を発生する内部マスク発生手段と、クロッ
ク活性化信号に応答して、クロック信号に同期した内部
クロック信号を発生して読出／出力手段および内部マス
ク発生手段へ与える内部クロック発生手段と、内部マス
ク指示の活性化に応答して読出／出力手段からの装置外
部へのデータ出力を停止させるマスク手段と、クロック
活性化信号の非活性化に応答して内部マスク発生手段を
リセットするリセット手段を備える。

【００５６】請求項２に係る同期型半導体記憶装置は、
クロック活性化信号の活性化に応答してクロック信号に
同期した内部クロック信号を発生するクロック発生手段
と、クロック信号に同期して与えられるデータ読出指示
に応答して、出力許可信号を所定期間活性状態へ駆動す
るリード活性化手段と、出力許可信号の活性化時クロッ
ク信号に同期して与えられた内部読出データを装置外部
へ出力する出力手段と、この出力手段からのデータ出力
に対してマスクをかけるマスク指示を受け、内部クロッ
ク信号に同期して内部マスク指示を発生する内部マスク
発生手段と、この内部マスク指示の活性化に応答して出
力許可信号を非活性化する手段と、クロック活性化信号
の非活性化に応答して内部マスク発生手段をその出力が
非活性状態となる初期状態にリセットするリセット手段
を備える。

【００５７】請求項３に係る同期型半導体記憶装置は、
請求項１の内部マスク発生手段が、内部クロック信号に
同期して内部マスク指示を取込んで内部マスク指示を発
生する手段を含む。

【００５８】請求項４に係る同期型半導体記憶装置は、
請求項３の内部マスク発生手段が、内部クロック信号に
同期して取込んだマスク指示を内部クロック信号の所定
サイクル期間シフトして内部マスク指示を発生するシフ
ト手段を含む。

【００５９】請求項５に係る同期型半導体記憶装置は、
請求項４のリセット手段が、シフト手段の各シフト段の
出力をリセットする手段を含む。請求項６に係るクロッ
クシフト回路装置は、クロック活性化信号に応答してク
ロック信号を発生するクロック発生手段と、クロック発
生手段からのクロック信号に同期して、与えられた信号
を取込みかつシフトして出力するシフト手段と、このシ
フト手段から出力される信号に従って所定の処理を行な
う処理手段と、クロック活性化信号の非活性化に応答し
てこのシフト手段を初期状態にリセットするリセット手
段を備える。

【００６０】請求項７に係るクロックシフト回路は、ク
ロック活性化信号の活性化時発生されるクロック信号に
同期してシフト動作を行なうものであり、このクロック
信号に同期して、与えられた信号を取込みかつシフトし
て出力するシフト手段と、クロック活性化信号の非活性
化に応答してシフト手段を初期状態にリセットするリセ
ット手段を備える。

【００６１】内部クロック信号が与えられたときにシフ
ト動作を行なう内部マスク発生手段またはシフト手段
を、そこに与えられるクロック信号の非発生時にリセッ
トするように構成しているため、クロック信号印加時に
おいて内部マスク発生手段またはシフト手段の内部状態
は、初期状態にあり、クロック信号再印加時与えられた
データを取込み、所望のタイミングで必要なデータを正
確に出力することができ、誤動作を防止することができ
る。また、これらの回路を、必要な時のみ動作させるこ
とができ、この回路部分の消費電流を低減することがで
きる。

【００６２】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う同期型半導体記憶装置の全体の構成を概略的に示す図
である。図１において、この発明の実施の形態１に従う
同期型半導体記憶装置は、従来と同様、メモリセルアレ
イ１、アドレスバッファ２、行選択回路３、列選択回路
４、センスアンプ＋ＩＯゲートブロック５、入出力回路
６、入力バッファ回路７、コマンドデコーダ８、行系制
御回路９、列系制御回路１０、および入出力制御回路１
１を含む。これらの回路の構成は、従来と同様であり、
入力バッファ回路７を介して与えられる制御信号ＲＡＳ
（／ＲＡＳ）、ＣＡＳ（／ＣＡＳ）、およびＷＥ（／Ｗ
Ｅ）のクロック信号ＣＬＫの立上がりエッジにおける状
態に従ってコマンドデコーダ８が動作モード指示信号を
発生する。このコマンドデコーダ８からの動作モード指
示信号に従って行系制御回路９、列系制御回路１０、お
よび入出力制御回路１１が指示された動作を実現するの
に必要な制御信号を生成する。行系制御回路９は、クロ
ック入力バッファ１２からの内部クロック信号ＣＬＫに
従って動作し、一方、列系制御回路１０および入出力制
御回路１１は、クロック発生回路１３からの列系内部ク
ロック信号ＣＬＫＤに従って動作する。

【００６３】クロック発生回路１３は、クロック制御回
路２０からの列系クロック活性化信号ＥＮＡの活性化時
クロック入力バッファ１２から与えられる内部クロック
信号ＣＬＫに従って列系内部クロック信号ＣＬＫＤを生
成する。クロック制御回路２０は、行系制御回路９から
のアレイ活性化信号ＡＣＴと入出力制御回路１１からの
データ出力活性化信号ＯＥＭの活性化時、列系クロック
活性化信号ＥＮＡを活性状態へ駆動する。入出力制御回
路１１は、行系制御回路９がプリチャージコマンドによ
りメモリセルアレイ１を非活性状態へ駆動する場合にお
いても、ＣＡＳレイテンシに従ってデータの出力を行な
う。このアレイ非活性時においても、残りのバースト長
データを確実に出力するために、クロック制御回路２０
へ、データ出力活性化信号ＯＥＭが与えられる。

【００６４】この発明の特徴として、ＤＱＭバッファ１
４からのマスク指示信号ＤＱＭＩＮから内部マスク指示
信号ＤＱＭＯＴを生成するマスク制御回路２５は、クロ
ック制御回路２０からの列系クロック活性化信号ＥＮＡ
の活性化時のみ、マスク指示信号ＤＱＭＩＮに従って内
部マスク指示信号ＤＱＭＯＴを生成する。列系クロック
活性化信号ＥＮＡの非活性化時、マスク制御回路２５
は、その内部ノードがすべて初期状態にリセットされ、
応じて内部マスク指示信号ＤＱＭＯＴも非活性状態に保
持される。これにより、列系内部クロック信号ＣＬＫＤ
が再び与えられる場合においても、マスク制御回路２５
は、その初期状態から動作を開始し、正確にマスク指示
信号ＤＱＭＩＮに従って内部マスク指示信号ＤＱＭＯＴ
を生成することができ、読出データに対する誤ったマス
クがかかるのを防止することができる。

【００６５】図２は、図１に示すコマンドデコーダ８お
よび行系制御回路９の構成を概略的に示す図である。図
２において、コマンドデコーダ８は、アクティブコマン
ドが与えられたことを検出するためのアクティブコマン
ドデコーダ８ｂと、プリチャージコマンドが与えられた
ことを検出するためのプリチャージコマンドデコーダ８
ｃを含む。アクティブコマンドデコーダ８ｂはロウアド
レスストローブ信号／ＲＡＳがＬレベルにありかつコラ
ムアドレスストローブ信号／ＣＡＳおよびライトイネー
ブル信号／ＷＥがＨレベルのときにアレイ活性化指示信
号φａを活性状態へ駆動する。プリチャージコマンドデ
コーダ８ｃは、ロウアドレスストローブ信号／ＲＡＳお
よびライトイネーブル信号／ＷＥが共にＬレベルにあり
かつコラムアドレスストローブ信号／ＣＡＳがＨレベル
のときにプリチャージ指示信号φｐを活性状態へ駆動す
る。

【００６６】行系制御回路９は、このアレイ活性化指示
信号φａの活性化に応答してセットされかつプリチャー
ジ指示信号φｐの活性化に応答してリセットされるセッ
ト／リセットフリップフロップ９ａを含む。このセット
／リセットフリップフロップ９ａから行選択動作を活性
化するアレイ活性化信号ＡＣＴが出力される。

【００６７】すなわち、図３に示すように、クロックサ
イクル♯ａにおいて、ロウアドレスストローブ信号／Ｒ
ＡＳをＬレベルに設定しかつコラムアドレスストローブ
信号／ＣＡＳおよびライトイネーブル信号／ＷＥをＨレ
ベルに設定してアクティブコマンドを与えると、アクテ
ィブコマンドデコーダ８ｂからのアレイ活性化指示信号
φａが所定期間Ｈレベルの活性状態となり、セット／リ
セットフリップフロップ９ａがセットされて、アレイ活
性化信号ＡＣＴがＨレベルの活性状態となる。このアレ
イ活性化信号ＡＣＴは、標準ＤＲＡＭにおける内部ロウ
アドレスストローブ信号に対応し、このアレイ活性化信
号ＡＣＴの活性化に従ってアドレスバッファ２が与えら
れたアドレスをラッチして内部ロウアドレスストローブ
信号Ｘを生成し、次いで行選択回路３が行選択動作を行
ない、次いでセンスアンプがセンス動作を行なう。ま
た、このアレイ活性化信号ＡＣＴに従ってメモリセルア
レイ１におけるビット線のプリチャージ／イコライズ動
作が停止する。

【００６８】クロックサイクル♯ｂにおいて、ロウアド
レスストローブ信号／ＲＡＳおよびライトイネーブル信
号／ＷＥをＬレベルに設定しかつコラムアドレスストロ
ーブ信号／ＣＡＳをＨレベルに設定すると、プリチャー
ジコマンドが与えられ、プリチャージコマンドデコーダ
８ｃからのプリチャージ指示信号φｐが所定期間Ｈレベ
ルの活性状態となる。応じて、セット／リセットフリッ
プフロップ９ａがリセットされ、アレイ活性化信号ＡＣ
ＴがＬレベルの非活性状態となる。このアレイ活性化信
号ＡＣＴの非活性化に応答して、行選択回路３およびセ
ンスアンプが非活性状態へ駆動され、また図示しないビ
ット線プリチャージ／イコライズ回路が活性化されてメ
モリセルアレイ１の各列の所定電位レベルへのプリチャ
ージが行なわれる。

【００６９】図４（Ａ）は、図１に示すクロック制御回
路２０の構成の一例を示す図である。図４（Ａ）におい
て、クロック制御回路２０は、アレイ活性化信号ＡＣＴ
とデータ出力活性化信号ＯＥＭを受けるＯＲ回路２０ａ
と、内部クロック信号／ＣＬＫがＨレベルのときに導通
し、ＯＲ回路２０ａの出力信号を通過させるｎチャネル
ＭＯＳトランジスタで構成されるトランスファゲート２
０ｂと、トランスファゲート２０ｂからの信号を反転す
るインバータ２０ｃと、インバータ２０ｃの出力信号を
反転して列系クロック活性化信号ＥＮＡを出力するイン
バータ２０ｄと、インバータ２０ｃの出力信号を反転し
てインバータ２０ｃの入力部へ伝達するインバータ２０
ｅを含む。インバータ２０ｃおよび２０ｅはインバータ
ラッチを構成する。転送ゲート２０ｂならびにインバー
タ２０ｃ、２０ｄおよび２０ｅは、ＯＲ回路２０ａの出
力信号を内部クロック信号ＣＬＫの半サイクル期間遅延
して列系クロック活性化信号ＥＮＡを出力する。次に、
この図４（Ａ）に示すクロック制御回路２０の動作を図
４（Ｂ）に示すタイムチャート図を参照して説明する。
ここで、図４（Ｂ）においては、ＣＡＳレイテンシが２
でありかつバースト長が４の場合のデータ読出時の動作
波形が示される。

【００７０】クロックサイクル♯１においてアクティブ
コマンドが与えられ、アレイ活性化指示信号φａが所定
期間Ｈレベルとなり、応じてアレイ活性化信号ＡＣＴが
Ｈレベルとなる。トランスファゲート２０ｂが、このク
ロックサイクル♯１における内部クロック信号ＣＬＫの
立下がりに同期して導通し、ＯＲ回路２０ａの出力信号
を通過させる。したがってこのクロックサイクル♯１に
おいて、内部クロック信号ＣＬＫの立下がりに同期し
て、列系クロック活性化信号ＥＮＡがＨレベルの活性状
態となる。

【００７１】クロックサイクル♯２においてリードコマ
ンドが与えられ、データ読出動作指示信号φｒが所定期
間Ｈレベルとなる。このリードコマンドに従って内部で
図１に示す列選択回路４による列選択動作が開始され
る。一方、ＣＡＳレイテンシが２であるため、次のクロ
ックサイクル♯３においてデータ出力活性化信号ＯＥＭ
がＨレベルの活性状態となる。このデータ出力活性化信
号ＯＥＭは、バースト長期間、すなわち４クロックサイ
クル期間Ｈレベルを維持する。

【００７２】クロックサイクル♯２において選択列上の
メモリセルデータが入出力回路（図１参照）へ伝達され
る。クロックサイクル♯３においてデータ出力活性化信
号ＯＥＭがＨレベルの活性状態となり、出力回路がイネ
ーブルされ、列選択回路により選択されたデータが出力
データＱ０として出力される。クロックサイクル♯３、
♯４および♯５においてそれぞれ列選択動作が行なわ
れ、選択メモリセルのデータの出力バッファへの転送が
行なわれる。この列選択動作はクロックサイクル♯６に
おいて完了する。

【００７３】このクロックサイクル♯６においてプリチ
ャージコマンドを与え、プリチャージ指示信号φｐが所
定期間Ｈレベルとなると、アレイ活性化信号ＡＣＴがＬ
レベルの非活性状態となる。このアレイ活性化信号ＡＣ
Ｔがクロックサイクル♯６において非活性状態へ駆動さ
れても、列選択回路による列選択動作は完了しており、
このクロックサイクル♯６においては、バースト長デー
タの最後のデータの出力バッファへの転送が行なわれ
る。したがって正確に、バーストデータがすべて読出さ
れる。

【００７４】データ出力活性化信号ＯＥＭは、バースト
長期間Ｈレベルを保持するため、クロックサイクル♯７
においてＬレベルに立下がる。トランスファゲート２０
ｂは、このクロックサイクル♯７の内部クロック信号Ｃ
ＬＫの立下がりに同期して導通し、ＯＲ回路２０ａから
のＬレベルの信号を通過させる。これにより、列系クロ
ック活性化信号ＥＮＡがクロックサイクル♯７において
Ｌレベルの非活性状態となり、列系クロック信号の入出
力制御回路１１および列系制御回路１０への伝達が停止
し、これらの回路の動作が停止する。

【００７５】上述のように、アレイ活性化信号ＡＣＴと
データ出力活性化信号ＯＥＭ両者に従って列系クロック
活性化信号ＥＮＡを生成することにより、列系回路が動
作する可能性のある期間、確実に列系クロック信号をこ
れらの列系回路制御部へ与えてメモリセルの選択および
選択メモリセルデータの転送および出力を行なうことが
できる。

【００７６】ここで、列系クロック活性化信号ＥＮＡの
発生のために、内部クロック信号ＣＬＫの反転信号を用
いているのは、最終バースト長データがクロックサイク
ル♯７において出力された場合、確実に、このクロック
サイクル♯７において、データ出力が完了した時点で、
列系クロックの伝達を停止するためである。アクティブ
コマンドが与えられたクロックサイクル♯１において、
この内部クロック信号ＣＬＫの立下がりに同期して、列
系クロック活性化信号ＥＮＡを活性化しても、このクロ
ックサイクル♯１においては、列系回路は動作せず、行
系回路のみが動作するため、次のクロックサイクル♯２
からの列系回路の動作に備えて、列系クロック信号を与
えることができ、内部クロック信号ＣＬＫが不完全な形
で伝達されて列系クロック信号が生成されるのを防止す
ることができる。

【００７７】図５（Ａ）は、図１に示すクロック発生回
路１３の構成の一例を示す図である。図５（Ａ）におい
て、クロック発生回路１３は、列系クロック活性化信号
ＥＮＡと内部クロック信号ＣＬＫを受けるＮＡＮＤ回路
１３ａと、ＮＡＮＤ回路１３ａの出力信号を受けて列系
内部クロック信号ＣＬＫＤを出力するインバータ１３ｂ
と、インバータ１３ｂの出力信号を受けて補の列系内部
クロック信号／ＣＬＫＤを出力するインバータ１３ｃを
含む。次に、この図５（Ａ）に示すクロック発生回路１
３の動作を図５（Ｂ）に示すタイミングチャート図を参
照して説明する。

【００７８】列系クロック活性化信号ＥＮＡがＬレベル
のとき、ＮＡＮＤ回路１３ａの出力信号はＬレベルに固
定されており、列系内部クロック信号ＣＬＫＤがＬレベ
ル、補の列系内部クロック信号／ＣＬＫＤがＨレベルに
固定される。

【００７９】列系クロック活性化信号ＥＮＡがＨレベル
となると、ＮＡＮＤ回路１３ａがインバータとして動作
し、内部クロック信号ＣＬＫに従って列系内部クロック
信号ＣＬＫＤおよび／ＣＬＫＤが生成される。この図５
（Ａ）に示すクロック発生回路の構成において、列系ク
ロック活性化信号ＥＮＡは内部クロック信号ＣＬＫの立
下がりに同期して活性／非活性化される。したがって、
列系内部クロック信号ＣＬＫＤおよび／ＣＬＫＤは、こ
の列系クロック活性化信号ＥＮＡが活性状態となった次
のクロックサイクルから発生され、かつ列系クロック活
性化信号ＥＮＡが非活性化されるとそのクロックサイク
ルにおいては列系クロック信号ＣＬＫＤおよび／ＣＬＫ
Ｄは発生され、次のクロックサイクルからの列系クロッ
ク信号ＣＬＫＤおよび／ＣＬＫＤの発生が停止される。

【００８０】図６は、図１に示すマスク制御回路２５の
構成を概略的に示す図である。図６において、このマス
ク制御回路２５は、３段の縦続接続されるシフト回路２
５ａ、２５ｂおよび２５ｃを含む。これらのシフト回路
２５ａ〜２５ｃへは、列系内部クロック信号ＣＬＫＤが
与えられる。シフト回路２５ａは、列系内部クロック信
号ＣＬＫＤに従ってマスク指示信号ＤＱＭＩＮを取込み
かつシフトして出力する。シフト回路２５ｂは、補の列
系内部クロック信号／ＣＬＫＤに従ってシフト回路２５
ａの出力信号を取込みかつラッチする。シフト回路２５
ｃは、列系内部クロック信号ＣＬＫＤに従ってシフト回
路２５ｂの出力信号を取込みかつラッチして内部マスク
指示信号ＤＱＭＯＴを出力する。これらのシフト回路２
５ａ〜２５ｃは、それぞれ与えられた列系内部クロック
信号がＨレベルのときにスルー状態となり与えられた信
号を取込みかつ出力し、かつ与えられた列系内部クロッ
ク信号がＬレベルのときにラッチ状態となり、その取込
んだ信号を保持する状態となる。

【００８１】マスク制御回路２５は、さらに、列系クロ
ック活性化信号ＥＮＡの非活性化に応答してこれらのシ
フト回路２５ａ〜２５ｃの出力を非活性状態の初期状態
にリセットするリセット手段２５ｄを含む。このリセッ
ト手段２５ｄの具体的構成は後に説明するが、列系クロ
ック活性化信号ＥＮＡが非活性化されると、シフト回路
２５ａ〜２５ｃの内部ノードをすべて初期状態に設定す
る構成が用いられればよい。マスク指示信号ＤＱＭＩＮ
が列系内部クロック信号ＣＬＫＤの停止前に活性状態と
されても、列系内部クロック信号ＣＬＫＤの発生が停止
されると、列系内部クロック活性化信号ＥＮＡが非活性
状態となり、リセット手段２５ｄにより、これらのシフ
ト回路２０ａ〜２０ｃの内部ノードが初期状態にリセッ
トされ、したがってこの活性状態とされたマスク指示信
号ＤＱＭＩＮは無効化される。したがってこれらのシフ
ト回路２５ａ〜２５ｃのシフト動作再開時において、確
実に初期状態からシフト動作を行なうことができる。

【００８２】図７は、図１および図６に示すマスク制御
回路２５の具体的構成の一例を示す図である。図７にお
いて、マスク制御回路２５は、３段のシフト段２５ａ、
２５ｂおよび２５ｃを含む。これらのシフト回路２５
ａ、２５ｂおよび２５ｃが、それぞれ図６に示すリセッ
ト手段を内部に備える。シフト回路２５ａは、マスク指
示信号ＤＱＭＩＮと列系内部クロック信号ＣＬＫＤを受
けるＮＡＮＤ回路２５ａａと、列系内部クロック信号Ｃ
ＬＫＤとインバータ２５ｅを介して与えられるマスク指
示信号ＤＱＭＩＮを受けるＮＡＮＤ回路２５ａｂと、Ｎ
ＡＮＤ回路２５ａａの出力信号を一方入力に受けるＮＡ
ＮＤ回路２５ａｃと、ＮＡＮＤ回路２５ａｂの出力信号
とＮＡＮＤ回路２５ａｃの出力信号と列系クロック活性
化信号ＥＮＡを受ける３入力ＮＡＮＤ回路２５ａｄを含
む。ＮＡＮＤ回路２５ａｃは、その他方入力にＮＡＮＤ
回路２５ａｄの出力信号を受ける。

【００８３】シフト回路２５ｂは、ＮＡＮＤ回路２５ａ
ｃの出力信号と補の列系内部クロック信号／ＣＬＫＤを
受けるＮＡＮＤ回路２５ｂａと補の列系内部クロック信
号／ＣＬＫＤとＮＡＮＤ回路２５ａｄの出力信号を受け
るＮＡＮＤ回路２５ｂｂと、ＮＡＮＤ回路２５ｂａの出
力信号を一方入力に受けるＮＡＮＤ回路２５ｂｃと、Ｎ
ＡＮＤ回路２５ｂｂの出力信号とＮＡＮＤ回路２５ｂｃ
の出力信号と列系内部クロック活性化信号ＥＮＡを受け
る３入力ＮＡＮＤ回路２５ｂｄを含む。ＮＡＮＤ回路２
５ｂｄの出力信号はＮＡＮＤ回路２５ｂｃの他方入力へ
与えられる。

【００８４】シフト回路２５ｃは、列系内部クロック信
号ＣＬＫＤとＮＡＮＤ回路２５ｂｃの出力信号ＤＱＭ１
を受けるＮＡＮＤ回路２５ｃａと、列系内部クロック信
号ＣＬＫＤとＮＡＮＤ回路２５ｂｄの出力信号を受ける
ＮＡＮＤ回路２５ｃｂと、ＮＡＮＤ回路２５ｃａの出力
信号を一方入力に受けるＮＡＮＤ回路２５ｃｃと、ＮＡ
ＮＤ回路２５ｃｂの出力信号とＮＡＮＤ回路２５ｃｃの
出力信号と列系クロック活性化信号ＥＮＡを受けるＮＡ
ＮＤ回路２５ｃｄを含む。ＮＡＮＤ回路２５ｃｄの出力
信号はＮＡＮＤ回路２５ｃｃの他方入力へ与えられる。
ＮＡＮＤ回路２５ｃｃから内部マスク指示信号ＤＱＭＯ
Ｔが出力される。

【００８５】この図７に示すマスク制御回路２５の構成
において、３入力ＮＡＮＤ回路２５ａｄ、２５ｂｄおよ
び２５ｃｄがリセット手段として機能する。すなわち、
列系クロック活性化信号ＥＮＡが非活性状態のＬレベル
のとき、これらのＮＡＮＤ回路２５ａｄ、２５ｂｄおよ
び２５ｃｄの出力信号がＨレベルに固定される。この列
系クロック活性化信号ＥＮＡがＬレベルの非活性状態の
ときには、列系内部クロック信号ＣＬＫＤがＬレベルに
固定され、補の列系内部クロック信号／ＣＬＫＤはＨレ
ベルに固定される。したがって、ＮＡＮＤ回路２５ａａ
の出力信号がＨれとなり、応じてＮＡＮＤ回路２５ａｃ
はその両入力にＨレベルの信号を受け、その出力信号Ｄ
ＱＭＯをＬレベルに固定する。補の列系内部クロック信
号／ＣＬＫＤがＨレベルに固定され、ＮＡＮＤ回路２５
ａｃの出力信号はＬレベルにあり、ＮＡＮＤ回路２５ｂ
ａの出力信号がＨレベルに固定される。またＮＡＮＤ回
路２５ｂｂは、その両入力にＨレベルの信号を受け、Ｌ
レベルの信号を出力する。

【００８６】ＮＡＮＤ回路２５ｂｄは、非活性状態の列
系クロック活性化信号ＥＮＡに従ってＨレベルの信号を
出力する。したがって、ＮＡＮＤ回路２５ｂｃからの出
力信号ＤＱＭ１は、Ｌレベルに固定される。ＮＡＮＤ回
路２５ｃａの出力信号がＨレベルに固定され、ＮＡＮＤ
回路２５ｃｄの出力信号がＨレベルに固定されるため、
内部マスク指示信号ＤＱＭＯＴもＬレベルに固定され
る。したがって、この列系クロック活性化信号ＥＮＡが
Ｌレベルの非活性状態のとき、信号ＤＱＭＯ、ＤＱＭ１
およびＤＱＭＯＴはすべてＬレベルに固定される。この
状態は、列系クロック活性化信号ＥＮＡがＨレベルの活
性状態にあり、列系内部クロック信号ＣＬＫＤおよび／
ＣＬＫＤが発生されるとき、マスク指示信号ＤＱＭＩＮ
がＬレベルに設定される状態に対応する。

【００８７】列系クロック活性化信号ＥＮＡの非活性化
に従って、ＮＡＮＤ回路２５ａｄ、２５ｂｄおよび２５
ｃｄにより、これらの内部状態を、すべて初期状態に設
定することができる。したがって、マスク指示信号ＤＱ
ＭＩＮがＨレベルに設定され、シフト回路２５ａに書込
まれた後に列系クロック信号ＣＬＫＤおよび／ＣＬＫＤ
の発生が停止された場合においても、この取込まれたマ
スク指示信号は、ＮＡＮＤ回路２５ａｄによりリセット
され、初期状態に復帰する。したがって、列系内部クロ
ック信号ＣＬＫＤの再印加時においても、初期状態から
このマスク制御回路２５が動作し、マスク制御回路を列
系内部クロック信号に従って動作させ、必要なときのみ
動作させることにより誤動作を伴うことなく、消費電流
を低減することができる。

【００８８】図８は、図１に示す入出力制御回路１１に
含まれる出力制御回路の構成を示す図である。この出力
制御回路は、図１４に示す従来の回路構成に対応する。
図８において、出力制御回路は、内部マスク指示信号Ｄ
ＱＭＯＴを反転するインバータ１１ｃａと、インバータ
１１ｃａの出力信号とデータ出力活性化信号ＯＥＭとを
受けるＮＡＮＤ回路１１ｃｂと、ＮＡＮＤ回路１１ｃｂ
の出力信号を反転して出力許可信号ＯＥＭＤを出力する
インバータ１１ｃｃを含む。この図８に示す出力制御回
路の構成において、出力許可信号ＯＥＭＤは、内部マス
ク指示信号ＤＱＭＯＴがＬレベルにありかつデータ出力
活性化信号ＯＥＭがＨレベルのときにＨレベルの活性状
態とされてデータ出力を許可する。

【００８９】図９は、図１に示す入出力回路６に含まれ
る出力バッファの構成を示す図である。図９に示す出力
バッファは、図１４に示すに出力バッファ６ｂに対応す
る。図９において、出力バッファ６ｂは、内部読出デー
タＱｉを受けるインバータ６ｂａと、内部読出データＱ
ｉと出力許可信号ＯＥＭＤを受けるＡＮＤ回路６ｂｂ
と、出力許可信号ＯＥＭＤとインバータ６ｂａの出力信
号とを受けるＡＮＤ回路６ｂｃと、電源ノードと出力ノ
ードの間に接続されかつそのゲートにＡＮＤ回路６ｂｂ
の出力信号を受けるｎチャネルＭＯＳトランジスタ６ｂ
ｄと、出力ノード（ＤＱ）と接地ノードの間に接続され
かつそのゲートにＡＮＤ回路６ｂｃの出力信号を受ける
ｎチャネルＭＯＳトランジスタ６ｂｂを含む。

【００９０】出力許可信号ＯＥＭＤがＬレベルのときに
は、ＡＮＤ回路６ｂｂおよび６ｂｃの出力信号はＬレベ
ルであり、ＭＯＳトランジスタ６ｂｄおよび６ｂｅがオ
フ状態となり、出力ノードＤＱはハイインピーダンス状
態となる。一方、この出力許可信号ＯＥＭＤがＨレベル
となると、ＡＮＤ回路６ｂｂおよび６ｂｃがバッファと
して作用する。内部読出データＱｉがＨレベルのときに
は、ＡＮＤ回路６ｂｂの出力信号がＨレベルとなりかつ
ＡＮＤ回路６ｃの出力信号がＬレベルとなり、ＭＯＳト
ランジスタ６ｂｄがオン状態となり、データ出力ノード
ＤＱへは、Ｈレベルの信号が伝達される。一方、内部読
出データＱｉがＬレベルのときには、ＡＮＤ回路６ｂｃ
の出力信号がＨレベル、ＡＮＤ回路６ｂｂの出力信号が
Ｌレベルとなり、ＭＯＳトランジスタ６ｂｅがオン状態
となり、データ出力ノードＤＱは接地電位レベルに放電
され、Ｌレベルのデータが出力される。

【００９１】このデータ読出時においてマスクがかけら
れた場合、出力許可信号ＯＥＭＤがＬレベルとなり、Ｍ
ＯＳトランジスタ６ｂｄおよび６ｂｅがオフ状態とな
り、この出力バッファ６ｂは出力ハイインピーダンス状
態となる。次に、この図７から図９のデータデータ出力
部の動作を図１０に示すタイミングチャート図を参照し
て説明する。ここで、図１０においては、ＣＡＳレイテ
ンシが１でありかつバースト長が４の場合のデータ読出
動作シーケンスが一例として示される。

【００９２】クロックサイクル♯１においてアクティブ
コマンドを与えると、列系クロック活性化信号ＥＮＡが
クロックサイクル♯１においてＨレベルの活性状態とな
り、列系内部クロック信号ＣＬＫＤがクロックサイクル
♯２から発生される。これにより、図７に示すマスク制
御回路２５がシフト動作を行なう。マスク指示信号ＤＱ
ＭＩＮはＬレベルであり、マスク制御回路２５からの信
号ＤＱＭＯ、ＤＱＭ１およびＤＱＭＯＴはすべてＬレベ
ルにある。

【００９３】クロックサイクル♯３においてリードコマ
ンドを与えると、内部で列選択動作が行なわれ、クロッ
クサイクル♯４および５においてデータが読出される。
クロックサイクル♯４において外部マスク指示信号ｅｘ
ｔＤＱＭをＨレベルの活性状態に設定すると、マスク指
示信号ＤＱＭＩＮが所定期間Ｈレベルとなる。応じて図
７に示すマスク制御回路２５において、初段のシフト回
路２５ａがこのＨレベルマスク指示信号ＤＱＭＩＮを取
込み、信号ＤＱＭＯがＨレベルとなる。このクロックサ
イクル♯４における内部クロック信号ＣＬＫ２の立下が
りに応答してシフト回路２５ｂが信号ＤＱＭＯを取込
み、その出力信号ＤＱＭ１がＨレベルに立上がる。デー
タ出力活性化信号ＯＥＭは、ＣＡＳレイテンシが１であ
るため、このリードコマンドが与えられたクロックサイ
クル♯３においてＨレベルに立上がっている。

【００９４】次いで、クロックサイクル♯５において、
列系内部クロック信号ＣＬＫＤの立上がりに応答してシ
フト回路２５ｃが信号ＤＱＭ１を取込み、応じて内部マ
スク指示信号ＤＱＭＯＴが１クロックサイクル期間Ｈレ
ベルとなる。これにより、図８に示す出力制御回路から
の出力許可信号ＯＥＭＤがＬレベルに立下がり、図９に
示す出力バッファは出力ハイインピーダンス状態とな
り、データの出力が禁止される。

【００９５】次いで、クロックサイクル♯６において、
内部マスク指示信号ＤＱＭＯＴが再びＬレベルの非活性
状態となり、クロックサイクル♯７においてバースト長
データの最後のデータ（“３”）が読出される。

【００９６】クロックサイクル♯８においてプリチャー
ジコマンドを与えることにより、列系クロック活性化信
号ＥＮＡがＬレベルの非活性状態となる。このクロック
サイクル♯８において、不必要なデータの読出を確実に
禁止するために、外部マスク指示信号ｅｘｔＤＱＭがＨ
レベルの活性状態に設定されると、応じてマスク指示信
号ＥＱＭＩＮがＨレベルとなる。図７に示すシフト回路
２５ａがこのＨレベルのマスク指示信号ＤＱＭＩＮを取
込み、信号ＤＱＭＯをＨレベルに駆動する。しかしなが
ら、列系クロック活性化信号ＥＮＡがＬレベルの非活性
状態に駆動され、これらのシフト回路２５ａ〜２５ｃ
（図７参照）がすべてリセットされ、信号ＤＱＭＯが再
びＬレベルとなり、このＨレベルの信号ＤＱＭＩＮの伝
達が禁止され、信号ＤＱＭＯ、ＤＱＭ１およびＤＱＭＯ
ＴはすべてＬレベルにリセットされる。列系クロック活
性化信号ＥＮＡがＬレベルの非活性状態になると、列系
内部クロック信号ＣＬＫＤの発生が停止され、このマス
ク制御回路２５は、その期間シフト動作が停止する。

【００９７】クロックサイクル♯１０において再びアク
ティブコマンドを与え、アレイ活性化を行なう。次い
で、クロックサイクル♯１１においてリードコマンドを
与える。このとき、図７に示すマスク制御回路２５にお
いては、すべて信号ＤＱＭＯ、ＤＱＭ１およびＤＱＭＯ
ＴはすべてＬレベルにリセットされており、したがっ
て、クロックサイクル♯１１において、データ出力活性
化信号ＯＥＭがＨレベルの活性状態となると、図８に示
す出力制御回路からの出力許可信号ＯＥＭＤが応じて活
性状態となり、図９に示す出力バッファ６ｂがイネーブ
ルされ、選択メモリセルデータの読出が行なわれる。し
たがって、たとえ列系内部クロック信号停止前に外部の
マスク指示信号ｅｘｔＤＱＭを活性状態に設定しても、
確実に、この列系内部クロック信号の発生停止時にマス
ク制御回路２５の出力信号がすべて非活性状態にリセッ
トされ、再び読出動作を開始する場合においても、この
マスク制御回路２５は、初期状態から動作を開始するた
め、正確なデータの読出を行なうことができる。

【００９８】なお、ここで列系クロック活性化信号ＥＮ
Ａが非活性状態のときにマスク制御回路２５をリセット
している。これは、データ読出が不要なときに、外部マ
スク指示信号ｅｘｔＤＱＭを活性状態とする場合、外部
マスク指示信号ｅｘｔＤＱＭが、この列系クロック活性
化信号ＥＮＡの活性化時においても活性状態に保持され
る可能性があり、このマスクに対しリセットがかかるの
を防止するためである。列系内部クロック信号の発生停
止時においては、データの読出は行なわれないため、特
にマスクをかける必要はなく、データ読出が不要なとき
に外部マスク指示信号ｅｘｔＤＱＭを活性状態に設定す
るシステムにおいても、列系内部クロック信号ＣＬＫＤ
の発生停止時には、データ出力活性化信号ＯＥＭが非活
性状態にあり、出力バッファは出力ハイインピーダンス
状態となっており、データ読出に対しては、内部で自動
的にマスクをかけられており、特に問題は生じない。

【００９９】以上のように、この発明の実施の形態１に
従えば、同期型半導体記憶装置においてデータ出力に対
しマスクをかけるためのマスク制御回路を、列系回路の
非動作時に、初期状態にリセットするように構成してい
るため、このマスク制御回路は、列系回路動作停止時動
作を停止させることができ、誤動作を伴うことなく消費
電流を低減することができる。

【０１００】［実施の形態２］図１１（Ａ）は、この発
明の実施の形態２に従うクロックシフト回路を用いるシ
ステムの構成を概略的に示す図である。図１１（Ａ）に
おいて、このクロックシフト回路装置は、クロック制御
器５０からのクロック活性化信号ＣＬＫＥＮに応答して
活性化されて、内部クロック信号ＣＬＫａに同期したシ
フトクロック信号ＣＬＫｂを発生するクロック発生器５
２を含む。このクロック発生器５２からのシフトクロッ
クＣＬＫｂに従って、４段の縦続接続されたシフタ５４
ａ〜５４ｄがデータのシフト動作を行なう。これらのシ
フタ５４ａ〜５４ｄはクロック活性化信号ＣＬＫＥＮの
ビット線か化時、初期状態にリセットされる。シフタ５
４ａ〜５４ｄそれぞれに対応して加算器５６ａ〜５６ｄ
が設けられる。加算器５６ａは、シフタ５４ａの出力信
号ａ１と入力データ信号ａ０の加算を行なう。加算器５
６ｂは、シフタ５４ｂの出力データ信号ａ２と加算器５
６ａの加算結果信号とを加算する。加算器５６ｃは、シ
フタ５４ｃの出力データ信号ａ３と加算器５６ｂの出力
データ信号とを加算する。加算器５６ｄは、シフタ５４
ｄの出力データ信号ａ４と加算器５６ｃの加算結果信号
とを加算する。加算器５６ｄの出力信号は除算器５７へ
与えられる。この除算器５７は、加算器５６ｄからの加
算結果を係数５で除算する。すなわち、除算器５７よ
り、（ａ０＋ａ１＋ａ２＋ａ３＋ａ４）／５の値を示す
データが出力される。判定器５８は、この除算器５７か
ら与えられた除算結果が所定の条件を満たしているか否
かを判定し、その判定結果を示す信号を出力する。今、
判定器５８は、この除算器５７からの信号が示す除算値
が所定値よりも大きい（または小さい）ときに、このデ
ータａ０を出力するシステムに異常があると判定すると
仮定する。次に、この図１１（Ａ）に示すクロックシフ
ト回路を用いたシステムの動作について図１１（Ｂ）に
示すタイミングチャート図を参照して説明する。

【０１０１】クロックサイクル♯０において、クロック
活性化信号ＣＬＫＥＮはＬレベルの非活性状態にあり、
シフト用クロック信号ＣＬＫｂはＬレベルに固定され
る。この状態において、入力データ信号ａ０の値は「ド
ントケア」である。クロックサイクル♯１において、ク
ロック活性化信号ＣＬＫＥＮがクロック制御器５０から
発生され、クロックサイクル♯２からクロック発生器５
２がシフトクロック信号ＣＬＫｂを発生する。このシフ
トクロック信号ＣＬＫｂがＨレベルのときに、シフタ５
４ａ〜５４ｂがラッチ状態にあり、シフトクロック信号
ＣＬＫｂがＬレベルのときにシフタ５４ａ〜５４ｄは、
スルー状態となり、与えられたデータを取込みかつラッ
チしかつ出力する状態に設定されると仮定する。

【０１０２】クロックサイクル♯２において、シフト用
クロック信号ＣＬＫｂが立上がった場合、単にデータ信
号ａ０が与えられるだけであり、シフタ５４ａ〜５４ｄ
の出力データ信号ａ１〜ａ４は、無効データ信号であ
り、除算器５７の出力信号も無効である。クロックサイ
クル♯３において、最初の入力データ信号が１段シフト
される。シフタ５４ａの出力データ信号ａ１が有効状態
となる。しかしながら、残りのデータ信号ａ２〜ａ４
は、無効データである。

【０１０３】クロックサイクル♯３、♯４、および♯５
においてそれぞれシフト動作が行なわれると、クロック
サイクル♯６において、データ信号ａ０、ａ１、ａ２、
ａ３およびａ４は、すべて、クロック活性化信号ＣＬＫ
ＥＮが活性状態となった後に与えられたデータ信号であ
る。したがって、このクロックサイクル♯６から除算器
５７の出力信号が有効となる。このクロックサイクル♯
２からクロックサイクル♯５において、除算器５７の出
力信号の値が所定値以上の場合、判定器５８は、入力デ
ータ信号に異常があると判定する。しかしながら、この
シフタ５４ａ〜５４ｄは、クロック活性化信号ＣＬＫＥ
Ｎの非活性化時、初期状態にセットされて、入力データ
ａ０の発生するシステム異常がない状態に設定されてお
り、判定器５８における誤判定は生じない。クロックサ
イクル♯６から、この入力データ信号に従った正確な判
定動作が行なわれる。

【０１０４】この図１１（Ａ）に示すように、クロック
活性化信号ＣＬＫＥＮに従って、必要な期間のみシフト
クロック信号ＣＬＫｂが与えられるシステムにおいて、
判定器５８の判定動作を、除算器５７の出力信号が有効
となるまで禁止する構成は不要となり、正確なシステム
の異常／正常を判定することができる。

【０１０５】したがって、たとえば図１２に示すよう
に、入力データ信号ａ０がセンサの出力信号であり、ク
ロック活性化信号ＣＬＫＥＮが所定時間間隔で活性化さ
れて、このセンサ出力をモニタし、システムの異常／正
常を判定する構成の場合においても、正確に、システム
の異常／正常を判定することができる。

【０１０６】なお、上述の実施の形態２においては、除
算器５７を用いて入力データ信号のあるクロックサイク
ル期間にわたる平均値を用いてシステムの異常／正常を
判定している。これに代えて、単に除算器が用いられ
て、加算器５６ｄの出力信号の値が所定値以上の場合
に、システムに異常があるか否かを判定する構成が用い
られてもよい。

【０１０７】また、上述の図１１（Ａ）の構成において
は、いわゆる「移動平均」を求める構成が用いられてい
る。しかしながら、たとえばセンサ出力をデジタルフィ
ルタによりフィルタ処理し、その処理結果に従ってシス
テムの異常／正常を判定する構成の場合においても、デ
ジタルフィルタは、同様、遅延回路がクロック信号に同
期して動作するシフト回路であり、このようなセンサの
出力をデジタルフィルタで処理して、所定の時間間隔で
間欠的にそのフィルタ出力をモニタすることによりシス
テムの異常／正常を判定する場合においても、同様の効
果を得ることができる。

【０１０８】また、システムの異常／正常を判定するの
ではなく、判定器５８の出力信号に従って、実行される
処理内容が選択されるように構成されてもよい。

【０１０９】また、この発明は、必要な期間のみシフト
用クロック信号が与えられてシフト動作を行なうクロッ
クシフト回路であれば適用可能である。たとえば、図１
１のシフタ５４ａ〜５４ｄにおいて、クロック活性化信
号ＣＬＫＥＮが活性状態となったとき、入力データ信号
ａ０と最終段の出力データ信号ａ４の論理の一致／不一
致に従って、所定の処理が行なわれるような回路装置で
あっても適用可能である。

【０１１０】また、本実施の形態１においては、同期型
半導体記憶装置が用いられており、この同期型半導体記
憶装置はクロック信号の立上がりエッジにおいて外部制
御信号を取込んでデータの読出を行なっている。しかし
ながら、このクロック信号の立上がりエッジおよび立下
がりエッジ両者を用いてデータの入出力を行なう同期型
半導体記憶装置であっても本発明は適用可能である。

【０１１１】

【発明の効果】以上のように、この発明に従えば、必要
なときのみクロック信号が与えられてシフト動作を行な
うクロックシフト回路において、このクロック信号が与
えられないとき、クロック印加期間を規定するクロック
活性化信号の非活性化に従ってクロックシフト回路の内
部を初期状態にリセットしているため、シフト動作再開
時においても、このクロックシフト回路の出力信号に従
った誤動作を防止することができ、また必要なときのみ
動作するため、消費電流を低減することができる。

【０１１２】すなわち、請求項１に係る発明に従えば、
同期型半導体記憶装置のデータ出力に対しマスクをかけ
る内部マスク指示信号発生部を、クロック信号が印加さ
れないとき、リセットしているため、クロック信号が再
び印加されてデータ読出が行なわれるときに誤ってデー
タ出力に対しマスクがかかるのを防止することができ、
正確なデータの読出を行なうことができるとともに、必
要なときのみこの内部マスク発生部を動作させることが
でき、消費電流を低減することができる。

【０１１３】請求項２に係る半導体記憶装置に従えば、
外部からのマスク指示信号に従って内部クロック信号に
同期して内部マスク指示信号を発生し、この内部マスク
指示信号に従って出力許可信号を活性／非活性化する構
成において、この内部クロック信号の発生期間を規定す
るクロック活性化信号の非活性化に応答して内部マスク
発生手段の出力が非活性状態となる初期状態にリセット
しているため、内部クロック信号が再び印加されてデー
タ読出動作が行なわれる場合においても、誤って出力許
可信号が非活性状態となって読出データに対しマスクが
かかるのを防止することができ、正確なデータの読出を
行なうことができるとともに、内部マスク発生手段を必
要なときのみ動作させることにより、消費電流を低減す
ることができる。

【０１１４】請求項３に係る発明に従えば、内部マスク
発生部は、内部クロック信号に同期してマスク指示信号
を取込んで内部マスク信号を発生しているため、内部ク
ロック信号に同期して内部マスク指示信号を生成するこ
とができ、正確なタイミングで読出データに対しマスク
をかけることができる。

【０１１５】請求項４に係る発明に従えば、内部マスク
発生手段は、内部クロック信号に同期して取込んだマス
ク指示を内部クロック信号の所定サイクル期間シフトし
て内部マスク指示信号を発生するように構成しているた
め、内部回路のマスク印加部の動作タイミングに対する
要求が緩和され、余裕をもって読出データに対しマスク
をかけることが可能となる。請求項５に係る発明に従え
ば、リセット手段が、この内部マスク発生手段のシフト
手段の各シフト段の出力をリセットするように構成して
いるため、内部マスク指示手段の内部出力データがすべ
て初期状態にリセットされ、シフト動作再開時におい
て、正確に、与えられるマスク指示に従って内部マスク
指示を生成することができる。

【０１１６】請求項６に係る発明に従えば、シフト手段
のシフト動作を行なうクロック信号の印加期間を規定す
るクロック活性化信号の非活性化時、このシフト手段を
初期状態にセットするように構成しているため、このシ
フト手段出力に従って所定の処理を行なう処理手段の処
理内容にエラーが生じるのを防止することができ、正確
な処理動作を保証することができるとともに、シフト手
段を必要なときのみ動作させることができ、消費電流を
低減することができる。

【０１１７】請求項７に係る発明に従えば、クロック活
性化信号の活性化時発生されるクロック信号に同期して
与えられる信号を取込みかつシフトして出力するシフト
手段において、このクロック活性化信号の非活性化時シ
フト手段を初期状態にセットするように構成しているた
め、シフト手段のシフト動作再開時において、その出力
信号にエラー信号が発生するのを防止することができ、
正確に動作しかつ消費電流を低減することのできるクロ
ックシフト回路を実現することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う同期型半導体
記憶装置の全体の構成を概略的に示す図である。

【図２】 図１に示すコマンドデコーダおよび行系制御
回路の構成を概略的に示す図である。

【図３】 図２に示す回路の動作を示すタイミングチャ
ートである。

【図４】 （Ａ）は、図１に示すクロック制御回路の構
成を示し、（Ｂ）は、このクロック制御回路の動作を示
すタイミングチャート図である。

【図５】 （Ａ）は、図１に示すクロック発生回路の構
成の一例を示し、（Ｂ）は、このクロック発生回路の動
作を示すタイミングチャート図である。

【図６】 図１に示すマスク制御回路の構成を概略的に
示す図である。

【図７】 図１に示すマスク制御回路の具体的構成の一
例を示す図である。

【図８】 図１に示す入出力制御回路に含まれる出力制
御回路の構成の一例を示す図である。

【図９】 図１に示す入出力回路に含まれる出力バッフ
ァの構成を概略的に示す図である。

【図１０】 図１に示す同期型半導体記憶装置の動作を
示すタイミングチャート図である。

【図１１】 （Ａ）は、この発明の実施の形態２に従う
クロックシフト回路を用いたシステム回路装置の構成を
概略的に示し、（Ｂ）は、その動作を示すタイミングチ
ャート図である。

【図１２】 図１１（Ａ）に示す回路装置の動作態様を
説明するための図である。

【図１３】 従来の同期型半導体記憶装置の全体の構成
を概略的に示す図である。

【図１４】 図１３に示す同期型半導体記憶装置の要部
の構成を概略的に示す図である。

【図１５】 従来の同期型半導体記憶装置のデータ読出
時の動作を示すタイミングチャート図である。

【図１６】 （Ａ）は、図１および図１３に示すＤＱＭ
バッファの構成の一例を示し、（Ｂ）は、このＤＱＭバ
ッファの動作を示すタイミングチャート図である。

【図１７】 （Ａ）は、図１３に示すマスク制御回路の
構成の一例を示し、（Ｂ）は、このマスク制御回路の動
作を示すタイミングチャート図である。

【図１８】 従来の同期型半導体記憶装置の問題点を説
明するための図である。

【符号の説明】

１ メモリセルアレイ、２ アドレスバッファ、３ 行
選択回路、４ 列選択回路、５ センスアンプ＋ＩＯゲ
ートブロック、６ 入出力回路、６ｂ 出力バッファ、
８ コマンドデコーダ、８ａ リードコマンドデコー
ダ、８ｂ アクティブコマンドデコーダ、８ｃ プリチ
ャージコマンドデコーダ、９ 行系制御回路、９ａ セ
ット／リセットフリップフロップ、１０ 列系制御回
路、１１ 入出力制御回路、１１ｃ 出力制御回路、１
２ クロック入力バッファ、１３ クロック発生回路、
１４ ＤＱＭバッファ、２０ クロック制御回路、２５
マスク制御回路、２５ａ，２５ｂ，２５ｃ シフト回
路、２５ｄ リセット手段、５０ クロック制御器、５
２ クロック発生器、５４ａ，５４ｂ，５４ｃ，５４ｄ
シフタ、５６ａ，５６ｂ，５６ｃ，５６ｄ 加算器、５
７ 除算器、５８ 判定器。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期してデータの出力を
   行なう同期型半導体記憶装置であって、 データ読出指示に応答して、選択メモリセルのデータを
   内部クロック信号に同期して読出して装置外部へ出力す
   る読出／出力手段、 前記読出／出力手段のデータ出力に対してマスクをかけ
   るマスク指示を受け、前記内部クロック信号に同期して
   シフト動作を行なって内部マスク指示を発生する内部マ
   スク発生手段、 クロック活性化信号に応答して、前記クロック信号に同
   期した前記内部クロック信号を発生して前記読出手段お
   よび前記内部マスク発生手段へ与える内部クロック発生
   手段、 前記内部マスク指示の活性化に応答して前記読出／出力
   手段から装置外部へのデータ出力を停止させるマスク手
   段、および前記クロック活性化信号の非活性化に応答し
   て前記内部マスク発生手段をリセットするリセット手段
   を備える、同期型半導体記憶装置。
2. 【請求項２】 クロック信号に同期してデータの出力を
   行なう同期型半導体記憶装置であって、 クロック活性化信号の活性化に応答して、前記クロック
   信号に同期した内部クロック信号を発生するクロック発
   生手段、 前記クロック信号に同期して与えられるデータ読出指示
   に応答して、出力許可信号を所定期間活性状態へ駆動す
   る読出活性化手段、 前記出力許可信号の活性化時活性化され、前記内部クロ
   ック信号に同期して与えられた内部読出データを装置外
   部へ出力する出力手段、 前記出力手段からのデータ出力に対してマスクをかける
   マスク指示を受け、前記内部クロック信号に同期して内
   部マスク指示を発生する内部マスク発生手段、 前記内部マスク発生手段からの内部マスク指示の活性化
   に応答して前記出力許可信号を非活性化する手段、およ
   び前記クロック活性化信号の非活性化に応答して前記内
   部マスク発生手段をその出力が非活性状態となる初期状
   態にリセットするリセット手段を備える、同期型半導体
   記憶装置。
3. 【請求項３】 前記内部マスク発生手段は、前記内部ク
   ロック信号に同期して前記マスク指示を取込んでかつシ
   フトして前記内部マスク指示を発生する手段を含む、請
   求項１または２記載の同期型半導体記憶装置。
4. 【請求項４】 前記内部マスク発生手段は、前記内部ク
   ロック信号に同期して、取込んだマスク指示を前記内部
   クロック信号の所定サイクル期間シフト動作を行なって
   前記内部マスク指示を発生するシフト手段を含む、請求
   項３記載の同期型半導体記憶装置。
5. 【請求項５】 前記リセット手段は、前記シフト手段の
   各シフト段の出力をリセットする手段を含む、請求項４
   記載の同期型半導体記憶装置。
6. 【請求項６】 クロック活性化信号に応答してクロック
   信号を発生するクロック発生手段、 前記クロック発生手段からのクロック信号に同期して、
   与えられた信号を取込みかつシフトして出力するシフト
   手段、 前記シフト手段から出力される信号に従って所定の処理
   を行なう処理手段、および前記クロック活性化信号の非
   活性化に応答して前記シフト手段を初期状態にリセット
   するリセット手段を備える、クロックシフト回路装置。
7. 【請求項７】 クロック活性化信号の活性化時発生され
   るクロック信号に同期してシフト動作を行なうクロック
   シフト回路であって、 クロック信号に同期して、与えられた信号を取込みかつ
   シフトして出力するシフト手段、および前記クロック活
   性化信号の非活性化に応答して前記シフト手段を初期状
   態にリセットするリセット手段を備える、クロックシフ
   ト回路。