JP2002298580A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作時においても内部データを正確かつ
確実に取込んで転送する。 【解決手段】 第１の回路（２００）に対し、内部クロ
ック信号に対し動作周波数に応じた遅延時間を有する遅
延回路を利用して生成されるクロック信号（ＦＣＬＫ）
を与えて活性化し、第１の回路の出力信号を受ける第２
の回路（２１０）に対し、外部クロック信号に対し位相
調整されたクロック周波数に依存しない固定遅延を有す
るクロック信号（ＬＣＬＫ）を与えて動作させる。第２
の回路（２１０）の動作タイミングをできるだけ遅くす
ることができ、第１の回路の動作条件を緩和でき、高速
データ転送が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に外部からのクロック信号に同期して動作す
るクロック同期型半導体記憶装置のデータ出力部の構成
に関する。より特定的には、この発明は、クロック同期
型半導体記憶装置において高速で内部データを伝達する
ための構成に関する。

【０００２】

【従来の技術】図３７は、従来のクロック同期型半導体
記憶装置のデータ読出に関連する部分の構成を概略的に
示す図である。図３７において、データ読出部は、外部
クロック信号ＣＬＫｅをバッファ処理して内部クロック
信号ＣＬＫｉを生成する内部クロック発生回路１と、内
部クロック信号ＣＬＫｉとアドレス／コマンド制御回路
３からの動作モード指示（コマンド）とに従って各種制
御クロック信号ＣＬＫＲおよびＣＬＫＯなどを生成する
クロック制御回路２と、アドレスおよびコマンドＡＣＧ
を受け、内部アドレスおよび動作モード指示信号を生成
するアドレス／コマンド制御回路３と、アドレス／コマ
ンド制御回路３の制御の下にメモリセルの記憶データを
読出すメモリ回路４と、クロック制御回路２からの読出
クロック信号ＣＬＫＲに従ってメモリ回路４の選択メモ
リセルから読出されたデータを転送する読出回路５と、
クロック制御回路２からの出力クロック信号ＣＬＫＯに
従って読出回路５から転送されたデータを転送して外部
読出データＱを生成する出力制御回路６を含む。

【０００３】アドレス／コマンド制御回路３は、アドレ
スおよびコマンドＡＣＧに従って、データ読出時クロッ
ク制御回路２に対しデータ読出指示を指定するコマンド
を与える。このアドレス／コマンド制御回路３は、また
メモリ回路４に対しデータ読出を指示する読出指示信号
をアドレス信号とともに与える。

【０００４】メモリ回路４は、行列状に配列されるメモ
リセルと、アドレス／コマンド制御回路３からの内部ア
ドレス信号に従ってメモリセルの行および列を選択する
メモリセル選択回路を含む。読出回路５は、その構成に
ついては後に説明するが、プリアンプおよびシフタを含
み、メモリ回路４の選択メモリセルのデータを増幅し、
次いで読出クロック信号ＣＬＫＲに従って転送する。

【０００５】出力制御回路６は、その構成は後に詳細に
説明するが、出力クロック信号ＣＬＫＯに従って、読出
回路５から転送されたデータを取込み、バッファ処理し
て外部へ出力する。これらの読出クロック信号ＣＬＫＲ
および出力クロック信号ＣＬＫＯはともに、内部クロッ
ク信号ＣＬＫｉに基づいて遅延回路などを用いて生成さ
れる。

【０００６】この図３７に示す同期型半導体記憶装置に
おいては、外部クロック信号ＣＬＫｅをバッファ処理し
て生成される内部クロック信号ＣＬＫｉの立上がり／立
下がりエッジに同期して、アドレス／コマンドの取込が
行なわれ、次いで、読出クロック信号ＣＬＫＲに従って
内部読出データの転送が行われる。次いで、出力クロッ
ク信号ＣＬＫＯの立上がりまたは立下がりエッジに同期
して、出力制御回路６が、この内部読出データをバッフ
ァ処理して外部データＱを生成する。この半導体記憶装
置が、シングルデータレートの記憶装置の場合、内部ク
ロックＣＬＫｉの立上がりおよび立下がりの一方のエッ
ジで、データの外部出力が行なわれる。一方、この半導
体記憶装置がダブルデータレートの半導体記憶装置の場
合には、内部クロック信号ＣＬＫｉの立上がりエッジお
よび立下がりエッジ両者に同期してデータの出力が行な
われる。

【０００７】図３８は、図３７に示す読出回路５の構成
を概略的に示す図である。読出回路５においては、メモ
リ回路４から並列に読出される複数ビットのデータを、
選択的に内部読出データ線１０に転送する。この図３８
においては、１ビットのデータに対する構成を概略的に
示す。

【０００８】図３８において、読出回路５は、メモリ回
路４から内部データ線対ＩＯおよびＺＩＯ上に読出され
たデータを、プリアンプ活性化信号ＰＡＥｊの活性化に
応答して増幅するプリアンプ５ａと、プリアンプ５ａの
増幅データを、シフトクロック信号ＣＬＫｆに同期して
転送するシフタ５ｂを含む。このシフタ５ｂは、内部読
出データ伝達線１０を駆動する出力ドライバを含む。内
部読出データ伝達線１０に対し並列にプリアンプ５ａが
配置され、プリアンプ活性化信号ＰＡＥｊにより活性化
されたプリアンプの出力信号が、対応のシフタを介して
内部読出データ伝達線１０に伝達される。

【０００９】プリアンプ活性化信号ＰＡＥｊは、メイン
プリアンプ活性化信号ＰＡＥとプリアンプ選択信号とに
基づいて生成され、複数個並列に設けられるプリアンプ
の１つが活性化される。シフタ５ｂは、コラムレイテン
シシフタであり、（コラムレイテンシ−２）サイクル期
間の転送動作を行ない、外部に対し、リードコマンドが
与えられてからコラムレイテンシ期間経過後に、有効デ
ータが出力されるように内部データの転送期間を調整す
る。シフトクロック信号ＣＬＫｆは、内部クロック信号
ＣＬＫｉとプリアンプ選択信号とに基づいて生成され、
選択プリアンプに対して配置されたシフタに対してシフ
トクロック信号が与えられる。

【００１０】このシフタ５ｂの出力部にまたリードデー
タドライバが配置されていてもよい。内部読出データ伝
達線１０においては、データ読出時、１ビットのデータ
Ｑｉが内部クロック信号ＣＬＫｉに従って転送される。
プリアンプ活性化信号ＰＡＥｊおよび選択信号ＳＥＬｊ
は、それぞれ、コラムアドレス信号に基づいて生成さ
れ、かつその活性化タイミングが、内部クロック信号Ｃ
ＬＫｉに基づいて決定される。

【００１１】図３９は、図３７に示す出力制御回路６の
構成を概略的に示す図である。図３９において、出力制
御回路６は、読出データ伝達線１０上の内部読出データ
Ｑｉをディテクタイネーブル信号ＤＥＮの活性化に応答
して取込み増幅するリードデータディテクタａと、出力
クロック信号ＣＬＫＱに従って、このリードデータディ
テクタ６ａにより増幅されたデータを転送して外部出力
データＱを生成する出力バッファ回路６ｂを含む。

【００１２】リードデータディテクタ６ａは、内部クロ
ック信号ＣＬＫｉに同期して読出データＱｉをラッチ
し、次いで、このラッチしたデータを増幅して出力バッ
ファ回路ｂへ与える。図３７に示す出力クロック信号Ｃ
ＬＫＯは、リードデータディテクタイネーブル信号ＤＥ
Ｎおよび出力信号ＣＬＫＱの組に対応し、出力クロック
信号ＣＬＫＱは、データ読出時、内部クロック信号ＣＬ
Ｋｉを所定時間遅延して生成される。ディテクタイネー
ブル信号ＤＥＮも、同様、内部クロック信号ＣＬＫｉに
基づいて所定時間経過後、活性化される。

【００１３】これらの信号ＤＥＮおよびＣＬＫＱの有す
る遅延時間は、クロック信号ＣＬＫｉの周波数に応じて
調整され、クロック信号ＣＬＫｉの周波数に応じて変更
される。

【００１４】したがって、この出力制御回路６において
も、内部クロック信号ＣＬＫｉに同期してデータの増幅
および転送動作が行なわれ、出力データＱが、内部クロ
ック信号ＣＬＫｉに同期して出力される。

【００１５】

【発明が解決しようとする課題】図４０は、図３８に示
す読出回路５のデータ読出動作を示すタイミング図であ
る。図４０に示すように、データ読出を指示するリード
コマンドが与えられると、内部クロック信号ＣＬＫｉの
立上がりに同期して、読出活性化信号ＲＰが所定期間活
性状態となる（バースト期間の間）。ここで、バースト
期間は、１つのリードコマンドが与えられるとき、連続
して１つのデータ端子から出力されるデータの数を示
す。

【００１６】リード活性化信号ＲＰが活性化されると、
内部クロック信号ＣＬＫｉに従ってメインプリアンプ活
性化信号ＭＰＡＥが活性化される。このメインプリアン
プ活性化信号ＭＰＡＥとリードコマンド印加時に与えら
れたコラムアドレス信号により生成されるプリアンプ選
択信号とにより、図３８に示すプリアンプ活性化信号Ｐ
ＡＥｊが活性化される。メインプリアンプ活性化信号Ｍ
ＰＡＥ（プリアンプ活性化信号ＰＡＥｊ）が活性化され
ると、図３８に示すプリアンプ５ａが活性化され、内部
データ線ＩＯおよびＺＩＯ上のデータを増幅して、増幅
データＰＤを生成してシフタ５ｂへ与える。

【００１７】シフトクロック信号ＣＬＫｆが、内部クロ
ック信号ＣＬＫｉに従って生成され、シフタ５ｂは、シ
フトクロック信号ＣＬＫｆがＨとなるときにプリアンプ
５ａの出力データＰＤを取込み、シフトクロック信号Ｃ
ＬＫｆがＬレベルとなるとラッチ状態となる。したがっ
て、シフタ５ｂにおいては、このシフトクロック信号Ｃ
ＬＫｆの立上がりに同期して、その内部のデータが変化
する。

【００１８】シフトクロックＣＬＫｆに従ってシフタ５
ｂが所定のクロックサイクル期間シフト動作を行なっ
て、内部読出データ伝達線１０に、内部読出データＱｉ
伝達する。ここで、図４０において、シフタ５ｂが１ク
ロックサイクルのシフト動作を行なう場合が一例として
示される（コラムレイテンシが３に相当する）。

【００１９】シフトクロック信号ＣＬＫｆは、メインプ
リアンプ活性化信号ＭＰＡＥと別の経路で、メインプリ
アンプ活性化信号ＭＰＡＥと独立に、内部クロック信号
ＣＬＫｉとリード活性化信号ＲＰとに従って生成され
る。このシフトクロック信号ＣＬＫｆは、したがって、
内部クロック信号ＣＬＫｉに対し、遅延時間ｔｄを有し
ている。この遅延時間ｔｄは、クロック信号ＣＬＫｉの
周波数が一定であれば一定であり、遅延時間がクロック
周波数に応じて調整される遅延回路等を用いて生成され
る。

【００２０】したがって、このシフトクロック信号ＣＬ
Ｋｆが、メインプリアンプ活性化信号ＭＰＡＥの活性化
されて、プリアンプ５ａの出力データＰＤが確定状態と
なった後に、Ｈレベルに立上がると、シフタ５ｂは、正
確に、プリアンプ５ａの出力データＰＤを取込んで転送
を行なうことができる。

【００２１】図４１は、このシフトクロック信号ＣＬＫ
ｆと、メインプリアンプ活性化信号ＭＰＡＥの位相関係
を概略的に示す図である。リードコマンドが与えられて
から、内部データ線対ＩＯＰ（ＩＯ，ＺＩＯ）に、選択
メモリのデータが転送される。この選択メモリセルが、
内部データ線対ＩＯＰに伝達されて、プリアンプ５ａに
伝達されるまでに要する時間は、半導体記憶装置におい
て、配線遅延などにより、予め定められる。この時間を
考慮して、メインアンプ活性化信号ＭＰＡＥが、リード
コマンドが与えられてから時間ｔＡ経過後に活性化され
る。メインプリアンプ活性化信号ＭＰＡＥの活性化に従
って、プリアンプの出力データＰＤが変化する。

【００２２】一方、シフトクロック信号ＣＬＫｆは、リ
ードコマンドが与えられると、メインプリアンプ活性化
信号ＭＰＡＥと別の経路で生成されて、内部クロック信
号ＣＬＫｉに従って時間ｔｄ後Ｈレベルに立上がる。シ
フトクロック信号ＣＬＫｆは、一定のパルス幅を有して
いる。したがって、このシフトクロック信号ＣＬＫｆの
Ｈレベル期間が、プリアンプの出力データＰＤの変化前
に完了した場合、誤データの読出が行なわれ、正確なデ
ータの読出を行なうことができなくなる。

【００２３】シフトクロック信号ＣＬＫｆの有する遅延
時間ｔｄは、クロック信号ＣＬＫｉの周波数に応じて設
計時に最適設定されるが、製造パラメータのばらつきな
どにより変化し、したがって、このメインプリアンプ活
性化信号ＭＰＡＥおよびシフトクロック信号ＣＬＫｆを
別々の経路で形成した場合、タイミングマージンを見込
む必要があり、高速動作を行なうことができなくなると
いう問題が生じる。

【００２４】プリアンプ５ａからシフタ５ｂへのデータ
の伝達時間は、高速アクセスの観点からできるだけ短く
するのが好ましい。このため、通常動作周波数に応じて
プリアンプ５ａの活性化タイミングが変更され、高速動
作時においては、プリアンプ５ａは、できるだけ速いタ
イミングで活性化される。このとき、シフタ５ｂも、応
じて、その活性化タイミングが速くされるが、このシフ
タ５ｂの活性化タイミングを速くするためには、同様、
内部クロック信号ＣＬＫｉに従って、そのタイミングが
変更される。従って、プリアンプ５ａおよびシフタ５ｂ
の活性化タイミングをクロック信号の周波数に応じて変
更する必要があり、この変更時に上述のような、タイミ
ングのマージンなどの問題が生じる。

【００２５】また、このプリアンプ５ａにおいては、図
４０に示すように、１クロックサイクル期間、その出力
データＰＤをラッチしている。したがって、この１クロ
ックサイクル期間プリアンプ５ａが出力データＰＤをラ
ッチしている場合、図４１において破線で示すように、
プリアンプの出力データＰＤの変化後に、シフトクロッ
ク信号ＣＬＫｆが変化した場合、このシフトクロック信
号ＣＬＫｆに対して、プリアンプ出力データのセットア
ップ時間およびホールド時間を保持する必要があり、サ
イクル時間を短くすることができず、高速動作を行なう
ことができなくなるという問題が生じる。

【００２６】したがって、読出回路５において、シフタ
５ｂに対するシフトクロック信号ＣＬＫｆを、プリアン
プ５ａのプリアンプ活性化信号ＰＡＥｊ（メインプリア
ンプ活性化信号ＭＰＡＥ）と別の経路で、一定の遅延時
間を有して内部クロック信号ＣＬＫｉに基づいて生成す
る場合、タイミングマージンを大きくする必要があり、
また、プリアンプ出力データＰＤのシフトクロック信号
ＣＬＫｆに対するセットアップ／ホールド時間を保持す
る必要があり、高速でデータの読出を行なうことができ
なくなるという問題が生じる。

【００２７】シフトクロック信号ＣＬＫｆをプリアンプ
活性化信号ＭＰＡＥの活性化に応答して発生することも
考えられる。しかしながら、この場合、プリアンプの活
性化からシフトクロック信号の発生までに固有の遅延時
間が生じることになり、高速動作に対する障害となる。

【００２８】図４２は、図３９に示す出力制御回路６に
対する各信号を発生する部分の構成を概略的に示す図で
ある。この図４２に示す制御クロック発生回路は、図３
７に示すクロック制御回路２に含まれる。

【００２９】図４２において、クロック制御回路２は、
リードコマンドＲＥＡＤに従ってリード活性化信号ＲＰ
を生成するリード制御回路２ａと、リード制御回路２ａ
からのリード活性化信号ＲＰの活性化に従って、内部ク
ロック信号ＣＬＫｉを所定時間遅延して、ディテクタイ
ネーブル信号ＤＥＮを生成するディテクタクロック発生
回路２ｂと、リード活性化信号ＲＰの活性化時、内部ク
ロック信号ＣＬＫｉに同期して、所定の遅延時間を持っ
て出力クロック信号ＣＬＫＱを生成する出力クロック発
生回路２ｃを含む。これらのディテクタイネーブル信号
ＤＥＮおよび出力クロック信号ＣＬＫＱは、それぞれ、
内部クロック信号ＣＬＫｉに対し周波数に応じて設定さ
れた遅延時間を有しており、またそれぞれ所定の時間幅
を有している。

【００３０】この図４２に示すように、ディテクタイネ
ーブル信号ＤＥＮおよび出力クロック信号ＣＬＫＱを別
々の経路で生成する。出力クロック信号ＣＬＫＱは、デ
ータ出力時、内部で生成される出力イネーブル信号ＯＥ
の活性化に従ってバースト長期間、出力クロック信号Ｃ
ＬＫＱを生成する。この出力クロック信号ＣＬＫＱの発
生開始タイミングは、コラムレイテンシＣＬにより決定
される。一方、ディテクタイネーブル信号ＤＥＮは、出
力バッファ回路６ｂにおけるデータのラッチ転送動作を
考慮して、出力クロック信号ＣＬＫＱよりも早いタイミ
ングで活性化する必要があり、これらのデータクロック
発生回路２ｂおよび出力クロック発生回路２ｃは、それ
ぞれ別々の回路により生成される。

【００３１】したがって、図４３に示すように、リード
コマンドが与えられてから時間ｔＢ経過後に、図３９に
示すようにリードデータディテクタ６ａに対し内部読出
データＱｉが伝達されて確定状態となる。トランジスタ
パラメータのばらつきなどに起因して、ディテクタイネ
ーブル信号ＤＥＮの遅延時間が短くなり、時刻ｔ０にお
いてディテクタイネーブル信号ＤＥＮが活性化される
と、リードデータディテクタが、非確定状態の内部読出
データＱｉを内部に取込み増幅するため、正確なデータ
読出を行なうことができなくなる。

【００３２】ここで、データディテクタは、ディテクタ
イネーブル信号ＤＥＮが活性状態となるとラッチ状態と
なり、そのラッチしたデータを増幅する。したがって、
時刻ｔ０において、このデータディテクタ６ａがラッチ
状態となると、内部読出データＱｉの確定前に、ディテ
クタイネーブル信号ＤＥＮが活性化され、正確なデータ
の読出を行なうことができなくなる。したがって、この
内部読出データＱｉが確定した後の時刻ｔ１において、
ディテクタイネーブル信号ＤＥＮを活性化する必要があ
り、このディテクタイネーブル信号ＤＥＮの有する遅延
時間に対するマージンを見込む必要があり、高速動作を
行なうことができなくなる。

【００３３】特に、選択メモリセルから、図３８に示す
読出回路５を介して、リードデータディテクタ６ａにデ
ータが内部読出データ伝達線を介して伝達されるまでに
要する時間は、この読出回路におけるマージンを見込ん
で、クロック信号の周波数に応じて予め定められる。し
たがって、プロセスパラメータの変動により、このディ
テクタイネーブル信号ＤＥＮの遅延時間が変動した場
合、正確なデータを読出すことができなくなる。

【００３４】特に、クロック信号の周波数に応じて時間
ｔＢを変更する場合、この時間変更に応じてディテクタ
イネーブル信号ＤＥＮの発生タイミングをも調整する必
要があり、上述のタイミングの問題により高速化するこ
とができないという問題が生じる。

【００３５】このディテクタイネーブル信号ＤＥＮのマ
ージンを見込む必要があるため、時刻ｔ１においてディ
テクタイネーブル信号ＤＥＮが活性化された後に、時刻
ｔｃにおいて出力クロック信号ＣＬＫＱを活性状態とし
て、出力バッファ回路ｂにおけるデータの転送動作を行
なわせる必要があり、高速のデータの読出を行なうこと
ができなくなる。また、このとき、出力クロック信号Ｃ
ＬＫＱとディテクタイネーブル信号ＤＥＮが別々の経路
を介して形成されており、これらのディテクタイネーブ
ル信号ＤＥＮと出力クロック信号ＣＬＫＱのタイミング
マージンを考慮して、出力クロック信号ＣＬＫＱを活性
化する必要があり、出力バッファ回路の活性化タイミン
グが遅くなり、さらに、高速でデータの出力を行なうこ
とができなくなる。

【００３６】クロック同期型メモリの場合、出力バッフ
ァ回路６ｂは、クロック信号のエッジに同期してデータ
を出力することが要求される。したがって、出力クロッ
ク信号ＣＬＫＱに応答して出力バッファ回路が動作する
とき、データディテクタ６ａおよびバッファ回路の信号
伝播遅延を考慮して、出力バッファ回路６ｂを動作させ
る必要がある。この場合、これらの回路６ａおよび６ｂ
に対する制御信号ＤＥＮおよびＣＬＫＱは、クロック信
号ＣＬＫｉに従って生成されており、このタイミング調
整が困難となるという問題が生じる。

【００３７】具体的に、データディテクタ６ａおよび出
力バッファ６ａにおける信号伝播遅延が２ｎｓ(ナノ秒)
であり、クロックサイクルが１０ｎｓとすると、ディテ
クタイネーブル信号ＤＥＮがクロック信号ＣＬＫｉのエ
ッジから８ｎｓ後に活性化される。このクロックサイク
ルが例えば８ｎｓとなると、ディテクタイネーブル信号
ＤＥＮをクロック信号のエッジから６ｎｓ経過後に活性
化する必要がある。したがって、クロック信号のサイク
ル時間、すなわち周波数に応じて、これらの出力回路に
対する活性制御信号ＤＥＮおよびＣＬＫｉの活性化タイ
ミングを変更する必要があり、これらのタイミングマー
ジンを見込む必要があり、高速でデータを出力すること
ができなくなる。

【００３８】また、クロック信号の周波数に応じて出力
制御信号の活性化タイミングを変更する場合、前段の回
路のデータ転送タイミングをも調整する必要がある。正
確なデータ転送のためには、前段の回路とのタイミング
調整のマージンを見込む必要があり、高速動作をするこ
とができなくなるという問題が生じる。

【００３９】このディテクタイネーブル信号ＤＥＮの遅
延時間の変動に対するマージンを見込むため高速動作性
が阻害されるという問題は、ダブルデータレートモード
で出力する場合、より顕著となる。すなわち、ダブルデ
ータレートでデータを出力する場合、出力回路内部で並
列に読出された複数ビットのデータを直列データに変換
する必要があり、並列/直列変換回路において早いタイ
ミングでデータをラッチして、出力回路へ転送する必要
があり、より高速動作性が要求されるため、ダブルデー
タレートに対するタイミング条件が厳しくなり、高速動
作性を保証することができなくなるという問題が生じ
る。

【００４０】それゆえ、この発明の目的は、安定に、高
速でデータを出力することのできる同期型半導体記憶装
置を提供することである。

【００４１】この発明の他の目的は、容易に、内部のデ
ータ読出タイミングを最適化することのできる同期型半
導体記憶装置を提供することである。

【００４２】この発明のさらに他の目的は、高速で正確
にデータを読出すことのできる同期型半導体記憶装置を
提供することである。

【００４３】この発明のさらに他の目的は、高速で正確
に内部データを転送することのできる半導体装置を提供
することである。

【００４４】

【課題を解決するための手段】この発明の第１の観点に
従う半導体記憶装置は、基本クロック信号に従って出力
クロック信号を生成するクロック発生回路と、この基本
クロック信号から出力クロック信号と異なる態様で読出
クロック信号を生成する読出クロック生成回路と、読出
クロック信号に従ってメモリアレイの選択メモリセルの
データを内部データ線に伝達する内部読出回路と、出力
クロック信号に従って内部データ線のデータをラッチす
るラッチ回路と、出力クロック信号に従ってラッチ回路
のラッチデータを転送する出力回路を備える。

【００４５】好ましくは、出力クロック信号に従ってラ
ッチデータを直列データに変換して出力回路に伝達する
並列／直列変換回路が設けられる。

【００４６】好ましくは、さらに、出力クロック信号を
バッファ処理してラッチ回路および出力回路に伝達する
クロックリピータが設けられる。

【００４７】この出力クロック信号をそれぞれタイミン
グ調整してラッチ回路および出力回路へ伝達するための
クロック調整回路がさらに設けられる。

【００４８】また、これに代えて、好ましくは、出力ク
ロック信号を、それぞれタイミングを調整してラッチ回
路、前記並列／直列変換回路、および出力回路へ伝達す
るクロック調整回路が設けられる。

【００４９】また、好ましくは、クロック発生回路は、
基本クロック信号に対して位相調整された位相調整クロ
ック信号と基本クロック信号に対して位相が非調整の内
部クロック信号を出力クロック信号として発生する。ラ
ッチ回路は、この位相調整クロック信号と内部クロック
信号との合成クロック信号とに従ってラッチ動作を実行
する。

【００５０】また、好ましくは、クロック発生回路は、
基本クロック信号に対し位相調整された位相調整クロッ
ク信号と、位相非調整の内部クロック信号とを生成し、
ラッチ回路は、この位相非調整の内部クロック信号に応
答してラッチ状態となる閉込めゲートと、位相調整クロ
ック信号と位相非調整の内部クロック信号との合成クロ
ック信号に従って、閉込めゲートを介して伝達されたデ
ータを増幅するアンプ回路とを含む。

【００５１】また、さらに、好ましくは、出力クロック
信号を受け、選択信号に従って出力クロック信号、出力
クロック信号の反転クロック信号、出力クロック信号の
立上がりエッジおよび出力クロック信号の立下がりエッ
ジのいずれかを選択してラッチ回路へラッチトリガクロ
ック信号として印加するクロック選択回路が設けられ
る。

【００５２】また、好ましくは、並列／直列変換回路を
バイパスしてラッチ回路のデータを出力回路へ転送する
バイパス回路が設けられる。

【００５３】クロック発生回路は、好ましくは、基本ク
ロック信号に位相同期した第１および第２の位相調整ク
ロック信号を生成しする。好ましくは、さらに、クロッ
ク選択信号に従って並列／直列変換回路に対し、これら
の第１および第２の位相調整クロック信号のいずれかを
選択しかつ選択クロック信号のトリガエッジを選択し
て、該選択クロック信号をトリガ信号として並列／直列
変換回路へ与えるクロック選択回路が設けられる。

【００５４】この発明の第２の観点に係る半導体記憶装
置は、メモリアレイから転送されたデータを、外部クロ
ック信号に従って生成された第１のクロック信号に応答
して増幅するプリアンプ回路と、このプリアンプ回路か
らの出力データを第２のクロック信号に応答して転送す
るシフト回路とを含む。第２のクロック信号は、外部ク
ロック信号に対して位相調整されたクロック信号であ
る。

【００５５】好ましくは、外部クロック信号から第２の
クロック信号と異なる態様で生成された第３のクロック
信号とこの第２のクロック信号の一方を選択して、シフ
ト回路へ転送クロック信号として印加するクロック選択
回路が設けられる。

【００５６】また、好ましくは、プリアンプ回路は、３
値の相補信号を生成し、かつシフト回路は、このプリア
ンプ回路からの３値相補信号を転送して３値内部転送信
号として内部データを生成する。

【００５７】好ましくは、さらに、第１のクロック信号
に応答してプリアンプ回路の活性化の前にプリアンプ回
路を初期状態にリセットする回路が設けられる。

【００５８】この発明の第３の観点に係る半導体記憶装
置は、外部クロック信号から生成される第１のクロック
信号に従って、与えられたデータから第１のデータを生
成して出力する第１の回路と、この第１のクロック信号
と異なる態様で外部クロック信号から生成された第２の
クロック信号に従って第１の回路から生成されたデータ
に従って第２のデータを生成して出力する第２の回路と
を含む。

【００５９】好ましくは、第１のクロック信号は外部ク
ロック信号を遅延して生成されるクロック信号であり、
第２のクロック信号は、外部クロック信号を位相調整し
て生成されるクロック信号である。

【００６０】好ましくは、第２のクロック信号は、第１
のクロック信号に対して独立にタイミングが調整され
る。

【００６１】また、外部クロック信号から第１のクロッ
ク信号と同一態様で第３のクロック信号を生成する回路
と、この第３のクロック信号と第２のクロック信号の一
方に従って第２の回路を動作させるためのクロック制御
回路が設けられる。

【００６２】基本クロック信号または外部クロック信号
を位相調整して生成されるクロック信号を用いて、与え
られるデータのラッチまたは転送することにより、周波
数に応じて調整される固定遅延を利用する構成と異な
り、基本クロック信号または外部クロック信号の位相／
周波数が変化してもこれらのクロックエッジに対する内
部データの取込タイミングをデータ転送時間を考慮して
固定とすることができ、応じて、基本クロック信号の周
波数が変化しても正確なデータの取込を行なうことがで
きる。

【００６３】固定的に取りこみタイミングを設定するこ
とにより、前段の回路の信号転送タイミングをクロック
信号の周波数に応じて柔軟に調整することができ、前段
の回路の動作タイミングをクロック信号の周波数に応じ
て最適化することができる。

【００６４】また、出力回路または内部読出回路内にお
いて、同一のクロック信号から各トリガ信号を生成する
ことにより、タイミング調整が容易となり、タイミング
マージンを小さくすることができ、高速動作を保証する
ことができる。

【００６５】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う同期型半導体記憶装置のデータ
出力に関連する部分の構成を概略的に示す図である。図
１において、同期型半導体記憶装置は、外部クロック信
号ＣＬＫｅから内部クロック信号ＣＬＫｉを生成するク
ロック入力回路１と、クロック入力回路１からの内部ク
ロック信号ＣＬＫｉに対し、位相調整処理を施して出力
トリガクロック信号ＴＲＧＣＬＫを生成する位相制御回
路２２と、動作モードを指示するコマンドＣＭＤに従っ
て、各種動作制御用クロック信号を内部クロック信号Ｃ
ＬＫｉに基づいて生成するタイミング制御回路２０と、
タイミング制御回路２０からの制御クロック信号に従っ
て動作し、アドレス信号ＡＤＤによりアドレス指定され
たメモリセルを選択し、該選択メモリセルのデータを読
出すメモリ回路４と、タイミング制御回路２０からの読
出トリガクロック信号ＣＬＫＲに従ってメモリ回路４か
ら読出された内部読出データＭＱを内部データバス（内
部読出データ伝達線）１０に転送する読出回路５を含
む。

【００６６】ここで、内部データバス１０は、複数ビッ
ト（ｎビット）の内部読出データＲＤを転送するため、
内部読出データ線と同一参照番号を用いているが、内部
データバスと言う名称を用いる。

【００６７】クロック入力回路１は、バッファ回路、ま
たは差動増幅回路で構成され、外部クロック信号ＣＬＫ
ｅから、外部クロック信号ＣＬＫｅに対応する内部クロ
ック信号ＣＬＫｉを生成する。このクロック入力回路１
は、好ましくは、ワンショットパルス発生回路を含み、
内部クロック信号ＣＬＫｉのパルス幅を一定とし、内部
クロック信号ＣＬＫｉとして、パルス幅（Ｈレベル期
間）が外部クロック信号ＣＬＫｅのＨレベル期間に依存
しないクロック信号を生成する。

【００６８】タイミング制御回路２０は、コマンドＣＭ
Ｄが指定する動作モードに従って、この動作モードに必
要な各種内部制御クロック信号を、内部クロック信号Ｃ
ＬＫｉに基づいて生成する。内部クロック信号ＣＬＫｉ
のＨレベル期間が一定であると、内部クロック信号ＣＬ
Ｋｉの立上がりエッジおよび立下がりエッジ両者に同期
して各種内部動作を開始させる場合、外部クロック信号
ＣＬＫｉのパルス幅の変動にかかわらず、安定に内部動
作を所定のタイミングで行なわせることができる。タイ
ミング制御回路２０からのデータ読出クロック信号ＣＬ
ＫＲは、先のプリアンプ活性化信号およびシフトクロッ
ク信号両者を含む。

【００６９】位相制御回路２２は、位相ロックトループ
（ＰＬＬ）または遅延ロックトループ（ＤＬＬ）で構成
され、内部クロック信号ＣＬＫｉに対し、クロック信号
の周波数に依存しない一定の位相差を有する出力トリガ
クロック信号ＴＲＧＣＫを生成する。この出力トリガク
ロック信号ＴＲＧＣＫは、内部クロック信号ＣＬＫｉに
対し一定の位相差を有しており、常に、内部クロック信
号ＣＬＫｉに位相同期した出力トリガ信号ＴＲＧＣＫ
が、データ読出トリガクロック信号ＣＬＫＲと独立に生
成される。

【００７０】この出力トリガ信号ＴＲＧＣＫの有する遅
延時間は、クロック信号ＣＬＫｉの周波数に依存するこ
となく、クロック信号ＣＬＫｉに対して一定の遅延時間
を有しており(位相が進んでおり)、この遅延時間は固定
された遅延時間であるが、モード設定コマンドまたはア
ルミニウム配線等により電気的に切換えることはでき
る。クロック信号の周波数に依存しない遅延時間であ
り、固定遅延をクロック信号に対して有する。以下、こ
の出力トリガ信号ＴＲＧＣＫをクロック信号に対して固
定遅延の信号と称する。

【００７１】この位相制御回路２２における位相調整量
は、データ出力回路ＯＫＴでのデータ伝播遅延時間を考
慮して外部クロック信号ＣＬＫｅの周波数と独立に設定
することにより、最適なタイミングで内部データバス１
０上に読出された内部読出データＲＤを取込むことがで
き、また、読出回路５の活性化時間を高速動作時におい
ても充分に確保することができる。

【００７２】出力制御回路６は、内部データバス１０上
のｎビットのデータそれぞれに対応して設けられるデー
タ出力回路ＯＫＴを含む。図１においては、４ビットの
出力データＤＯ＜０＞−ＤＯ＜３＞に対して設けられる
データ出力回路ＯＫＴ０−ＯＫＴ３を代表的に示す。

【００７３】これらのデータ出力回路ＯＫＴ０−ＯＫＴ
３は、並列に動作し、それぞれ内部データバス１０上の
対応のデータビットを転送する。データ出力回路ＯＫＴ
０−ＯＫＴ３…の各々は、位相制御回路２２からの出力
トリガクロック信号ＴＲＧＣＫに同期して内部データバ
ス１０上の対応の読出データをラッチしかつ増幅するデ
ータディテクタ１６ａと、この出力トリガクロック信号
ＴＲＧＣＫに同期して、データディテクタ１６ａの増幅
したデータをバッファ処理して外部へ出力する出力バッ
ファ１６ｂを含む。

【００７４】データ出力回路内部のデータディテクタ１
６ａおよび出力バッファ１６ｂを、同じ出力トリガクロ
ック信号ＴＲＧＣＫで動作させることにより、後に詳細
に説明するように、データ出力回路ＯＫＴ内におけるデ
ータのラッチ、増幅および転送時間を最小時間とするこ
とができる。別々のクロック信号に同期してデータディ
テクタ１６ａおよび出力バッファ１６ｂを動作させた場
合、これらの別々のクロック信号に対するタイミングマ
ージンを考慮する必要があり、このため、データ出力回
路内でのデータの転送に時間を要する。しかしながら、
同一の出力トリガクロック信号ＴＲＧＣＫを利用するこ
とにより、図２に示すように、データディテクタ１６ｂ
および出力バッファ１６ｂをほぼ同じタイミングで動作
させることができ、このデータ出力回路ＯＫＴ内の信号
伝搬遅延期間のみで、読出データＲＤに従って外部出力
データＤＯを生成することができ、高速データ出力が可
能となる。

【００７５】図２は、図１に示す構成のデータ出力回路
の動作を示すタイミング図である。図２において、外部
クロック信号ＣＬＫｅから、１例として、所定の時間幅
を有する内部クロック信号ＣＬＫｉが、クロック入力回
路１により生成される。リードコマンドが与えられる
と、この内部クロック信号ＣＬＫｉを基準として、所定
の時間ｔＡ経過後に、読出トリガクロック信号ＣＬＫＲ
が、Ｈレベルに駆動される。この読出トリガクロック信
号ＣＬＫＲに従って読出回路５が動作し、内部読出デー
タＭＱを、内部データバス１０上に伝達し、内部読出デ
ータＲＤが、読出回路５からのデータに従って変化す
る。この読出トリガクロック信号ＣＫＲは、遅延回路を
用いて生成され、クロック信号ＣＬＫｉに対してクロッ
ク信号の周波数に応じて調整された一定の遅延時間を有
する。

【００７６】一方、出力トリガクロック信号ＴＲＧＣＫ
は、外部クロック信号ＣＬＫｅ（または内部クロック信
号ＣＬＫｉ）に対し、所定の位相差（固定遅延）ＴＤＰ
をもって活性化される。この出力トリガクロック信号Ｔ
ＲＧＣＫがＨレベルとなると、データディテクタ１６ａ
がラッチ状態となりかつラッチしたデータを増幅する。
したがって、この位相差ＴＤＰを、外部クロック信号Ｃ
ＬＫｅの周波数と独立に設定することにより、読出回路
５のデータ転送時間Ｔ１を充分に確保することができ、
内部データバス１０上に読出されたデータが確定状態と
なったとき、確実に、データディテクタ１６ａにより、
データのラッチ、および増幅動作（データディテクタ動
作）を行なうことができる。

【００７７】この位相差(時間差)ＴＤＰは、出力回路Ｏ
ＴＫにおける信号伝播遅延時間ＴＰと等しくすると、外
部クロック信号のエッジに同期してデータを出力するこ
とができる。すなわち、位相差ＴＤＰをクロック周波数
にかかわらず一定とすることにより、常に、データ出力
回路ＯＴＫは、その固有の伝播遅延時間ＴＰを考慮した
タイミングでデータ転送動作を行なうため、常に、デー
タ出力回路ＯＴＫのデータ転送時間のアクセス時間ＴＡ
Ｃに占める割合を小さくすることができ、応じてメモリ
回路４から読出回路５を介して内部データバス１０まで
のデータ転送時間ｔＡ＋Ｔ１を充分に長くすることがで
き、高速動作時においても正確にデータの読出を行なっ
て、データを外部へ出力することができる。

【００７８】すなわち、位相制御回路２２により、外部
クロック信号ＣＬＫｅに対し位相の進んだ出力トリガ信
号ＴＲＧＣＫを生成することにより、データ出力回路Ｏ
ＫＴにおける信号伝播遅延時間ＴＰを考慮してデータ出
力回路ＯＫＴを動作させて、クロック信号のエッジに同
期してデータを外部へ出力することができる。

【００７９】データディテクタ１６ａおよび出力バッフ
ァ１６ｂは、同じ出力トリガクロック信号ＴＲＧＤＫに
従って動作しており、したがって、この出力トリガクロ
ック信号ＴＲＧＣＫがＨレベルとなると、データ出力回
路ＯＫＴにおける信号伝搬遅延（ゲート遅延および配線
遅延）ＴＰの時間経過後に、出力データＤＯが確定状態
となる。したがって、このリードトリガクロック信号Ｃ
ＬＫＲに対し独立に、出力トリガクロック信号ＴＲＧＣ
Ｋを、外部クロック信号ＣＬＫｅに同期して位相調整を
行なって生成しており、出力トリガクロック信号ＴＲＧ
ＣＫを最適タイミングで活性化することができ、またリ
ードトリガクロック信号ＣＬＫＲを最適タイミングで活
性化することができる。

【００８０】したがって、リードコマンドが与えられて
からリードトリガクロック信号ＣＬＫＲが活性化される
までの時間ｔＡおよびリードデータバス１０上への読出
データＲＤの転送から、出力トリガクロック信号ＴＲＧ
ＣＫをＨレベルに立上げてデータディテクタ１６ａによ
るラッチおよび増幅動作を行なうまでの時間Ｔ１を最大
とすることができる。すなわち、リードコマンドが与え
られてから外部にデータが出力されるまでに必要とされ
る時間ＴＡＣを最小としても、正確に内部データを転送
することができ、高速アクセスが可能となる。また、外
部クロック信号ＣＬＫｅの周波数が高くなっても、内部
データ転送時間は充分に確保することができ、安定にか
つ高速で、データを出力することができる。

【００８１】ここで、出力トリガクロック信号ＴＲＧＣ
Ｋは、外部クロック信号ＣＬＫｅに対して位相が調整さ
れているように図２においては示す。この位相制御回路
２２は、内部クロック信号ＣＬＫｉに従って位相調整を
しており、内部クロック信号ＣＬＫｉが、外部クロック
信号ＣＬＫｅに従って生成されており、したがって、出
力トリガクロック信号ＴＲＧＣＫは、内部クロック信号
ＣＬＫｉに対して位相調整をすることにより、応じて、
外部クロック信号ＣＬＫｅをベースとして、位相調整が
行なわれる。

【００８２】また、クロック信号ＣＬＫｅまたはＣＬＫ
ｉに対し位相調整されたクロック信号を出力トリガ信号
として用いることにより、遅延回路を利用する場合と異
なり、クロック信号の周波数が変化しても位相差が固定
であり、確定データが出力される前に出力トリガ信号が
活性化されて誤データの転送が生じることが無く、安定
にデータを読み出すことが出来る。

【００８３】遅延回路を利用する場合、高速クロック信
号に同期してデータを出力する場合、この遅延回路の遅
延時間をクロック信号の周波数に応じて調整して、出力
トリガ信号の活性化タイミングを速くする必要があり、
内部読出データが出力される前にデータディテクタがラ
ッチおよび増幅する可能性がある。位相調整されたクロ
ック信号を出力トリガ信号として用いることにより、ク
ロック信号に対して位相調整することにより、外部クロ
ック信号(内部クロック信号)の周波数に係わらず、常に
外部クロック信号(内部クロック信号)に対し一定の位相
差を有する出力トリガ信号を生成することができ、デー
タディテクトタイミングをできるだけ遅くして、確定状
態の内部読出データが出力された時点でデータディテク
ト動作を実行することが出来る。

【００８４】なお、この図２において実線で示すデータ
読出タイミングにおいては、リードコマンドが与えられ
ると、そのクロックサイクル内で外部にデータＤＯが出
力されているように示される。しかしながら、実際に
は、コラムレイテンシが存在し、そのコラムレイテンシ
経過後に、有効データが出力される。図２においては、
クロック信号のタイミングを示すために、実線で示すタ
イミングにおいては、このコラムレイテンシは無視して
示している。理想状態のデータ出力タイミングを示す破
線のタイミングは、コラムレイテンシが１の場合のデー
タ出力に相当する。コラムレイテンシは、通常、読出回
路５内においてカラムレイテンシシフタにより、調整さ
れる。このコラムレイテンシ調整の読出回路の構成につ
いては後に詳細に説明する。

【００８５】図３は、図１に示す位相制御回路２２の構
成の一例を概略的に示す図である。図３において、位相
制御回路２２は、出力トリガクロック信号ＴＲＧＣＫを
所定時間遅延する遅延回路２２ｂと、遅延回路２２ｂの
出力遅延クロック信号を内部クロック信号ＣＬＫｉに位
相同期させる位相同期回路２２ａを含む。この位相同期
回路２２ａから、出力トリガクロック信号ＴＲＧＣＫが
生成される。遅延回路２２ｂは、図２に示す位相差ＴＰ
に相当する遅延時間を有し、その遅延時間はクロック信
号の周波数(動作周波数)に係わらず一定である。この遅
延回路２２ｂは、遅延時間が、固定されていれば良い。
この遅延回路２２ｂとしては、任意の構成の遅延回路を
利用することができ、また、この固定遅延時間は、マス
ク配線で設定されてもよくまたヒュウズ素子にトリミン
グ可能であってもよい。

【００８６】位相同期回路２２ａは、ＰＬＬまたはＤＬ
Ｌで構成され、内部クロック信号ＣＬＫｉとフィードバ
ック信号との位相同期を確立して、出力トリガクロック
信号ＴＲＧＣＫを生成する。この図３において、内部ク
ロック信号ＣＬＫｉが位相同期回路２２ａに与えられて
いるが、外部クロック信号ＣＬＫｅをバッファ処理した
クロック信号が位相同期回路２２ａへ与えられてもよ
い。この遅延回路２２ｂを利用することにより、出力ト
リガクロック信号ＴＲＧＣＫの活性化（Ｈレベル駆動）
タイミングを、データ出力回路ＯＫＴの信号伝播遅延時
間に応じて設定することができる。応じて、内部データ
バス１０上の読出データＲＤの確定タイミングを遅くす
ることができ、内部データ転送時間を充分に確保するこ
とができる。

【００８７】この遅延回路２２ｂの遅延時間は、モード
セットコマンドに従って設定されてもよく、また、マス
ク配線などにより変更されてもよい。クロック信号の周
波数に依存しない一定の遅延時間であればよい。

【００８８】図４は、図１に示すデータディテクタ１６
ａおよび出力バッファ１６ｂの構成の一例を示す図であ
る。この図４においては、内部読出データバス１０上に
は、相補データビットＲＤ<ｉ>およびＺＲＤ<ｉ>が伝達
される場合の構成を示す。

【００８９】図４において、データディテクタ１６ａ
は、インバータ２５からの補の出力トリガクロック信号
ＴＲＧＣＫＢに従って選択的に非導通状態となり、内部
ノードＮＤ１およびＮＤ２を内部読出データバスから分
離する閉込めゲート３０と、補の出力トリガクロック信
号ＴＲＧＣＫＢがＬレベルのときに活性化され、内部ノ
ードＮＤ１およびＮＤ２の電位を差動増幅する差動増幅
回路３１を含む。内部読出データバスの各内部読出デー
タ伝達線は、データ転送前、図示しないバスプリチャー
ジ回路により接地電圧レベルにプリチャージされかつイ
コライズされる。したがって、この差動増幅回路３１
は、交差結合されるＰチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）と、交差結合される
ＮチャネルＭＯＳトランジスタと、出力トリガクロック
信号ＴＲＧＣＫＢに従って交差結合されたＰチャネルＭ
ＯＳトランジスタを電源ノードに接続するディテクタ活
性化ＰチャネルＭＯＳトランジスタを含む。

【００９０】出力バッファ１６ｂは、相補出力トリガク
ロック信号ＴＲＧＣＫおよびＴＲＧＣＫＢに従って活性
化され、活性化時内部ノードＮＤ１およびＮＤ２の電位
をバッファ処理して内部ノードＮＤ５およびＮＤ６にそ
れぞれ伝達するトライステートインバータバッファ３５
ａおよび３５ｂと、内部ノードＮＤ５およびＮＤ６の信
号をそれぞれラッチするハーフラッチを構成するインバ
ータラッチ３６ａおよび３６ｂと、ノードＮＤ５の電位
を反転するインバータ３７ａと、ノードＮＤ６の信号を
バッファ処理して伝達するバッファ回路３７ｂと、イン
バータ回路３７ａおよびバッファ回路３７ｂの出力信号
に従って出力ノードＮＤＯを駆動する出力ドライバ３８
を含む。

【００９１】インバータラッチ３６ａおよび３６ｂの各
々は、一例として、２段の縦続接続されるインバータを
含む。インバータラッチ３６ａおよび３６ｂにより、内
部ノードＮＤ５およびＮＤ６を、それぞれ弱いラッチ力
でその信号をラッチする。

【００９２】出力ドライバ３８は、インバータ回路３７
ａの出力信号に従って出力ノードＮＤＯをＨレベルに駆
動するＰチャネルＭＯＳトランジスタと、バッファ回路
３７ｂの出力信号に従って出力ノードＮＤＯを接地電圧
レベルに駆動するＮチャネルＭＯＳトランジスタも含
む。この出力ノードＮＤＯから出力データＤＯ＜ｉ＞が
出力される（ｉ＝０−（ｎ−１））。

【００９３】この図４に示すデータ出力回路において
は、相補な内部読出データビットＲＤＢ＜ｉ＞およびＲ
ＤＢ＜ｉ＞が伝達される。出力トリガクロック信号ＴＲ
ＧＣＫがＨレベルとなると、補の出力トリガクロック信
号ＴＲＧＣＫＢがＬレベルとなり、閉込めゲート３０が
非導通状態となり、内部ノードＮＤ１およびＮＤ２が、
内部データバスから分離される。この状態で、差動増幅
回路３１が活性化され、内部ノードＮＤ１およびＮＤ２
の信号電位を差動増幅してＣＭＯＳレベルへ駆動する。
ノードＮＤ５およびＮＤ６の信号は、インバータラッチ
３６ａおよび３６ｂによりそれぞれラッチされる。した
がって、データディテクタ１６ａにおいて、出力トリガ
クロック信号ＴＲＧＣＫがＬレベルとなり、この差動増
幅動作が完了すると、再び閉込めゲート３０が導通し、
内部ノードＮＤ１およびＮＤ２が内部データバスに結合
される。

【００９４】出力バッファ１６ｂにおいては、ディテク
ト動作が完了し、差動増幅回路３１が非活性化される
と、トライステートインバータバッファ３５ａおよび３
５ｂが出力ハイインピーダンス状態となり、差動増幅回
路３１が増幅したをデータをラッチし、次に新しいデー
タが与えられるまで、出力ノードＮＤＯのデータビット
ＤＯ＜ｉ＞をラッチする。

【００９５】差動増幅回路３１の増幅動作と、出力バッ
ファ１６ｂのデータの取込は、同じ出力トリガクロック
信号に従って行なわれている。したがって、このデータ
ディテクタ１６ａにおいて、信号がラッチされて、増幅
動作が行なわれ、その出力ノードＮＤＯに、データが伝
達されるまでの期間ＴＰは、このデータ出力回路におけ
る信号伝播遅延時間のみを考慮するだけでよく、デ−タ
ディテクト動作および出力バッファ１６ｂにおけるデー
タ取込のタイミングマージンを考慮する必要がないた
め、最小とすることができる。

【００９６】一方、リードコマンドが与えられてから、
時間ＴＡ経過後に、このデータディテクタ１６ａにおい
てデータの検出動作が行なわれる。内部クロック信号Ｃ
ＬＫｉの周波数、すなわち外部クロック信号ＣＬＫｅの
周波数が決定されている場合、その動作仕様に従ってリ
ードコマンドが与えられてから有効データが出力される
時間ＴＡ＋ＴＰ＝ＴＡＣは、仕様値により設定される。
したがって、このデータ出力回路における信号伝搬に要
する時間ＴＰを最小とすることができる場合、リードコ
マンドが与えられてからメモリセルデータを読出して、
このデータディテクタまで転送するのに必要とされる時
間ＴＡを最大とすることかできる。これにより、クロッ
ク信号の周波数が高くなっても、内部読出に要する時間
ＴＡを長くとることができ、高速クロック信号に同期し
て安定にデータの読出を行なうことができる。

【００９７】また、この図４においては、出力バッファ
１６ｂおよびデータディテクタ１６ａが、同一の出力ト
リガクロック信号ＴＲＧＣＫに基づいて、その動作が制
御されており、データ出力回路内部の閉じた領域での信
号伝搬遅延を考慮して、タイミング調整を容易に行なう
ことができる。データディテクタ１６ａにおける信号伝
搬遅延を考慮して、出力バッファ１６ｂの活性化および
非活性化が行なわれるようにタイミングが調整されても
よい。

【００９８】なお、この図４に示すデータディテクタ１
６ａの構成においては、内部ノードＮＤ１およびＮＤ２
が、スタンバイ状態時Ｌレベルにプリチャージされてい
る。しかしながら、この内部データバス１０のプリチャ
ージ電位に応じて、このデータディテクタ１６ａの内部
ノードのプリチャージ電圧レベルは適当に定められれば
よく、また差動増幅回路３１の構成も、そのプリチャー
ジ電圧レベルに応じて適当に、定められればよい。たと
えば、内部データバスが、電源電圧Ｖｃｃレベルにプリ
チャージされる場合には、この差動増幅回路３１におい
ては、交差結合されたＮチャネルＭＯＳトランジスタに
対して、ＮチャネルＭＯＳトランジスタで構成されるデ
ィテクタ活性化トランジスタを配置し、交差結合された
ＰチャネルＭＯＳトランジスタは電源ノードに結合す
る。

【００９９】以上のように、この発明の実施の形態１に
従えば、データ出力回路を、外部クロック信号に対して
位相が調整された固定遅延の出力トリガクロック信号に
従ってその動作を制御しており、外部(内部)クロック信
号の周波数に係わらず常に内部読出データに対して最適
なタイミングで、データの取込、増幅、および転送を行
なうことができ、データ読出に対するタイミングマージ
ンを最適化することができ、高速でデータの読出を行な
うことができる。

【０１００】また、データ出力回路において、同一の出
力トリガクロック信号に基づいてデータディテクタおよ
び出力バッファの動作を制御しており、これらの回路に
おける信号伝搬のタイミングマージンを考慮する必要が
なく、最短の時間でデータを転送することができる。応
じて、内部読出データ伝搬時間を最大にとることがで
き、高速のクロックサイクルにおいても、十分にメモリ
セルデータを内部転送する時間を十分大きくすることが
でき、読出時の周波数特性を改善することができる。

【０１０１】［実施の形態２］図５は、この発明の実施
の形態２に従う同期型半導体記憶装置のデータ出力部の
構成を概略的に示す図である。この図５に示す構成にお
いては、データ出力回路ＯＫＴ０−ＯＫＴ３…に対し
て、それぞれ、位相制御回路２２からの出力トリガクロ
ック信号ＴＲＧＣＫを受けるクロックリピータＫＲＰ０
−ＫＲＰ３…が設けられる。これらのクロックリピータ
ＫＲＰ０−ＫＲＰ３…は、それぞれ、与えられた出力ト
リガクロック信号ＴＲＧＣＫをバッファ処理（波形整
形）して、対応のデータ出力回路ＯＫＴ０−ＯＫＴ３…
へ与える。他の構成は、図１に示す構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。

【０１０２】この図５に示すように、データ出力回路Ｏ
ＫＴ０−ＯＫＴ３…に対応して、クロックリピータＫＲ
Ｐ０−ＫＲＰ３…を配置することにより、位相制御回路
２２が、これらのデータ出力回路ＯＫＴ０−ＯＫＴ３…
に対して、出力トリガクロック信号ＴＲＧＣＫを伝達す
る必要がなく、位相制御回路２２の出力駆動負荷が軽減
され、高速で、出力トリガクロック信号ＴＲＧＣＫを伝
達することができる。また、クロックリピータＫＲＰ０
−ＫＲＰ３…が、それぞれ与えられた出力トリガクロッ
ク信号ＴＲＧＣＫに従って対応のデータ出力回路ＯＫＴ
０−ＯＫＴ３…に対する出力トリガクロック信号を伝達
しており、高速でかつ急峻な立上がりおよび立下がりを
有する出力トリガクロック信号を各対応のデータ出力回
路ＯＫＴ０−ＯＫＴ３…へ伝達することができ、正確か
つ高速で、データ出力回路ＯＫＴ０−ＯＫＴ３を動作さ
せることができる。

【０１０３】特に、たとえば、ロジックと同一半導体基
板に集積化される混載メモリにおいては、そのデータ出
力ビット数は、例えば１２８ビットと大きく、また通常
の同期型半導体記憶装置においても、たとえば３２ビッ
トとそのデータ出力ビットの幅は大きい。したがって、
このような、ビット幅の広い出力データを駆動する場
合、データ出力回路ＯＫＴの数が増大しても、データ出
力回路それぞれに対応して、クロックリピータＫＲＰを
配置することにより、高速で、位相制御回路２２からの
出力トリガクロック信号ＴＲＧＣＫを、データ出力回路
ＯＫＴ０−ＯＫＴ３、…各々に伝達することができる。

【０１０４】なお、図５に示す構成において、データ出
力回路それぞれに対応して、クロックリピータＫＲＰ
（ＫＲＰ０−ＫＲＰ３…）が配置されている。しかしな
がら、このクロックリピータＫＲＰは、所定数の出力デ
ータ回路毎に配置してもよい。この構成の場合、クロッ
クリピータは、直列に接続されてもよい。

【０１０５】なお、クロックリピータＫＲＰ０−ＫＲＰ
３…の構成は、単に与えられた信号を波形整形して、出
力する機能を有していればよく、クロックリピータとし
ては、バッファ回路、ドライブ回路などを利用すること
ができる。

【０１０６】以上のように、この発明の実施の形態２に
従えば、データ出力回路に対応して出力トリガクロック
信号をバッファ処理（波形整形）して伝達するクロック
リピータを配置しており、出力トリガクロック信号を生
成する位相制御回路の出力負荷が軽減され、高速で、デ
ータ出力回路へ出力トリガクロック信号を伝達すること
ができ、正確なタイミングで、データの取込、転送およ
び出力を行なうことができる。

【０１０７】［実施の形態３］図６は、この発明の実施
の形態３に従う同期型半導体記憶装置のデータ出力部の
構成を概略的に示す図である。図６において、内部デー
タバス１０に対し、並列に、データ出力回路ＯＫＴ０−
ＯＫＴ３、…が接続される。これらのデータ出力回路Ｏ
ＫＴ０−ＯＫＴ３…は、それぞれ同時に２ビットのデー
タを位相制御回路２２からの出力トリガクロック信号Ｔ
ＲＧＣＫに従って取込み、内部で、直列データに変換し
て、対応のデータ出力ノードに転送する。すなわち、こ
れらのデータ出力回路ＯＫＴ０−ＯＫＴ３、…の各々
は、出力トリガクロック信号ＴＲＧＣＫの立上がりエッ
ジおよび立下がりエッジ両者に同期して外部にデータを
出力し、ダブルデータレートでデータを転送する。

【０１０８】データ出力回路ＯＫＴ０−ＯＫＴ３…の各
々は同一構成を有し、図６において、データ出力回路Ｏ
ＫＴ０の内部構成を具体的に示す。

【０１０９】データ出力回路ＯＫＴ０は、内部データバ
ス１０の対応の２ビットのデータを取込み増幅するデー
タディテクタ４０と、データディテクタ４０が増幅した
２ビットのデータを直列データに変換して出力する直列
／並列（Ｐ／Ｓ）変換回路４２と、Ｐ／Ｓ変換回路４２
からの直列データビットを、対応のデータ出力ノードに
出力する出力バッファ４４と、出力トリガクロック信号
ＴＲＧＣＫに従ってこれらのデータディテクタ４０、Ｐ
／Ｓ変換回路４２および出力バッファ４４の動作タイミ
ングを制御する各制御信号を生成するクロック調整回路
４６を含む。

【０１１０】このクロック調整回路４６へは、また、エ
ッジ選択信号ＥＧＳＥＬが与えられ、データ取込のトリ
ガエッジが、出力トリガクロック信号ＴＲＧＣＫの立上
がりエッジおよび立下がりエッジのいずれであるかを指
定する。

【０１１１】この図６に示す構成において、クロック調
整回路４６が、出力トリガクロック信号ＴＲＧＣＫに従
ってデータディテクタ４０、Ｐ／Ｓ変換回路４２および
出力バッファ４４の動作タイミングを調整しており、し
たがって、１つのデータ出力回路ＯＫＴ内部においてタ
イミング調整が行なわれているだけであり、個々のデー
タ出力回路において、容易にこれらのデータディテクタ
４０、Ｐ／Ｓ変換回路４２および出力バッファ４４の動
作タイミングを調整することができる。このクロック調
整回路４６を利用することにより、Ｐ／Ｓ変換回路４２
における信号伝搬遅延を考慮して、データディテクタ４
０からのデータが、出力バッファ４４へ到達するタイミ
ングを容易に調整することができ、このデータ出力回路
ＯＫＴにおける信号伝搬遅延時間を最小時間に設定する
ことができる。

【０１１２】また、このタイミング調整は、信号伝播経
路が閉じたデータ出力回路個々の内部で実行しているた
め、この伝播遅延は予測可能であり、正確なタイミング
調整を行なうことができる。

【０１１３】図７は、図６に示すデータ出力回路の具体
的構成の一例を示す図である。図７において、データデ
ィテクタ４０は、ディテクタ活性化クロック信号ＤＥＣ
ＬＫＢがＨレベルのとき導通し、内部データバスＲＤ０
およびＲＤＢ０上の信号を通過させる閉込めゲート５０
と、ディテクタ活性化クロック信号ＤＥＣＬＫＢの活性
化時活性化され、この閉込めゲート５０からノードＮＤ
１０およびＮＤ１１に転送されたデータを増幅する差動
増幅回路５１と、相補ディテクタ活性化クロック信号Ｄ
ＥＣＬＫＢおよびＤＥＣＬＫの活性化時活性化され、ノ
ードＮＤ１０およびノードＮＤ１１それぞれの信号電位
を反転してノードＮＤ１４およびノードＮＤ１５に伝達
するトライステートインバータ５２ａおよび５２ｂと、
ノードＮＤ１４およびＮＤ１５の信号をラッチするイン
バータラッチ５３ａおよび５３ｂとを含む。これらの回
路部分により、内部データバス１０の１ビットのデータ
が取込まれて増幅される（データディテクトが行なわれ
る）。インバータラッチ５３ａおよび５３ｂは、それぞ
れ、２段の縦続接続されるインバータを含むハーフラッ
チの構成を有し、ノードＮＤ１４およびＮＤ１５の信号
をラッチする。

【０１１４】データ出力回路はさらに、ディテクタ活性
化クロック信号ＤＥＣＬＫＢに従って選択的に導通し、
内部データ線ＲＤ１およびＲＤＢ１の信号をノードＮＤ
１２およびＮＤ１３に伝達する閉込めゲート５４と、相
補ディテクタ活性化クロック信号ＤＥＣＬＫＢおよびＤ
ＥＣＬＫの活性化時活性化され、ノードＮＤ１２および
ＮＤ１３の電位を差動増幅する差動増幅回路５５と、相
補ディテクタ活性化クロック信号ＤＥＣＬＫＢおよびＤ
ＥＣＬＫの活性化時活性化され、ノードＮＤ１２および
ＮＤ１３の電位をぞれぞれ反転してノードＮＤ１６およ
びＮＤ１７へ伝達するトライステートインバータバッフ
ァ５６ａおよび５６ｂと、ノードＮＤ１６およびＮＤ１
７の電位をラッチするインバータラッチ５７ａおよび５
７ｂを含む。インバータラッチ５７ａおよび５７ｂの各
々は、２段の縦続接続されるインバータを含み、それぞ
れ、ノードＮＤ１６およびＮＤ１７の信号をラッチする
ハーフラッチの構成を有する。

【０１１５】図７に示すデータディテクタ４０の構成に
おいては、内部読出データ線ＲＤ０およびＲＤＢ０と内
部読出データ線ＲＤ１およびＲＤＢ１上に現われる２ビ
ットの内部読出データを、ディテクタ活性化クロック信
号ＤＥＣＬＫＢおよびＤＥＣＬＫに従って並列に取込み
増幅する。これらのディテクタ活性化クロック信号ＤＥ
ＣＬＫＢおよびＤＥＣＬＫは、内部クロック信号ＣＬＫ
ｉに従って位相調整された信号であり、さらにクロック
調整回路４６により活性化タイミングが調整される。

【０１１６】Ｐ／Ｓ変換回路４２は、相補クロック選択
信号ＳＥＬおよびＳＥＬＢの活性化時活性化され、ノー
ドＮＤ１４およびＮＤ１５の信号を反転してノードＮＤ
１８およびＮＤ１９へ伝達するトライステートインバー
タバッファ５８ａおよび５８ｂと、相補クロック選択信
号ＳＥＬおよびＳＥＬＢに従って選択的に活性化され、
ノードＮＤ１６およびＮＤ１７上の信号を反転してノー
ドＮＤ１８およびＮＤ１９へ伝達するトライステートイ
ンバータバッファ６０ａおよび６０ｂと、ノードＮＤ１
８およびＮＤ１９の信号をラッチするインバータラッチ
５９および６１を含む。トライステートインバータバッ
ファ５８ａおよび５８ｂは、トライステートインバータ
バッファ６０ａおよび６０ｂと相補的に活性化される。
これにより、データディテクタ４０により並列に検知さ
れた２ビットのデータが、１ビットの直列データに変換
されて、このＰ／Ｓ変換回路４２から順次出力される。

【０１１７】クロック選択信号ＳＥＬおよびＳＥＬＢ
は、コラムアドレス信号のたとえば最下位ビットに従っ
て、その発生順序が決定される。これらのクロック選択
信号ＳＥＬおよびＳＥＬＢも、また、内部クロック信号
ＣＬＫｉ（外部クロック信号ＣＬＫｅ）に対して位相が
調整されたクロック信号に基づいて生成されかつさらに
クロック調整回路４６によりタイミングが調整される。
このクロック選択信号ＳＥＬおよびＳＥＬＢは、図６に
示すエッジ選択信号ＥＧＳＥＬに従ってデータ読出時に
おいて位相調整された内部クロック信号に従ってトリガ
となるクロックエッジが選択されて生成される。

【０１１８】このエッジ選択信号ＥＧＳＥＬにより、外
部クロック信号の半サイクル単位でレイテンシが調整さ
れる。シングルデータレートでのデータ転送時において
は、このエッジ選択信号に従ってデータをクロック信号
の立上がりエッジで転送するかまたはクロック信号の立
下がりエッジで転送するかを決定される。ダブルデータ
レートでのデータ転送時においては、データ転送開始の
タイミングがクロック信号ＣＬＫの立上りであるのか立
下りであるのかが決定される。次に、この図７に示すデ
ータ出力回路の動作を図８に示すタイミング図を参照し
て説明する。

【０１１９】データ読出時においては、内部クロック信
号ＣＬＫｉに対し、クロック信号の周波数に応じた所定
の遅延時間をもって、読出トリガクロック信号ＣＬＫＲ
が発生され、この読出トリガクロック信号ＣＬＫＲに従
って読出回路が動作し、内部データバス上に、複数ビッ
トの読出データＲＤが伝達される。内部データバスは、
データ読出サイクルごとに、接地電圧レベルにプリチャ
ージされるため、内部データ線の電位がメモリセルから
のデータに応じて、接地電圧レベルから上昇する。

【０１２０】次いで、内部クロック信号ＣＬＫｉに対し
て位相が調整された固定遅延の出力トリガクロック信号
ＴＲＧＣＫが発生され、この出力トリガクロック信号Ｔ
ＲＧＣＫに従って、ディテクタ活性化クロック信号ＤＥ
ＣＬＫ（およびＤＥＣＬＫＢ）が発生される。ディテク
タ活性化クロック信号ＤＥＣＬＫがＬレベルの間、補の
ディテクタ活性化クロック信号ＤＥＣＬＫＢがＨレベル
であり、図７に示す閉込めゲート５０および５４は導通
状態にあり、データディテクタ４０の内部ノードＮＤ１
０−ＮＤ１３が、読み出されたデータに従って、それぞ
れ変化する。ここで、内部読出データは、相補信号であ
り、ノードＮＤ１０およびＮＤ１１の電位が、相補的に
変化し、またノードＮＤ１２およびＮＤ１３の電位レベ
ルが相補的に変化する。

【０１２１】データディテクタ活性化クロック信号ＤＥ
ＣＬＫがＨレベルとなると補のデータディテクタ活性化
クロック信号ＤＥＣＬＫＢがＬレベルとなり、閉込めゲ
ート５０および５４が非導通状態となり、また差動増幅
回路５１および５５が活性化され、ノードＮＤ１０−Ｎ
Ｄ１３の電圧レベルが、ＣＭＯＳレベルにまで変化す
る。この差動増幅回路５１および５５の増幅動作と並行
して、トライステートインバータバッファ５２ａ，５２
ｂ、５６ａおよび５６ｂが活性化され、ノードＮＤ１０
−ＮＤ１３上の信号が、反転して内部ノードＮＤ１４お
よびＮＤ１７にそれぞれ伝達される。

【０１２２】ディテクタ活性化クロック信号ＤＥＣＬＫ
がＬレベルに立下がると、このデータディテクタ４０内
において、データディテクト動作が完了し（差動増幅回
路の動作が活性化され）、閉じ込めゲート５０および５
４が導通し、ノードＮＤ１０およびＮＤ１３は、内部デ
ータバスに対して設けられたプリチャージ回路（図示せ
ず）により各内部読出データ線が、接地電圧レベルにプ
リチャージされる。

【０１２３】この状態において、トライステートインバ
ータバッファ５２ａ，５２ｂ，５６ａおよび６５ｂが、
出力ハイインピーダンス状態とされるため、データディ
テクタ４０において、ノードＮＤ１４−ＮＤ１７に、増
幅されたデータがラッチされる。

【０１２４】このデータディテクタ４０のデータ検出動
作と並行して、Ｐ／Ｓ変換回路４２においては、トライ
ステートインバータバッファ５８ａ，５８ｂ，６０ａお
よび６０ｂが、クロック選択信号ＳＥＬおよびＳＥＬＢ
に従って選択的に導通し、ノードＮＤ１４およびＮＤ１
５またはノードＮＤ１６およびＮＤ１７の信号が、ノー
ドＮＤ１８およびＮＤ１９に反転して伝達される。クロ
ック選択信号ＳＥＬおよびＳＥＬＢの一方がデータディ
テクト動作前にＨレベルとされて選択状態へ駆動され
る。

【０１２５】トライステートインバータバッファ５８ａ
および５８ｂまたは６０ａおよび６０ｂをデータディテ
クト動作前に動作可能状態とすることにより、データデ
ィテクタ４０の出力信号をトリガとして、このＰ／Ｓ変
換回路４２のデータが変化する。これにより、データデ
ィテクタ４０の信号伝播遅延時間のみでデータを出力バ
ッファ回路にまで伝達することができ、また、Ｐ／Ｓ変
換回路４２を速いタイミングで動作させることが出来、
余裕をもってデータディテクタ４０の出力データを並列
／直列変換することができ、高速で、データディテクタ
４０により検出されたデータをＰ／Ｓ変換回路４２に取
込むことが出来る。また、このデータ出力回路の信号伝
播時間を、より短くすることができる。

【０１２６】出力バッファ４４は、出力クロック信号Ｏ
ＵＴＣＫおよびＯＵＴＣＫＢに従って、このＰ／Ｓ変換
回路４２においてラッチされたデータに従って、出力ノ
ードＮＤＯを駆動する。したがって、この場合において
も、データディテクタ４０における信号伝搬遅延とＰ／
Ｓ変換回路４２における信号伝搬遅延を考慮して、この
出力クロック信号ＯＵＴＣＫおよびＯＵＴＣＫＢを変化
させることにより、高速で、最小の遅延時間をもって、
データＤＱを伝達することができる。また、出力トリガ
信号ＴＲＧＣＫが、このデータ出力回路の信号伝播時間
を考慮して定められた固定遅延の信号であり、外部クロ
ック信号のエッジに同期してデータを外部へ出力するこ
とができる。

【０１２７】ここで、後に詳細に説明するが、出力クロ
ック信号ＯＵＴＣＫおよびＯＵＴＣＫＢは、それぞれ、
出力トリガクロック信号ＴＲＧＣＫおよび補の出力トリ
ガクロック信号ＴＲＧＣＫＢに対し所定の遅延時間をも
って発生される（Ｈレベルへ駆動される）。この相補出
力トリガクロック信号を利用することにより、外部クロ
ック信号ＣＬＫｅの半サイクル毎に、クロックエッジに
同期してデータＤＯを出力することができる。

【０１２８】クロック調整回路４６において、出力トリ
ガクロック信号ＴＲＧＣＫに対するディテクタ活性化ク
ロック信号ＤＥＣＬＫの活性化タイミング、ディテクタ
活性化クロック信号ＤＥＣＬＫとクロック選択信号ＳＥ
Ｌとのタイミング関係および出力クロック信号ＯＵＴＣ
Ｋの出力トリガクロック信号ＴＲＧＣＫに対する位相調
整（時間調整）を実行することにより、タイミングマー
ジンを大きくとる必要がなく、高速でデータ転送を行な
うことができる。

【０１２９】特に、出力クロック信号ＯＵＴＣＫの遅延
調整については、個々のデータ出力回路が、ディテクタ
４０、Ｐ／Ｓ変換回路４２および出力バッファ４４によ
り限られた面積内において配置された構成要素で構成さ
れておりまた信号伝播経路も個々のデータ出力回路にお
いて閉じており、その内部の伝搬遅延を容易に測定する
ことができる。このデータ出力回路内部の信号伝搬遅延
に応じて、ゲート遅延を持って出力クロック信号ＯＵＴ
ＣＫの出力トリガクロック信号ＴＲＧＣＫおよびＴＲＧ
ＣＫＢに対する遅延時間を調整する。また、クロック選
択信号ＳＥＬを、ディテクタ活性化クロック信号ＤＥＣ
ＬＫの活性化（Ｈレベル）よりも早いタイミングで活性
化することにより、Ｐ／Ｓ変換回路４２における取込デ
ータは、データディテクタ４０の出力データをトリガと
して生成されるため、このデータ転送タイミングの関係
を容易に調整することができる。また、このデータディ
テックタ４０からＰ/Ｓ変換回路へのデータ転送時間を
短縮することができる。

【０１３０】図９は、図６に示すクロック調整回路４６
の構成を概略的に示す図である。図９において、クロッ
ク調整回路４６は、ディテクタ活性化クロック信号ＤＥ
ＣＬＫおよびＤＥＣＬＫＢを生成するディテクタ活性制
御回路４６ａと、相補出力トリガクロック信号ＴＲＧＣ
ＫおよびＴＲＧＣＫＢと偶数／奇数クロック選択信号Ｅ
／Ｏとに従ってクロック選択信号ＳＥＬおよびＳＥＬＢ
を生成するＰ／Ｓ活性制御回路４６ｂと、相補出力クロ
ック信号ＴＲＧＣＫおよびＴＲＧＣＫＢに従って、出力
クロック信号ＯＵＴＣＫおよびＯＵＴＣＫＧを生成する
出力活性制御回路４６ｃを含む。

【０１３１】これらの活性制御回路４６ａ−４６ｃの各
々へは、またレイテンシ調整のためのエッジ選択信号Ｅ
ＳＥＬが与えられる。Ｐ／Ｓ活性制御回路４６ｂに対し
ては、クロック選択信号ＳＥＬおよびＳＥＬＢの発生シ
ーケンスを決定するための偶数／奇数クロック選択信号
Ｅ／Ｏが与えられる。この偶数／奇数クロック選択信号
Ｅ／Ｏは、コラムアドレス信号のたとえば最下位ビット
により生成される。

【０１３２】エッジ選択信号ＥＧＳＥＬに従って、デー
タ出力のトリガタイミングが、出力トリガクロック信号
ＴＲＧＣＫの立上がりエッジであるのか立下がりエッジ
であるのかが決定される。このエッジ選択信号ＥＧＳＥ
Ｌにより、外部クロック信号ＣＬＫｅの半クロックサイ
クルでのレイテンシ調整が行なわれる。このエッジ選択
信号ＥＧＳＥＬにより、出力トリガクロック信号ＴＲＧ
ＣＫが、外部クロック信号ＣＬＫｅの立上がりエッジを
基準として生成されるのか、その立下がりエッジを基準
として生成されるのかが決定される。

【０１３３】偶数／奇数クロック選択信号Ｅ／Ｏによ
り、データディテクタ４０における２ビットのデータの
うちいずれを先に選択するのかが決定される。この場
合、出力トリガ信号として、相補内部クロック信号ＣＬ
ＫｉおよびＣＬＫｉＢに対して固定遅延を有する相補出
力トリガ信号ＴＲＧＣＫおよびＴＲＧＣＫＢを生成し、
これらのトリガ信号をエッジ選択信号に従って選択して
もよい。

【０１３４】図１０は、エッジ選択信号ＥＧＳＥＬと出
力トリガクロック信号ＴＲＧＣＫとの対応関係を示す波
形図である。図１０においては、外部クロック信号ＣＬ
Ｋｅの立上がりに同期して内部クロック信号ＣＬＫｉが
生成され、この外部クロック信号ＣＬＫｉの立下がりに
同期して内部クロック信号ＣＬＫｉＢが生成される。エ
ッジ選択信号ＥＧＳＥＬが、Ｈレベルにたとえば設定さ
れた場合には、図１０の（Ｉ）に示すように、出力トリ
ガクロック信号ＴＲＧＣＫとして、内部クロック信号Ｃ
ＬＫｉが選択される。一方、エッジ選択信号ＥＧＳＥＬ
がたとえばＬレベルに設定された場合、図１０の（Ｉ
Ｉ）に示すように、出力トリガクロック信号ＴＲＧＣＫ
として、補の内部クロック信号ＣＬＫｉＢが選択され
る。したがって、この出力トリガ信号ＴＲＧＣＫを、外
部クロック信号ＣＬＫｅの立上がりエッジおよび立下が
りエッジの一方に同期して変化させることができ、デー
タ読出時に必要とされるコラムレイテンシを、外部クロ
ック信号ＣＬＫｅの０．５サイクル単位で調整すること
ができる。

【０１３５】図１１は、偶数／奇数クロック選択信号Ｅ
／Ｏとクロック選択信号ＳＥＬとの対応関係を示す図で
ある。図１１の（Ｉ）に示すように、偶数／奇数クロッ
ク選択信号Ｅ／ＯがたとえばＨレベルに設定された場合
には、クロック選択信号ＳＥＬが、出力トリガクロック
信号ＴＲＧＣＫに従って生成される。一方、この偶数／
奇数クロック選択信号Ｅ／ＯがＬレベルに設定された場
合には、図１１の（ＩＩ）に示すように、クロック選択
信号ＳＥＬが、補の出力トリガクロック信号ＴＲＧＣＫ
Ｂに従って生成される。

【０１３６】出力クロック信号ＯＵＴＣＫは、出力活性
制御回路４６ｃにより、出力トリガクロック信号ＴＲＧ
ＣＫおよびＴＲＧＣＫＢの合成クロック信号として生成
され、これらの出力トリガクロック信号ＴＲＧＣＫおよ
びＴＲＧＣＫＢの立上がりエッジに対して、その遅延時
間が調整されて発生される。また、補の出力トリガクロ
ック信号ＴＲＧＣＫＢは、補の内部クロック信号ＣＬＫ
ｉＢに対し、位相調整して生成される(固定遅延を有す
る)。

【０１３７】この偶数／奇数クロック選択信号Ｅ／Ｏ
は、コラムアドレスのたとえば最下位ビットに基づいて
生成され、内部データバスのうち奇数データバス線およ
び偶数データバス線のうちいずれを先に選択するかを決
定する。データディテクタ４０を、出力トリガクロック
信号ＴＲＧＣＫに従って動作させ、Ｐ／Ｓ変換回路４２
において、クロック選択信号ＳＥＬに従って２ビットの
データを交互に選択しても、出力バッファ４４は、この
遅延調整された出力クロック信号ＯＵＴＣＫに従って、
外部クロック信号ＣＬＫｅの立上がりおよび立下がりエ
ッジに同期して、データを出力することができる。

【０１３８】なお、図１０および図１１において、エッ
ジ選択信号ＥＧＳＥＬのＨ／Ｌレベルと生成される出力
トリガクロック信号ＴＲＧＣＫの対応関係および、偶数
／奇数クロック選択信号Ｅ／ＯのＨレベルおよびＬレベ
ルと生成されるクロック選択信号ＳＥＬの対応関係は、
例示的なものであり、これらのエッジ選択信号ＥＧＳＥ
Ｌおよび偶数／奇数クロック選択信号Ｅ／Ｏとそれぞれ
選択される出力トリガクロック信号ＴＲＧＣＫおよびク
ロック選択信号ＳＥＬの対応関係が逆であってもよい。

【０１３９】図９に示すように、クロック調整回路４６
において、同じ出力トリガクロック信号ＴＲＧＣＫおよ
びＴＲＧＣＫＢに基づいて、データディテクタに対する
ディテクタ活性化クロック信号ＤＥＣＬＫ、およびＰ／
Ｓ変換回路に対するクロック選択信号ＳＥＬおよび出力
バッファに対する出力クロック信号ＯＵＴＣＫを生成し
ており、同一クロック信号に基づいてこれらのタイミン
グが決定されており、タイミング調整を容易に行なうこ
とができる。また、データディテクタがラッチ状態のと
きに、Ｐ／Ｓ変換回路に対するクロック選択信号ＳＥＬ
を活性化して、選択動作を開始させることにより、この
データディテクタの検出データをトリガとして、Ｐ／Ｓ
変換回路のラッチデータが変化するため、このデータデ
ィテクタからＰ／Ｓ変換回路への信号伝搬遅延を最小と
することができ、応じて、データディテクタから出力バ
ッファへのデータ伝搬遅延時間を最小とすることができ
る。応じて、データ出力回路での信号伝播遅延時間を最
小とすることができ、周波数特性を改善することができ
る(固定遅延を短くすることができる)。

【０１４０】また、出力クロック信号ＯＵＴＣＫの活性
化については、このデータ出力回路内の信号伝搬遅延を
考慮するだけであり、この伝播遅延は、各データ出力回
路それぞれにおいて決定されるため、この遅延時間は予
想可能であり、出力クロック信号ＯＵＴＣＫの遅延時間
を正確に調整することができる。

【０１４１】［実施の形態４］図１２は、この発明の実
施の形態４に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。この図１２に示す構成において
は、タイミング制御回路２０が、内部クロック信号ＣＬ
Ｋｉに従って、それぞれ所定の遅延時間を有する読出ク
ロック信号ＣＬＫＲと、ディテクト制御クロック信号Ｄ
ＣＴＬＫを生成する。このディテクト制御クロック信号
ＤＣＴＬＫは、外部クロック信号ＣＬＫｅまたは内部ク
ロック信号ＣＬＫｉに追随する一定の遅延時間を有する
位相非調整のクロック信号であり、その遅延時間は、ク
ロック信号の周波数に応じて変更される。

【０１４２】位相制御回路７０は、クロック入力回路１
からの内部クロック信号ＣＬＫｉとディテクト制御クロ
ック信号ＤＣＴＬＫとに従って、ディテクトトリガクロ
ック信号ＤＴＲＣＫと出力トリガクロック信号ＴＲＧＣ
Ｋを生成する。

【０１４３】出力トリガクロック信号ＴＲＧＣＫは、内
部クロック信号ＣＬＫｉに対して位相調整されたクロッ
ク信号であり、一方、ディテクトトリガクロック信号Ｄ
ＴＲＣＫは、ディテクト制御信号ＤＣＴＬＫと出力トリ
ガクロック信号ＴＲＧＣＫの早い方のクロックエッジを
トリガとして生成される。すなわち、データ読出時、内
部データバス１０上に読出データＲＤが伝達されたと
き、できるだけ早いタイミングで、データディテクト動
作を実行する。

【０１４４】データ出力回路ＯＫＴ０−ＯＫＴ３は、そ
れぞれ、先の実施の形態３と同様、２ビットのデータを
並列に検出するデータディテクタ４０と、このデータデ
ィテクタ４０の２ビットの並列データを直列データに変
換するＰ／Ｓ変換回路４２と、このＰ／Ｓ変換回路４２
の出力データを、バッファ処理して外部へ出力する出力
バッファ４４を含む。データディテクタ４０へは、ディ
テクトトリガクロック信号ＤＴＲＣＫが与えられ、一
方、出力トリガクロック信号ＴＲＧＣＫが、クロック調
整回路７２へ与えられる。このクロック調整回路７２
は、出力トリガクロック信号ＴＲＧＣＫのタイミングを
調整して、Ｐ／Ｓ変換回路４２および出力バッファ４４
の動作タイミングを設定する。クロック調整回路７２に
よるＰ／Ｓ変換回路４２および出力バッファ４４の動作
タイミングの設定は、先の実施の形態３と同様である。
ディテクトトリガクロック信号ＤＴＲＣＫに従ってデー
タディテクタ４０にできるだけ早いタイミングでデータ
ディテクト動作を行なわせることにより、データ出力回
路ＯＫＴ（ＯＫＴ０−ＯＫＴ３、…）におけるデータ転
送時間が、データ読出時のアクセス時間全体に占める割
合をできるだけ小さくし、データ読出時の周波数特性を
改善する。

【０１４５】図１３は、図１２に示す位相制御回路７０
およびタイミング制御回路２０の構成を概略的に示す図
である。図１３において、タイミング制御回路２０は、
リードコマンドまたは読出指示信号ＲＥＡＤの活性化時
（リード活性化信号ＲＰの活性化時）、内部クロック信
号ＣＬＫｉを所定時間遅延して読出トリガクロック信号
ＣＬＫＲを生成する遅延回路２０ａと、リードコマンド
または読出指示信号ＲＥＡＤの印加時、内部クロック信
号ＣＬＫｉを所定時間遅延してディテクト制御クロック
信号ＤＣＴＬＫを生成する遅延回路２０ｂを含む。遅延
回路２０ａの有する遅延時間は、遅延回路２０ｂが有す
る遅延時間よりも小さくされる。したがって、読出トリ
ガクロック信号ＣＬＫＲが発生されてから、ディテクト
制御クロック信号ＤＣＴＬＫが発生される。

【０１４６】位相制御回路７０は、内部クロック信号Ｃ
ＬＫｉを受け、この内部クロック信号ＣＬＫｉに対して
位相調整された出力トリガクロック信号ＴＲＧＣＫを生
成する位相調整回路７０ａと、位相調整回路７０ａから
の出力トリガクロック信号ＴＲＧＣＫとタイミング制御
回路２０からのディテクト制御クロック信号ＤＣＴＬＫ
とに従ってディテクトトリガクロック信号ＤＴＲＣＫを
生成するゲート回路７０ｂを含む。位相調整回路７０ａ
は、ＰＬＬまたはＤＬＬで構成され、内部クロック信号
ＣＬＫｉに対し周波数に依存しない一定の位相差を有す
る出力トリガクロック信号ＴＲＧＣＫを生成する。

【０１４７】ゲート回路７０ｂは、出力トリガクロック
信号ＴＲＧＣＫがＨレベルであるかまたはディテクト制
御クロック信号ＤＣＴＬＫがＬレベルのときにＬレベル
の信号を出力する。ゲート回路７０ｂにおいて、出力ト
リガクロック信号ＴＲＧＣＫの立上がりエッジとディテ
クト制御クロック信号ＤＣＴＬＫの立下がりエッジの早
い方のエッジを検出し、この早いエッジに従って、ディ
テクトトリガクロック信号ＤＴＲＣＫをＨレベルへ駆動
する。このディテクトトリガクロック信号ＤＴＲＣＫの
Ｈレベル期間の終了は、ディテクトトリガクロック信号
ＤＣＴＬＫにより規定される。次に、この図１２および
図１３に示す構成の動作について、図１４に示すタイミ
ングチャート図を参照して説明する。

【０１４８】リードコマンド（読出指示信号）ＲＥＡＤ
が与えられると、内部クロック信号ＣＬＫｉに従って、
読出トリガクロック信号ＣＬＫＲがＨレベルに駆動さ
れ、続いて期間Ｔｂ経過後、ディテクト制御クロック信
号ＤＣＴＬＫがＨレベルへ駆動される。これらのクロッ
ク信号ＣＬＫＲおよびＤＣＴＬＫは、遅延回路２０ａお
よび２０ｂにより生成されるため、内部クロック信号Ｃ
ＬＫｉに対してそれぞれ一定の遅延時間を有している。

【０１４９】一方、位相調整回路７０ａは、この内部ク
ロック信号ＣＬＫｉに対し、位相の進んだ出力トリガク
ロック信号ＴＲＧＣＫを生成する。この出力トリガクロ
ック信号ＴＲＧＣＫとディテクト制御クロック信号ＤＣ
ＴＬＫの時間差が、Ｔａであるとする。読出トリガクロ
ック信号ＣＬＫＲに従って、図１２に示すメモリ回路４
においてメモリセルが選択され、読出回路５を介して読
出データＲＤが伝達され、この内部データバス１０上の
データの信号レベルが変化する。ここで、内部データバ
スが、接地電圧レベルにプリチャージされる状態を一例
として示す。

【０１５０】次に、この出力トリガクロック信号ＴＲＧ
ＣＫの立上がりおよびディテクト制御クロック信号ＤＣ
ＴＬＫの立下がりの早い方のタイミングに従って、ディ
テクトトリガクロック信号ＤＴＲＣＫがＨレベルに立上
がる。図１４においては、出力トリガクロック信号ＴＲ
ＧＣＫがディテクト制御クロック信号ＤＣＴＬＫの立下
がりよりも早いタイミングで立上がる状態を示す。した
がって、この場合には、出力トリガクロック信号ＴＲＧ
ＣＫに従ってディテクトトリガクロック信号ＤＴＲＣＫ
が活性化され、図１２に示すデータディテクタ４０がデ
ィテクト動作を実行する。このディテクト動作が行なわ
れると、出力バッファ４４により、データ転送動作が行
なわれ、クロック調整回路７２の制御の下に、データが
順次転送される。

【０１５１】この図１４に示すように、内部データバス
１０上に読出データＲＤが伝達されたとき、ディテクト
制御クロック信号ＤＴＲＣＫをできるだけ早いタイミン
グで活性化する。ディテクト制御クロック信号ＤＣＴＬ
Ｋにより、内部読出データバス１０上に読出データＲＤ
が伝達されるタイミングが決定される。位相調整回路７
０ａにおける位相調整時間(固定遅延)が短く、出力トリ
ガクロック信号ＴＲＧＣＫがディテクト制御クロック信
号ＤＣＴＬＫの立下がりよりも遅く立上がっても、この
ディテクト制御クロック信号ＤＣＴＬＫの立下がりに従
ってディテクト動作を行なうことができ、ディテクト開
始タイミングを最適化することができる。これにより、
データ出力回路ＯＫＴにおけるデータ取込みから外部出
力までの信号伝搬に要する時間ＴＰを短くできる。逆
に、この内部メモリセルデータを内部読出データバスに
転送するのに要する時間を長くすることができる。これ
により、高速動作時においても安定に内部メモリセルデ
ータの読出を行なって外部クロック信号のエッジに同期
して出力することができ、データ読出の周波数特性を改
善することができる。

【０１５２】［変更例］図１５は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。図１５に
おいては、図１２に示す位相制御回路７０の構成を示
す。図１５において、この位相制御回路７０は、与えら
れたクロック信号と内部クロック信号ＣＬＫｉの位相同
期をとるためのロック・ループ７０ｃと、ロック・ルー
プ７０ｃの出力クロック信号ＤＫを所定時間遅延してロ
ック・ループ７０ｃへ与える遅延回路７０ｄと、ロック
・ループ７０ｃの出力クロック信号ＤＫとディテクト制
御クロック信号ＤＣＴＬＫとを受けるゲート回路７０ｅ
と、ゲート回路７０ｅの出力信号がＨレベルとなるとき
セットされかつロック・ループ７０ｃの出力クロック信
号ＤＫがＬレベルとなるとリセットされてディテクトト
リガクロック信号ＤＴＲＣＫを生成するセット／リセッ
トフリップフロップ７０ｆを含む。

【０１５３】遅延回路７０ｄにより出力クロック信号Ｄ
Ｋの内部クロック信号ＣＬＫｉに対する固定遅延が設定
される。ロック・ループ７０ｃは、ＰＬＬまたはＤＬＬ
で構成され、内部クロック信号ＣＬＫｉと遅延回路７０
ｄからのクロック信号との位相同期を確立する。

【０１５４】ゲート回路７０ｅは、クロック信号ＤＫが
Ｈレベルまたはディテクト制御クロック信号ＤＣＴＬＫ
がＬレベルのときにＨレベルの信号を出力する。

【０１５５】この図１５に示す位相制御回路７０の構成
において、図１６（Ａ）に示すように、出力クロック信
号ＤＫの立上がりエッジよりも、ディテクト制御クロッ
ク信号ＤＣＴＬＫの立下がりエッジが遅い場合には、ゲ
ート回路７０ｅが、ロック・ループ７０ｃの出力クロッ
ク信号ＤＫの立上がりに従ってＨレベルの信号を生成す
るため、セット／リセットフリップフロップ７０ｆがク
ロック信号ＤＫの立上りおよび立下がりに同期してセッ
トおよびリセットされるため、ディテクトトリガクロッ
ク信号ＤＴＲＣＫが、ロック・ループ７０ｃからの出力
クロック信号ＤＫに同期したクロック信号となる。

【０１５６】一方、図１６（Ｂ）に示すように、ディテ
クト制御クロック信号ＤＣＴＬＫの立下がりエッジが、
ロック・ループ７０ｃの出力クロック信号ＤＫの立上が
りエッジよりも早い場合には、ゲート回路７０ｅの出力
信号は、ディテクト制御クロック信号ＤＣＴＬＫの立下
がりに応答してＨレベルへ立上がる。したがって、セッ
ト／リセットフリップフロップ７０ｆは、ディテクト制
御クロック信号ＤＣＴＬＫの立下がりに応答してセット
されかつロック・ループ７０ｃからの出力クロック信号
ＤＫの立下がりに応答してリセットされる。

【０１５７】クロック信号ＤＫは、ロック・ループ（Ｐ
ＬＬまたはＤＬＬ）により、内部クロック信号ＣＬＫｉ
に対して周波数に依存しない所定の位相差を有してお
り、このディテクトトリガクロック信号ＤＴＲＣＫの前
縁が、ディテクト制御クロック信号ＤＣＴＬＫの立下が
りに応じて調整される。

【０１５８】したがって、この場合、ディテクトトリガ
クロック信号ＤＴＲＣＫは、基本的に内部クロック信号
ＣＬＫｉに対して位相調整されたクロック信号であり、
さらに、ディテクト制御クロック信号ＤＣＴＬＫによ
り、そのエッジ（前縁）が微調整されており、位相調整
されたクロック信号を、位相非調整のクロック信号を用
いてタイミングを微調整することにより、内部データバ
スに読み出されるデータの状態に応じて、できるだけ速
いタイミングで正確なデータのディテクト動作を行なう
ことができる。

【０１５９】なお、この図１５に示すロック・ループ７
０ｃからの出力クロック信号ＤＫは、出力トリガクロッ
ク信号ＴＲＧＣＫであってもよく、また別のクロック信
号であってもよい。

【０１６０】［実施の形態５］図１７は、この発明の実
施の形態５に従う同期型半導体記憶装置の主要部の構成
を概略的に示す図である。この図１７に示す構成におい
ては、データ出力回路ＯＫＴ（ＯＫＴ０−ＯＫＴ３、
…）に含まれるデータディテクタ４０に対するディテク
トトリガクロック信号ＤＴＲＣＫが、位相制御回路２２
からの出力トリガクロック信号ＴＲＧＣＫとタイミング
制御回路２０からのディテクト制御クロック信号ＤＣＴ
ＬＫを受けるトリガクロック発生回路７５から生成され
る。他の構成は、先の図１２に示す構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。

【０１６１】この図１７に示す構成において、トリガク
ロック発生回路７５は、出力トリガクロック信号ＴＲＧ
ＣＫの位相を、ディテクト制御クロック信号ＤＣＴＬＫ
の立下がりエッジに応じて調整して、ディテクトトリガ
クロック信号ＤＴＲＣＫを生成する。このトリガクロッ
ク発生回路７５の構成は、図１３または図１５に示す構
成と同じである。位相制御回路２２により位相調整され
た固定遅延の出力トリガクロック信号ＴＲＧＣＫを、タ
イミング制御回路２０からの周波数に応じた遅延時間を
有するディテクト制御クロック信号ＤＣＴＬＫに従っ
て、その前縁を調整することにより、実施の形態４と同
様の効果を得ることができる。

【０１６２】また、このトリガクロック発生回路７５
を、位相制御回路２２と別に設けることにより、トリガ
クロック発生回路７５をデータ出力回路ＯＫＴ近傍に配
置させることができ、このディテクトトリガクロック信
号ＤＣＴＬＫの配線をより短くでき、高速で、ディテク
トトリガクロック信号ＤＴＲＣＫを駆動することができ
る。

【０１６３】なお、クロック調整回路７２は、位相制御
回路２２からの出力トリガクロック信号ＴＲＧＣＫに従
って、Ｐ／Ｓ変換回路４２および出力バッファ４４の動
作タイミングを調整する。

【０１６４】［実施の形態６］図１８は、この発明の実
施の形態６に従う同期型半導体記憶装置の要部の構成を
概略的に示す図である。この図１８に示す構成において
は、データ出力回路ＯＫＴ０−ＯＫＴ３、…に含まれる
クロック調整回路７２に対し、位相制御回路２２からの
位相調整された出力トリガクロック信号ＴＲＧＣＫとタ
イミング制御回路２０からのディテクト制御クロック信
号ＤＣＴＬＫとが与えられる。クロック調整回路７２
は、与えられた出力トリガクロック信号ＴＲＧＣＫとデ
ィテクト制御クロック信号ＤＣＴＬＫに従って、対応の
データディテクタ４０、Ｐ／Ｓ変換回路、出力バッファ
４４に対する動作タイミングを決定する各種制御（クロ
ック）信号を生成する。したがって、各データ出力回路
内で個々に、データのディテクト、Ｐ／Ｓ変換および出
力のタイミング調整を行なうことができ、正確なタイミ
ング調整を行なうことができ、データ出力回路の特性に
応じた最適タイミングでデータの転送を行なうことがで
きる。

【０１６５】［実施の形態７］図１９は、この発明の実
施の形態７に従う半導体記憶装置の要部の構成を概略的
に示す図である。この図１９に示す構成においては、外
部から、相補クロック信号ＣＬＫｅおよびＣＬＫｅＢが
それぞれクロック入力回路１および７５へ与えられる。
クロック入力回路１から、内部クロック信号ＣＬＫｉが
生成され、クロック入力回路７５から補の内部クロック
信号ＣＬＫｉＢが生成される。タイミング制御回路２０
は、クロック周波数に応じて遅延時間が調整される遅延
回路を含み、内部クロック信号ＣＬＫｉに従って、周波
数に応じた遅延時間を有する読出トリガクロック信号Ｃ
ＬＫＲを生成して読出回路５へ与える。

【０１６６】一方、位相制御回路８０は、クロック入力
回路１および７５からの相補内部クロック信号ＣＬＫｉ
およびＣＬＫｉＢに従って、それぞれに対して位相調整
された固定遅延の相補出力トリガクロック信号ＴＲＧＣ
ＫおよびＴＲＧＣＫＢを生成する。これらの位相制御回
路８０からの相補出力トリガクロック信号ＴＲＧＣＫお
よびＴＲＧＣＫＢは、データ出力回路ＯＫＴ０−ＯＫＴ
３、…に含まれるクロック調整回路４６へ与えられる。
クロック調整回路４６は、相補出力トリガクロック信号
ＴＲＧＣＫおよびＴＲＧＣＫＢに従って、対応のデータ
ディテクタ４０、Ｐ／Ｓ変換回路４２および出力バッフ
ァ４４に対する動作タイミングを決定する制御信号を生
成する。

【０１６７】相補出力トリガクロック信号ＴＲＧＣＫお
よびＴＲＧＣＫＢを利用して、データ出力回路それぞれ
において、動作タイミングを決定する場合、ダブルデー
タレートでデータの出力を行なう場合において、これら
の相補出力トリガクロック信号ＴＲＧＣＫおよびＴＲＧ
ＣＫＢを利用することにより、容易に外部クロック信号
の半クロックサイクルごとにデータ出力タイミングを調
整することができる（図８および図１１参照）。これに
より、出力トリガクロック信号ＴＲＧＣＫおよびＴＲＧ
ＣＫＢを、それぞれ、デューティ５０とは異なるパルス
幅が一定の内部信号として生成しても、正確に、データ
のディテクト、Ｐ／Ｓ変換および外部データ出力を行な
うことができる。

【０１６８】この図１９に示す構成は、先の図６に示す
構成に対し、１つのトリガクロック信号ＴＲＧＣＫか
ら、補の出力トリガクロック信号ＴＲＧＣＫＢを生成す
る構成に代えて、外部から、相補クロック信号ＣＬＫｅ
およびＣＬＫｅＢを生成し、これらに基づいて、それぞ
れ位相調整された相補出力トリガクロック信号ＴＲＧＣ
ＫおよびＴＲＧＣＫＢを生成している点が異なり、その
動作内容は、図８および図１１に示すタイミング図と同
じである。この場合、外部クロック信号ＣＬＫｅおよび
ＣＬＫｅＢそれぞれに対して、位相調整された相補出力
トリガクロック信号ＴＲＧＣＫおよびＴＲＧＣＫＢを生
成しており、このクロック調整回路４６において、正確
に、データのディテクトタイミング等を調整することが
でき、より精密なタイミング調整を行なうことができ
る。

【０１６９】［実施の形態８］図２０は、この発明の実
施の形態８に従うクロック同期型半導体記憶装置の要部
の構成を概略的に示す図である。この図２０に示す構成
においては、位相制御回路８０が相補出力トリガクロッ
ク信号ＴＲＧＣＫおよびＴＲＧＣＫＢを生成して、デー
タ出力回路ＯＫＴ０−ＯＫＴ３、…に含まれるクロック
調整回路４６へ共通に与える。また、タイミング制御回
路２０が、内部クロック信号ＣＬＫｉに基づいて位相非
調整のディテクト制御クロック信号ＤＣＴＬＫを生成し
て、このデータ出力回路ＯＫＴ０−ＯＫＴ３、…に含ま
れるクロック調整回路４６へ与える。

【０１７０】データ出力回路ＯＫＴ０−ＯＫＴ３、…各
々においては、クロック調整回路４６が、相補出力トリ
ガクロック信号ＴＲＧＣＫおよびＴＲＧＣＫＢとディテ
クト制御クロック信号ＤＣＴＬＫとに従って、対応のデ
ータディテクタ４０、Ｐ／Ｓ変換回路４２および出力バ
ッファ４４の動作タイミングを調整する。

【０１７１】この図２０に示す構成は、図１８および図
１９に示す構成を組合わせた構成に対応する。したがっ
て、個々のデータ出力回路において、データの取込およ
びディテクト、Ｐ／Ｓ変換、および出力タイミングを調
整することができ、また、タイミング調整は個々のデー
タ出力回路ＯＫＴ０−ＯＫＴ３、…において行なわれる
ため、タイミング調整後の調整制御信号は長距離にわた
って伝搬される必要はなく、正確なタイミング調整を行
なうことができる。

【０１７２】なお、この図２０に示す構成においては、
クロック選択信号ＥＯＳＥＬおよびＥＧＳＥＬが、デー
タ出力回路ＯＫＴ０−ＯＫＴ３、…のクロック調整回路
４６へ共通に与えられている。偶数／奇数クロック選択
信号ＥＯＳＥＬは、ダブルデータレートでデータの出力
を行なう場合に、各データ出力回路において転送された
２ビットのデータのうちいずれを先に選択するかを示す
ために用いられる。エッジ選択信号ＥＧＳＥＬは、動作
開始をクロック信号ＣＬＫｉの立上りおよび立下りのい
ずれで決定するかを指定する。

【０１７３】以上のように、この発明の実施の形態８に
従えば、各データ出力回路内部で、位相調整されたクロ
ック信号および位相非調整のクロック信号を用いて、動
作タイミングを調整しており、データ出力回路の動作タ
イミングを最適化することが出来る。

【０１７４】［実施の形態９］図２１は、この発明の実
施の形態９に従うデータ出力回路ＯＫＴの構成を概略的
に示す図である。この図２１に示すデータ出力回路ＯＫ
Ｔは、内部読出データＲＤ＜０＞およびＲＤ＜１＞を並
列に受けて、１ビットの内部出力データＱＦに変換し
て、出力バッファを介して外部へ出力する。

【０１７５】このデータ出力回路ＯＫＴについては、先
の実施の形態１から８に示すように、複数のデータ出力
回路が設けられており、それぞれのデータ出力回路に対
し２ビットのデータが並列に与えられる。データビット
はそれぞれ、相補信号で表わされる。

【０１７６】図２１において、データ出力回路ＯＫＴ
は、閉込めクロック信号(ディテクトトリガクロック信
号)ＤＴＣＬＫに従って、与えられたデータを閉じ込め
かつアンプ活性化クロック信号ＡＥＣＬＫおよびＡＥＣ
ＬＫＢに従って閉じ込めたデータを増幅するデータディ
テクタ４０と、ＰＳ変換制御クロック信号(クロック選
択信号)ＳＥＬおよびＳＥＬＢに従って、このデータデ
ィテクタ４０から並列に出力される２ビットを順次選択
して直列データＱＦを生成するＰ／Ｓ変換回路４２と、
出力クロック信号ＯＵＴＣＫおよびＯＵＴＣＫＢに従っ
てＰ／Ｓ変換回路４２からの内部出力データＱＦをバッ
ファ処理して外部へ出力データＤＯとして出力する出力
バッファ４４を含む。これらのデータディテクタ４０、
Ｐ／Ｓ変換回路４２および出力バッファ４４に対する各
クロック信号は、クロック調整回路４６から生成され
る。

【０１７７】このクロック調整回路４６は、ディテクト
制御クロック信号ＤＣＴＬＫとクロック(エッジ)選択信
号ＥＧＳＥＬと相補出力トリガクロック信号ＴＲＧＣＫ
およびＴＲＧＣＫＢに従って閉込めクロック信号ＤＴＣ
ＬＫおよびアンプ活性化クロック信号ＡＥＣＬＫおよび
ＡＥＣＬＫＢを生成するディテクト制御クロック発生回
路９０と、偶数／奇数クロック選択信号ＥＯＳＥＬと相
補出力トリガクロック信号ＴＲＧＣＫおよびＴＲＧＣＫ
Ｂに従ってＰＳ変換制御クロック信号ＳＥＬおよびＳＥ
ＬＢを生成するＰＳ変換制御クロック発生回路９２と、
信号ＴＲＧＣＫＢおよびＴＲＧＣＫに従って出力タイミ
ングクロック信号ＯＵＴＣＫおよびＯＵＴＣＫＢを生成
する出力バッファ制御クロック発生回路９４を含む。ク
ロック調整回路４６へは、したがって、図２０に示す位
相制御回路８０からの位相調整された相補出力トリガク
ロック信号ＴＲＧＣＫＢおよびＴＲＧＣＫとタイミング
制御回路２０からの位相非調整のディテクト制御クロッ
ク信号ＤＣＴＬＫと偶数／奇数クロック選択信号ＥＯＳ
ＥＬが与えられる。

【０１７８】図２２は、データディテクタ４０、Ｐ／Ｓ
変換回路４２および出力バッファ４４の構成の一例を具
体的に示す図である。この図２２に示す構成は、図７に
示すデータ出力回路の構成と、データディテクタ４０に
与えられるクロック信号が異なるだけであり、他の構成
要素は同一であり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。

【０１７９】このデータディテクタ４０においては、閉
込めゲート５０および５４に対し、閉込めクロック信号
ＤＴＣＬＫが与えられる。差動増幅回路５１に対し、ア
ンプ活性化信号ＡＥＣＬＫＢが与えられ、トライステー
トインバータバッファ５２ａ，５２ｂ，５６ａおよび５
６ｂに対して相補アンプ活性化信号ＡＥＣＬＫおよびＡ
ＥＣＬＫＢが与えられる。Ｐ／Ｓ変換回路４２に対して
は、図７に示す構成と同様、ＰＳ変換制御クロック信号
ＳＥＬおよびＳＥＬＢが与えられ、出力バッファ４４に
対しては、出力クロック信号ＯＵＴＣＫおよびＯＵＴＣ
ＫＢが与えられる。データディテクタ４０のアンプ閉じ
込め動作およびデータディテクト動作のタイミングが互
いに異なる。

【０１８０】図２３は、図２１に示すクロック調整回路
４６の構成の一例を具体的に示す図である。図２３にお
いて、ディテクト制御クロック発生回路９０は、クロッ
クエッジ選択信号ＥＧＳＥＬに従って出力トリガクロッ
ク信号ＴＲＧＣＫおよびＴＲＧＣＫＢの一方を選択する
複合ゲート９０ａと、複合ゲート９０ａの出力信号とデ
ィテクト制御クロック信号ＤＣＴＬＫとを受けて閉込め
クロック信号ＤＴＣＬＫを生成するゲート回路９０ｂ
と、複合ゲート９０ａの出力信号とディテクト制御クロ
ック信号ＤＣＴＬＫとを受けるゲート回路９０ｃと、ゲ
ート回路９０ｃの出力信号と複合ゲート９０ａの出力信
号とに従ってセット／リセットされてアンプ活性化クロ
ック信号ＡＥＣＬＫおよびＡＥＣＬＫＢを生成するセッ
ト／リセットフリップフロップ９０ｄとを含む。

【０１８１】複合ゲート９０ａは、等価的に、クロック
エッジ選択信号ＥＧＳＥＬと出力トリガクロック信号Ｔ
ＲＧＣＫとを受けるＡＮＤ回路と、補の出力トリガクロ
ック信号ＴＲＧＣＫＢとクロックエッジ選択信号ＥＧＳ
ＥＬを受けるゲート回路と、これらのＡＮＤ回路とゲー
ト回路の出力を受けるＯＲ回路とを含む。このゲート回
路は、補の出力トリガクロック信号ＴＲＧＣＣＫＢがＬ
レベルでありかつクロックエッジ選択信号ＥＧＳＥＬが
ＨレベルのときにＨレベルの信号を出力する。

【０１８２】クロックエッジ選択信号ＥＧＳＥＬがＨレ
ベルのときには、この複合ゲート９０ａは、出力トリガ
クロック信号ＴＲＧＣＫに従ってその出力信号を生成す
る。一方、クロックエッジ選択信号ＥＧＳＥＬがＬレベ
ルのときには、この複合ゲート９０ａは、補の出力トリ
ガクロック信号ＴＲＧＣＫＢに従って出力信号を生成す
る。

【０１８３】ゲート回路９０ｂは、ディテクト制御クロ
ック信号ＤＣＴＬＫがＨレベルでありかつ複合ゲート９
０ａの出力信号がＬレベルのときにＨレベルの信号を生
成する。ゲート回路９０ｃは、ディテクト制御クロック
信号ＤＣＴＬＫがＬレベルであるかまたは複合ゲート９
０ａの出力信号がＨレベルのときにＨレベルの信号を出
力する。

【０１８４】セット／リセットフリップフロップ９０ｄ
は、ゲート回路９０ｃの出力信号が立上がるとセットさ
れてアンプ活性化信号ＡＥＣＬＫをＨレベルに立ち上げ
かつ補のアンプ活性化信号ＡＥＣＬＫＢをＬレベルに立
ち下げ、また、複合ゲート９０ａの出力信号がＬレベル
に立ち下がるとリセットされてアンプ活性化信号ＡＥＣ
ＬＫおよびＡＥＣＬＫＢを非活性化する。アンプ活性化
信号ＡＥＣＬＫおよびＡＥＣＬＫＢは、セット／リセッ
トフリップフロップ９０ｄの出力Ｑおよび／Ｑからそれ
ぞれ出力される相補な信号である。

【０１８５】ＰＳ変換制御クロック発生回路９２は、偶
数／奇数クロック選択信号ＥＯＳＥＬを反転して補のＰ
Ｓ変換制御クロック信号ＳＥＬＢを生成するインバータ
回路９２ａと、インバータ回路９２ａの出力信号を反転
して、ＰＳ変換制御クロック信号ＳＥＬを生成するイン
バータ回路９２ｂを含む。偶数／奇数クロック選択信号
ＥＯＳＥＬは、先に説明したように、コラムアドレスの
偶数／奇数に従って、内部クロック信号ＣＬＫｉに従っ
て生成される。この偶数／奇数クロック選択信号ＥＯＳ
ＥＬは、内部クロック信号ＣＬＫｉに対して位相調整さ
れたクロック信号であってもよく、また単に遅延回路に
より生成される位相非調整のクロック周波数に応じた遅
延を有するクロック信号であってもよい。データディテ
クタのディテクト動作時に、このＰ／Ｓ変換回路が導通
状態にあればよい。ディテクト動作時においては、ディ
テクトデータ確定前に、クロック選択信号ＳＥＬがＨレ
ベルとなり、データディテクト時に、Ｐ／Ｓ変換回路の
出力データが、ディテクトデータをトリガとして変化す
る。

【０１８６】出力バッファ制御クロック発生回路９４
は、出力トリガクロック信号ＴＲＧＣＫおよびＴＲＧＣ
ＫＢをそれぞれ所定時間τ遅延する遅延調整用の遅延素
子９４ａおよび９４ｂと、これらの遅延素子９４ａおよ
び９４ｂの出力信号のパルス幅を調整するパルス幅調整
素子９４ｃおよび９４ｄと、パルス幅調整素子９４ｃお
よび９４ｄの出力信号を受けて出力クロック信号ＯＵＴ
ＣＫを生成するＯＲ回路９４ｅと、ＯＲ回路９４ｅの出
力信号を反転して補の出力クロック信号ＯＵＴＣＫＢを
生成するインバータ９４ｆとを含む。

【０１８７】遅延素子９４ａおよび９４ｂは、マスク配
線で遅延時間が設定可能であるかまたはプログラム可能
な可変遅延素子で構成され、その遅延時間τが調整さ
れ、データ出力回路内においてデータディテクタから出
力バッファに到達するデータの伝搬遅延に対する遅延を
最適化する。パルス幅調整素子９４ｃおよび９４ｄは、
たとえばワンショットのパルス発生回路を含み、そのパ
ルス幅を調整することにより、ＤＤＲモードでのデータ
出力時における高速のデータ出力を可能にする。遅延素
子９４ａおよび９４ｂにより、出力バッファ４４におけ
るデータ待ち時間を最小とし、高速でデータを外部へ出
力する。次に、この図２１から図２３に示すデータ出力
回路の動作を図２４に示すタイミングチャート図を参照
して説明する。

【０１８８】まず、クロックエッジ選択信号（クロック
選択信号）ＥＧＳＥＬがＨレベルに設定され、図２３に
示す複合ゲート９０ａは、出力トリガクロック信号ＴＲ
ＧＣＫを通過させる。リードコマンドが与えられて所定
期間が経過すると、ディテクト制御クロック信号ＤＣＴ
ＬＫがＨレベルに立上がる。複合ゲート９０ａの出力信
号は、今Ｌレベルであるため、ゲート回路９０ｂの出力
する閉込めクロック信号ＧＴＣＬＫがＨレベルに立上が
り、図２２に示す閉込めゲート５０および５４が導通
し、内部読出データバスＲＤ（ＲＤ０，ＲＤＢ０，ＲＤ
１，ＲＤＢ１）上に読出されたデータを、データディテ
クタ４０内の内部ノードＮＤ１０−ＮＤ１３にそれぞれ
伝達する。ゲート閉込めクロック信号ＧＴＣＬＫがＨレ
ベルのとき、アンプ活性化クロック信号ＡＥＣＬＫはＬ
レベルであり、データディテクタ４０は、まだ、増幅動
作は行なわない。

【０１８９】出力トリガクロック信号ＴＲＧＣＫがＨレ
ベルに立上がると、ゲート回路９０ｂからの閉込めクロ
ック信号ＧＴＣＬＫがＬレベルに立下がり、図２２に示
す閉込めゲート５０および５４が非導通状態となる。一
方、この出力トリガクロック信号ＴＲＧＣＫがＨレベル
に立上がると、応じてゲート回路９０ｃの出力する補の
アンプ活性化クロック信号ＡＥＣＬＫＢがＬレベルとな
り、一方、アンプ活性化信号ＡＥＣＬＫがＨレベルに立
上がり、データディテクタ４０が、ディテクト動作を開
始する。

【０１９０】このとき、Ｐ／Ｓ変換回路４２において
は、図２３に示すＰＳ変換制御クロック発生回路９２か
らの偶数／奇数クロック選択信号ＥＯＳＥＬに従ってク
ロック選択信号ＳＥＬがＨレベルに変化し、図２２に示
すトライステートインバータバッファ５８ａおよび５８
ｂががイネーブルされており、このデータディテクタ４
０のディテクト動作によりノードＮＤ１４およびＮＤ１
５のデータＤＥＴが変化すると、このデータディテクタ
４０の出力データＤＥＴに従って、Ｐ／Ｓ変換回路４２
の出力データＱＦが変化する。このＰ／Ｓ変換回路４２
の出力データＱＦが変化すると、次いで、図２３に示す
出力バッファ制御クロック発生回路４４からの出力タイ
ミングクロック信号ＯＵＴＣＫがＨレベルとなり、この
Ｐ／Ｓ変換回路４２からの出力データＱＦに従って出力
ノードＮＤＯが駆動され、出力データＤＱ０が生成され
る。

【０１９１】このディテクト制御クロック信号ＤＣＴＬ
ＫがＬレベルに立下がり、続いて、出力トリガクロック
信号ＴＲＧＣＫがＬレベルに立下がると、セット／リセ
ットフリップフロップ９０ｄがリセットされ、アンプ活
性化クロック信号ＡＥＣＬＫがＬレベルに立下がり、デ
ータディテクタ４０が非活性化される。この状態におい
ては、図２２に示すトライステートインバータバッファ
５２ａ，５２ｂ，５６ａ，５６ｂは、出力ハイインピー
ダンス状態となり、このデータディテクタ４０の出力デ
ータＤＥＴがラッチ回路５３ａ，５３ｂ，５７ａ，５７
ｂによりラッチされる。

【０１９２】一方、閉込めゲート制御クロック信号ＧＴ
ＣＬＫは、ディテクト制御クロック信号ＧＣＴＬＫがＬ
レベルであるため、Ｌレベルを維持し、閉込めゲート５
０および５５は非導通状態を維持する。

【０１９３】このデータディテクタ４０によるディテク
ト動作時において、Ｐ／Ｓ変換回路４２において、ＰＳ
変換制御クロック信号ＳＥＬが、偶数／奇数クロック選
択信号ＥＯＳＥＬに従ってＨレベルにあり、データディ
テクタ４０の出力信号に従って、このＰ／Ｓ変換回路４
２の出力データＱＦが変化する。したがって、Ｐ／Ｓ変
換回路４２の活性化タイミングをデータディテクト動作
期間と重ね合わせることができ、データ転送時間を信号
伝播遅延時間にまで短縮することができる。

【０１９４】出力トリガクロック信号ＴＲＧＣＫの立上
がりエッジに対し、図２３に示す遅延調整素子９４ａお
よび９４ｂにより、その遅延時間が調整されて、出力制
御クロック信号ＯＵＴＣＫがＨレベルに立上がり、出力
バッファ４４がイネーブルされ、Ｐ／Ｓ変換回路４２か
らの内部出力データＱＦに従って出力ノードＮＤＯを駆
動する。

【０１９５】偶数／奇数クロック選択信号ＥＯＳＥＬが
Ｌレベルとなると、ＰＳ変換制御クロック発生回路９２
からのＰＳ変換制御クロック信号ＳＥＬがＬレベルとな
り、このＰ／Ｓ変換回路４２においてトライステートイ
ンバータバッファ６０ａおよび６０ｂがイネーブルさ
れ、このデータディテクタ４０のノードＮＤ１６および
ＮＤ１７にラッチされたデータが出力バッファ４４に伝
達されかつラッチされる。再び補の出力トリガクロック
信号ＴＲＧＣＫＢに従って出力制御クロック信号ＯＵＴ
ＣＫが生成され、Ｐ／Ｓ変換回路４２から新たに与えら
れたデータＱＦに従って出力バッファ４４が、データ出
力動作を実行する。

【０１９６】次のクロックサイクルにおいて、再び、デ
ータの読出動作が行なわれ（バースト動作）、同様のデ
ータ読出が実行される。ここで、データ読出時において
は、バーストモードに従ってデ−タ読出が行なわれても
よく、また各クロックサイクルごとに、リードコマンド
が与えられてもよい。

【０１９７】図２５は、このデータ出力回路ＯＫＴにお
ける信号伝搬時間を概略的に示す図である。図２５にお
いては、ディテクタ制御クロック信号ＤＣＴＬＫに従っ
て、データディテクタ４０に内部読出データＲＤが取込
まれる。このデータディテクタ４０に取込まれたデータ
は、アンプ活性化クロック信号ＡＥＣＬＫに従って増幅
されて転送され、ディテクタ出力データＤＥＴが確定状
態となる。このアンプ活性化クロック信号ＡＥＣＬＫ
は、ディテクタ制御クロック信号ＤＣＴＬＫまたは出力
トリガクロック信号ＴＲＧＣＫによりトリガされる。デ
ィテクタデータ４０の出力データＤＥＴは、Ｐ／Ｓ変換
回路４２を介して出力バッファ４４へ伝達される。この
データディテクタ４０から出力バッファ４４までの経路
における内部読出データＲＤの伝搬遅延（リード遅延）
が、時間ｔｄであるとする。

【０１９８】出力バッファ４４は、出力クロック信号Ｏ
ＵＴＣＫに従ってデータを外部へ転送する。この出力ク
ロック信号ＯＵＴＣＫは、出力トリガクロック信号ＴＲ
ＧＣＫより、その活性化がトリガされる。この出力クロ
ック信号ＯＵＴＣＫは、出力トリガクロック信号ＴＲＧ
ＣＫに対し、遅延時間が遅延調整素子（図２３参照）に
より調整される。したがって、この出力クロック信号Ｏ
ＵＴＣＫの遅延時間τは、リード遅延時間ｔｄと同等以
上とすることにより、データディテクタ４０でディテク
トされたデータが、出力バッファ４４に伝達された直後
に、出力バッファ４４を活性化して外部へデータを出力
することができる。

【０１９９】したがって、高速クロックで動作時におい
て、この出力バッファ４４の動作開始を決める出力クロ
ック信号ＯＵＴＣＫの活性化の直前で、出力トリガクロ
ック信号ＴＲＧＣＫに従ってデータのディテクト動作を
開始することができ、データディテクタ４０のディテク
ト動作開始と、出力バッファ４４のデータ転送開始の時
間差を最小値に設定することができ、高速動作が可能と
なる。

【０２００】また、このリード遅延時間ｔｄと出力制御
クロック信号ＯＵＴＣＫの遅延調整時間τを、同程度と
することにより、データディテクタ４０からのデータＤ
ＥＴが出力バッファ４４に到達したときに、出力バッフ
ァ４４を活性化することができ、これらのデータディテ
クタ４０および出力バッファ４４を、同一の出力トリガ
クロック信号ＴＲＧＣＫを用いて活性化することができ
る。また、出力バッファ４４のデータ待ち時間を最小と
することができる。

【０２０１】このデータ出力回路におけるタイミング調
整が同一クロック信号を用いて個々の活性化タイミング
が設定されており、タイミングマージンを大きくとる必
要がなく、またタイミング設定も容易となる。

【０２０２】また、データ出力回路ＯＫＴは、図２２に
示すように、その内部で生じるゲート遅延は、トライス
テートインバータバッファのゲート遅延であり、その遅
延段数は少なく、またデータ出力回路ＯＫＴは、個々の
データ出力ノードに設けられており、小占有面積であ
り、また回路規模も小さく、さらに、このデータの内部
読出データの転送経路は、データ出力回路それぞれにお
いて閉じている。したがって、これらの要因により、デ
ータ出力回路それぞれにおいて、このリード遅延を予め
予測することが可能であり、出力バッファ４４の遅延調
整を最適値に設定することができ（ｔｄ＝τ）、これに
より、データの伝搬遅延時間に対して余分な待ち時間を
出力バッファ４４に対して与える必要がなく、このデー
タ出力回路における伝搬を最小とすることができ、応じ
て内部の読出データに転送時間を最大可能時間に設定す
ることができ、データ読出時の周波数特性を改善でき、
動作周波数を高速化することができる。

【０２０３】なお、図２５に示す構成において、Ｐ／Ｓ
変換回路４２をバイパスするバイパス回路４９が配置さ
れる。このバイパス回路４９は、データ出力モードがＤ
ＤＲモードであるかＳＤＲモードであるかに従って選択
的に活性化され、活性化時出力トリガクロック信号に従
ってデータディテクタ４０のディテクトデータを転送す
る。このバイパス回路４９は、Ｐ／Ｓ変換回路４２を駆
動するＰ／Ｓ変換制御クロック信号に従って活性化時動
作する。バイパス回路４９は、非選択時においては、出
力ハイインピーダンス状態である。この場合、データデ
ィテクタ４０の２ビットのデータがバイパス回路４９に
よりバイパスされて、出力バッファ４４に伝達されるた
め、出力バッファ４４は、２ビットのデータを２つのデ
ータ出力ノードに並列に出力する２つの出力バッファ回
路を有する。

【０２０４】［実施の形態１０］図２６は、この発明の
実施の形態１０に従う同期型半導体記憶装置の要部の構
成を概略的に示す図である。この図２６に示す構成にお
いては、読出回路５において、メモリ回路４から読出さ
れたデータを増幅するプリアンプ５ａと、このプリアン
プ５ａの出力データを、所定期間シフトするレイテンシ
シフタ５ｂが設けられる。レイテンシシフタ５ｂの出力
データが、内部データバス１０上に転送される。この内
部データバス１０は、先の実施の形態１から９において
説明したデータ出力回路へ伝達されてもよく、また、位
相非調整の出力制御クロック信号に応答する従来のデー
タ出力回路が用いられてもよい。

【０２０５】プリアンプ５ａに対しては、タイミング制
御回路１００からのプリアンプ活性化クロック信号ＰＡ
ＥＣＫが与えられ、レイテンシシフタ５ｂに対しては、
位相制御回路１１０からのシフトクロック信号ＳＨＣＬ
Ｋが与えられる。タイミング制御回路１００は、クロッ
ク入力回路１からの内部クロック信号ＣＬＫｉをデータ
読出モード時所定時間遅延してプリアンプ活性化クロッ
ク信号ＰＡＥＣＫを生成する。位相制御性回路１１０
は、クロック入力回路１および７５からの相補内部クロ
ック信号ＣＬＫｉおよびＣＬＫｉＢに従って位相調整を
行なってシフトクロックＳＨＣＬＫを生成する。

【０２０６】この位相制御回路１１０の内部構成は、先
の実施の形態３において示す構成と同じであり、生成さ
れるクロック信号として、出力トリガクロック信号ＴＲ
ＧＣＫに代えて、シフトクロック信号ＳＨＣＬＫが生成
される点が異なる。したがって、シフトクロック信号Ｓ
ＨＣＬＫは、クロック周波数に依存しない固定遅延を外
部(内部)クロック信号に対して有する。一方、プリアン
プ活性化クロック信号ＰＡＥＣＫは、遅延回路等を用い
て生成され、クロック信号の周波数およびレイテンシに
応じた遅延時間を有する。

【０２０７】タイミング制御回路１００は、また、デー
タ読出時、データ読出に関連する回路(例えばコラムデ
コーダ、および内部データ線ＩＯのイコライズ回路)を
活性化／非活性化するための読出活性化制御信号ＲＣＫ
をメモリ回路４に与える。

【０２０８】この図２６に示す構成においては、プリア
ンプ５ａおよびレイテンシシフタ５ｂは、それぞれ別々
の経路で生成されたクロック信号に従ってその動作が制
御される。レイテンシシフタ５ｂは、シフトクロック信
号ＳＨＣＬＫに従って、コラムレイテンシＣＬ−２のク
ロックサイクル期間シフト動作を行なう。次に、この図
２６に示す読出回路５の動作を、図２７に示すタイミン
グ図を参照して説明する。

【０２０９】外部クロック信号ＣＬＫｅに従ってクロッ
ク入力回路１において、内部クロック信号ＣＬＫｉが生
成される。データ読出時、タイミング制御回路１００
は、図示しないリードコマンドに従って、内部クロック
信号ＣＬＫｉの立上りまたは立下りに対し一定の時間の
後プリアンプ活性クロック信号ＰＡＥＣＫを活性化す
る。図２７においては、プリアンプ活性化クロック信号
ＰＡＥＣＫが、内部クロック信号ＣＬＫｉに立上りから
所定時間遅延して活性化される状態を示す。

【０２１０】プリアンプ活性化クロック信号ＰＡＥＣＫ
の活性化に従ってプリアンプ５ａが増幅動作を行ない、
メモリ回路４から内部データ線Ｉ／Ｏに読出されたデー
タを増幅して出力データＰＤを生成する。次に、位相制
御回路１１０からのシフトクロック信号ＳＨＣＬＫが、
外部クロック信号ＣＬＫｅまたは内部クロック信号ＣＬ
Ｋｉに対して位相調整されて生成される。このシフトク
ロック信号ＳＨＣＬＫがＨレベルに立上がると、プリア
ンプ５ａから読出されたデータをシフトクロック信号Ｓ
ＨＣＬＫに従って所定のクロックサイクル期間シフト動
作を行なう。図２７においては、リードコマンド印加時
のサイクルでプリアンプ５ａの出力データを内部データ
バス１０上に読出データＲＤとして出力する場合の動作
を一例として示す。

【０２１１】このシフトクロック信号ＳＨＣＬＫがＨレ
ベルとなってから、レイテンシシフタ５ｂにおける遅延
時間経過後、内部読出データバス１０上に読出データＲ
Ｄが伝達される。

【０２１２】今、図２８に示すように、リードコマンド
が与えられてから、メモリセルＭＣの記憶データがプリ
アンプ５ａにまで到達するのに要する時間がＴｍｄであ
るとする。プリアンプ５ａは、プリアンプ活性化クロッ
ク信号ＰＡＥＣＫの活性化に従って増幅動作を行なう。
このプリアンプ５ａの増幅動作後、出力データＰＤがレ
イテンシシフタ５ｂに伝達され、その伝達信号が確定す
るまでに要する時間がＴｐｄとする。レイテンシシフタ
５ｂは、シフトクロック信号ＳＨＣＬＫがＨレベルとな
ると与えられたデータを取込み、かつリードデータＲＤ
として出力する。レイテンシシフタ５ｂにおいて、プリ
アンプ５ａの出力データＰＤの取込みと、そのシフトデ
ータＲＤの次段回路への転送に要する時間がＴｌｄとす
る。

【０２１３】次段回路が、位相制御回路１１０(または
２２)からのクロック信号（ＤＬＬ／ＰＬＬＣＬＫ）で
トリガされる場合を考える。レイテンシシフタ５ｂにお
ける等価的な遅延時間（プリアンプ５ａの出力データＰ
Ｄの取込みに要する時間と、シフトクロック信号ＳＨＣ
ＬＫに同期してリードデータＲＤを次段回路へ転送する
のに要する時間）Ｔｌｄが、プリアンプ５ａの伝播遅延
時間Ｔｐｄとメモリセルデータがプリアンプ５ａに伝達
されるのに要する時間Ｔｍｄの和より長い場合、レイテ
ンシシフタ５ｂを、シフトクロック信号ＳＨＣＬＫに従
ってできるだけ早いタイミングで動作させる。これによ
り、図２７に示すプリアンプ出力データＰＤの確定から
シフトクロック信号ＳＨＣＬＫの立上がりまでの時間Ｔ
ｓを短くすることができ、高速動作時においてもレイテ
ンシシフタ５ｂにおける遅延時間Ｔｌｄを十分に確保す
ることができる。

【０２１４】また、シフトクロック信号ＳＨＣＬＫを、
外部クロック信号ＣＬＫｅ（または内部クロック信号Ｃ
ＬＫａ）に対して位相調整して生成することにより、図
２７に示す時間Ｔｐｄ＋Ｔｓを十分に確保することがで
きる。内部クロック信号ＣＬＫｉが高速のクロック信号
の場合、この内部クロック信号ＣＬＫｉに対し周波数に
応じた遅延時間を持ってシフトクロック信号ＳＨＣＬＫ
を生成した場合、内部クロック信号ＣＬＫｉの動作周波
数は、シフトクロック信号ＳＨＣＬＫの遅延時間により
決定される。この場合、シフトクロック信号ＳＨＣＬＫ
の遅延時間を短くした場合、正確なタイミングで、プリ
アンプ５ａの出力データＰＤを取込み転送することがで
きなくなる。

【０２１５】したがって、この図２７に示すように、外
部クロック信号ＣＬＫｅ（または内部クロック信号ＣＬ
Ｋｉ）に対し、位相調整したクロック信号をシフトクロ
ック信号ＳＨＣＬＫとして利用することにより、クロッ
ク信号の周波数に依存しない一定の遅延時間をシフトク
ロック信号ＳＨＣＬＫに与えることができる。このシフ
トクロック信号ＳＨＣＬＫの固定遅延時間を図２８に示
す伝播遅延時間Ｔｌｄに設定した場合、レイテンシシフ
タ５ｂにおける伝播遅延時間を最小とすることができ、
逆に、メモリセルデータをレイテンシシフタ５ｂに伝達
するまでに要する時間Ｔｍｄ＋Ｔｐｄを最大とすること
ができる。プリアンプ活性クロック信号ＰＡＥＣＫの活
性化を、高速動作時においても、メモリセルデータが転
送された時点に設定することができ、正確にプリアンプ
５ａで増幅されたデータをレイテンシシフタ５ｂにおい
て取込むことができる。プリアンプ活性化信号ＰＡＥＣ
Ｋの活性化を動作周波数に応じて調整しても、このメモ
リセルデータが転送されるまでの時間を充分に確保する
ことができ、内部データ読出の周波数特性を改善するこ
とができ、高速かつ安定に内部データを読出して次段回
路へ転送することができる。これにより、高速クロック
信号に同期してパイプライン的に内部データを転送する
ことができる。

【０２１６】ここで、シフトクロックＳＨＣＬＫの位相
調整時間は、クロック信号ＣＬＫｅの周波数と独立に信
号伝播遅延時間Ｔｌｄを考慮して調整される。従って、
外部クロック信号ＣＬＫｅの周波数に影響を及ぼすこと
なく、常に、最適タイミングでレイテンシシフタ５ｂを
動作させることが出来る。

【０２１７】図２９は、レイテンシシフタ５ｂの１段の
構成を概略的に示す図である。図２９において、レイテ
ンシシフタ５ｂは、相補シフトクロック信号ＳＨＣＬＫ
およびＳＨＣＬＫＢに従ってプリアンプ５ａの出力デー
タＰＤを伝達するトライステートバッファ１１５ａと、
このトライステートバッファ１１５ａの出力信号をラッ
チするインバータラッチ１１５ｂを含む。この図２９に
示す構成が、入力段および出力段に設けられる。レイテ
ンシシフタ５ｂにおいて設けられるシフト段（図２９に
示す構成）の数は、コラムレイテンシＣＬにより適当に
定められる。

【０２１８】このレイテンシシフタ５ｂにおいては、シ
フトクロック信号ＳＨＣＬＫの立上がりに応答して、プ
リアンプ５ａの出力データＰＤを内部で取込んで転送
し、かつシフトクロック信号ＳＨＣＬＫの立上がりに同
期して、内部リードデータバス１０上にリードデータＲ
Ｄを転送する。

【０２１９】以上のように、この発明の実施の形態１０
に従えば、読出回路内において、プリアンプを、内部ク
ロック信号に対してその周波数に応じた遅延時間を持っ
てデータ読出時活性化し、次いで、このプリアンプのデ
ータを、外部クロック信号（または内部クロック信号）
に対し位相が調整された固定遅延を有するクロック信号
をシフトクロック信号として利用して転送しており、高
速動作時においても、正確に、プリアンプの出力データ
をシフトクロック信号ＳＨＣＬＫに従って転送して内部
読出データを生成することができる。また、パイプライ
ンステージが高速動作する場合であっても、次段回路の
動作開始タイミングとこのパイプラインステージでの信
号伝播遅延とを考慮してレイテンシシフタを動作させる
ことができ、常にプリアンプの活性化タイミングをでき
るだけ遅くすることができ、正確に高速クロックに従っ
てパイプライン的にデータを転送することができる。

【０２２０】［実施の形態１１］図３０は、この発明の
実施の形態１１に従う同期型半導体記憶装置の要部の構
成を概略的に示す図である。この図３０に示す構成にお
いては、シフトクロック信号ＳＨＣＬＫのタイミングを
モード選択信号ＭＯＤＥに従って変更するために、クロ
ックセレクタ１２０が設けられる。このクロックセレク
タ１２０は、位相制御回路１１０からの、外部クロック
信号（または内部クロック信号）に対して位相調整され
たクロック信号ＳＣＫ１とタイミング制御回路１００か
らの内部クロック信号ＣＬＫｉに対して動作周波数に応
じた遅延時間を有するクロック信号ＳＣＫ２の一方を選
択する。

【０２２１】このモード選択信号ＭＯＤＥは、ＣＡＳレ
イテンシ、クロック信号の周波数またはデータ出力モー
ドがＤＤＲおよびＳＤＲのいずれであるかに応じて設定
される。モード選択信号ＭＯＤＥは、モードレジスタ内
にセットされてもよく、またメタル配線またはボンディ
ングワイヤなどにより固定的に設定されてもよい。高速
動作する場合には、クロックセレクタ１２０は、モード
選択信号ＭＯＤＥに従って、位相制御回路１１０からの
位相調整されたクロック信号ＳＣＫ１を選択してシフト
クロック信号ＳＨＣＬＫを生成する。一方、クロックセ
レクタ１２０は、比較的低速動作またはシフト動作タイ
ミングに余裕がある場合には、モード選択信号ＭＯＤＥ
に従って、タイミング制御回路１００からの内部クロッ
ク信号ＣＬＫｉに追随して変化する位相非調整のクロッ
ク信号ＳＣＫ２を選択してシフトクロック信号ＳＨＣＬ
Ｋを生成する。

【０２２２】モード選択信号ＭＯＤＥを用いて、シフト
クロック信号ＳＨＣＬＫを位相調整されたクロック信号
および位相非調整のクロック周波数に応じた遅延を有す
るクロック信号の一方に従って生成することにより、半
導体記憶装置の動作環境に応じた最適タイミングで、レ
イテンシシフタ５ｂの動作タイミングを設定することが
できる。例えば、比較的低速で動作するまたは内部デー
タ転送に時間的余裕がある場合、位相非調整のクロック
周波数に応じた遅延時間を有するクロック信号ＳＣＫ２
に従ってシフトクロック信号ＳＨＣＬＫを生成すること
により、プリアンプ５ａの出力データＰＤが十分安定化
された後に、レイテンシシフタ５ｂを動作させてリード
データＲＤを生成する。動作条件に応じて、クロック信
号ＳＨＣＬＫの発生態様を切換えることにより、動作条
件に応じて安定にかつ確実に動作する半導体記憶装置を
実現することができる。

【０２２３】［変更例］図３１は、この発明の実施の形
態１１の変更例の構成を概略的に示す図である。図３１
においては、クロックセレクタ１２０に対し、位相制御
回路１１０からの位相調整されたクロック信号ＳＣＫ
と、この位相調整されたクロック信号ＳＣＫを所定時間
遅延する遅延回路１２５の出力信号とが与えられる。ク
ロックセレクタ１２０は、モード選択信号ＭＯＤＥに従
って、遅延回路１２５の出力する遅延クロック信号と位
相制御回路１１０からの位相調整されたクロック信号Ｓ
ＣＫの一方を選択してシフトクロック信号ＳＨＣＬＫを
生成する。

【０２２４】この場合、先の図３０に示す構成における
内部クロック信号ＣＬＫｉに対し所定のクロック周波数
に応じた遅延時間を有するクロック信号ＳＣＫ２に代え
て、遅延回路１２５からの遅延クロック信号が用いられ
る。この遅延クロック信号は、遅延回路１２５により位
相調整された固定遅延のクロック信号ＳＣＫを所定時間
遅延して生成されるため、この遅延クロック信号も、内
部クロック信号に対して固定遅延を有する。この場合、
位相調整クロック信号ＳＣＫは、外部クロック信号に対
し位相が進んだ信号であり、遅延回路１２５が、この位
相調整された固定遅延のクロック信号ＳＣＫを遅延して
おり、この遅延クロック信号は、外部クロック信号ＣＬ
Ｋｅに対する位相差が小さくなる。したがって、高速動
作する場合には、遅延クロック信号を用いてプリアンプ
５ａの活性化タイミングをできるだけ遅くすることがで
きるようにする。ただし、遅延回路１２５の遅延時間
は、次段回路までの信号伝播時間を保証する値に設定さ
れる。

【０２２５】この図３１に示す構成の場合においても、
モード選択信号ＭＯＤＥに従って高速動作が要求される
場合および内部データ伝達に余裕がある場合に応じて、
シフトクロック信号ＳＨＣＬＫの活性化タイミングを切
換えることができる。

【０２２６】なお、図３０および図３１に示す構成にお
いて、クロックセレクタ１２０は、モード選択信号ＭＯ
ＤＥに応答するゲート回路ではなく、たとえばマスク配
線により固定的にその選択経路が動作環境に応じて定め
られてもよい。

【０２２７】以上のように、この発明の実施の形態１１
に従えば、動作環境に応じて、シフトクロック信号を切
換えるように構成しており、動作環境に応じて正確にか
つ確実に最適タイミングで内部読出データを転送するこ
とができる。

【０２２８】［実施の形態１２］図３２は、この発明の
実施の形態１２に従う同期型半導体記憶装置の要部の構
成を概略的に示す図である。この図３２においては、読
出回路５に含まれるプリアンプ１３５ａは、メモリ回路
４からの相補内部データに従って、相補増幅データを生
成する。またレイテンシシフタ１３５ｂも、このプリア
ンプ１３５ａからの相補データを相補データとして転送
し、内部リードデータバス１０の対応の読出データ線対
ＤＬＰに伝達する。

【０２２９】レイテンシシフタ１３５ｂへは、クロック
セレクタ１２０からの選択クロック信号ＳＨＣＬＫが与
えられる。このクロックセレクタ１２０は、モード選択
信号ＭＯＤＥに従って、位相制御回路１１０からの位相
調整されたクロック信号ＳＣＫ１とタイミング制御回路
１００からの位相非調整のクロック信号ＳＣＫ２の一方
を選択する。

【０２３０】プリアンプ１３５ａおよびレイテンシシフ
タ１３５ｂが伝達する相補データは、３値信号であり、
“Ｈ”、“Ｌ”、および“Ｚ”を有する。“Ｚ”は、
「データなし」の状態であり、この相補データがともに
Ｌレベルのときに、データ“Ｚ”が設定される。この状
態は、データがない状態であり、次段のデータ出力回路
において、このデータ“Ｚ”が与えられて、データの取
込みが行なわれてもデータディテクト動作は行なわれな
い。内部データバス１０のデータ線がプリチャージ状態
を維持しているためである。内部データバスのデータ線
のプリチャージ電圧に応じて、この“Ｚ”状態が、相補
データ信号をともにＨレベルに設定することにより指定
されてもよい。

【０２３１】また、プリアンプ１３５ａに対し、タイミ
ング制御回路１００からのプリアンプ制御クロック信号
ＰＡＣＴＬに従ってプリアンプ活性化クロック信号ＰＡ
Ｅとプリアンプリセット信号ＰＲＳＴを生成するプリア
ンプ制御回路１３０が設けられる。プリアンプ１３５ａ
は、プリアンプリセット信号ＰＲＳＴに従って一旦リセ
ット状態(内部ノードがプリチャージ状態)に設定された
後に、増幅動作を実行する。プリアンプ１３５ａは、プ
リアンプリセット信号ＰＲＳＴによりリセット状態にさ
れたときに、データ“Ｚ”を生成する。次に、この図３
２に示すデータ読出回路５の動作を、図３３に示すタイ
ミング図を参照して説明する。この図３３に示す動作波
形図においては、シフトクロック信号ＳＨＣＬＫとして
は、クロックセレクタ１０２により、位相制御回路１１
０からの位相調整されたクロック信号ＳＣＫ１が選択さ
れる。

【０２３２】外部クロック信号ＣＬＫｅに従って内部ク
ロック信号ＣＬＫｉが生成される。データ読出指示が与
えられると、この内部クロック信号ＣＬＫｉに従って、
タイミング制御回路１００が、プリアンプ制御クロック
信号ＰＡＣＴＬを生成する。このプリアンプ制御クロッ
ク信号ＰＡＣＴＬの立上がりに応答して、プリアンプ制
御回路１３０が、まずプリアンプ１３５ａに対しプリア
ンプリセット信号ＰＲＳＴを生成し、プリアンプ１３５
ａの出力データＰＤを、データ“Ｚ”の状態に設定す
る。このリセットの後、プリアンプ活性化クロック信号
ＰＡＥを活性化する。このプリアンプ活性化クロック信
号ＰＡＥは、図３３においては、プリアンプ制御クロッ
ク信号ＰＡＣＴＬの立下がりに応答してワンショットパ
ルスの形で発生されるように示される。しかしながら、
このプリアンプ活性化クロック信号ＰＡＥは、プリアン
プリセット信号ＰＲＳＴの立下がりに応答して活性化さ
れてもよく、また、このプリアンプリセット信号ＰＲＳ
Ｔをそのパルス幅だけ遅延してプリアンプ活性化クロッ
ク信号ＰＡＥが生成されてもよい。

【０２３３】プリアンプ活性化クロック信号ＰＡＥが活
性化されると、プリアンプ１３５ａが活性化され、メモ
リ回路４から与えられるデータに従って、その出力デー
タＰＤを“１”（Ｈ）または“０”（Ｌ）に設定する。

【０２３４】シフトクロック信号ＳＨＣＬＫは、このプ
リアンプ活性化クロック信号ＰＡＥよりも早いタイミン
グでＨレベルとなり、レイテンシシフタ１３５ｂが取込
みおよびシフト動作を実行する。この場合、レイテンシ
シフタ１３５ｂは、そのデータとして、プリチャージ状
態と同じ無効データ“Ｚ”を取込んでおり、その出力デ
ータＲＤが、プリアンプ１３５ａの出力するデータＰＤ
をトリガとして変化する。したがって、プリアンプ１３
５ａの出力データＰＤの確定タイミングが、シフトクロ
ック信号ＳＨＣＬＫの立上りよりも遅い場合でも、この
レイテンシシフタ１３５ｂの出力する読出データＲＤ
を、プリアンプ１３０ａの出力データＰＤをトリガとし
て変化させることができ、レイテンシシフタ１３５ｂの
転送動作開始タイミングを、プリアンプ１３５ａの活性
化タイミングよりも早くすることができ、信号のゲート
伝播遅延のみで読出回路から内部データバスにデータを
伝達することが出来、高速動作を実現することができ
る。

【０２３５】図３４（Ａ）は、図３２に示すプリアンプ
１３５ａおよびレイテンシシフタ１３５ｂの具体的構成
の一例を示す図である。図３４（Ａ）において、プリア
ンプ１３５ａは、内部データ線イコライズ指示信号ＩＯ
ＥＱＢの活性化時（Ｌレベルのとき）導通し、内部デー
タ線ＩＯおよびＩＯＢを電源電圧Ｖｃｃレベルにプリチ
ャージする内部データ線プリチャージ回路１５０と、プ
リアンプ活性化クロック信号ＰＡＥの活性化時非導通状
態となり、プリアンプ内部ノードＮＤ３０およびＮＤ３
１を内部データ線ＩＯおよびＩＯＢから分離する閉込め
ゲート１５１と、プリアンプ活性化クロック信号ＰＡＥ
の活性化時活性化され、内部ノードＮＤ３０およびＮＤ
３１のデータを差動増幅する差動増幅回路１５２と、補
のプリアンプ活性化クロック信号ＰＡＥＢの活性化時
（Ｌレベルのとき）活性化され、内部ノードＮＤ３０お
よびＮＤ３１のデータを反転してノードＮＤ３２および
ＮＤ３３に伝達しかつプリアンプリセット信号ＰＲＳＴ
の活性化時（Ｈレベルのとき）、ノードＮＤ３２および
ＮＤ３３を接地電圧レベルにリセットするリセット機能
付トライステートインバータバッファ１５３ａおよび１
５３ｂと、ノードＮＤ３２およびＮＤ３３の信号をラッ
チするインバータラッチ１５４ａおよび１５４ｂを含
む。

【０２３６】差動増幅回路１５２は、交差結合されるＰ
チャネルＭＯＳトランジスタと交差結合されるＮチャネ
ルＭＯＳトランジスタと、プリアンプ活性化クロック信
号ＰＡＥの活性化時、交差結合されたＮチャネルＭＯＳ
トランジスタの共通ソースを接地ノードに結合するアン
プ活性化用のＮチャネルＭＯＳトランジスタとを含む。
閉込めゲート１５０は、ＭＯＳトランジスタで構成さ
れ、スタンバイ状態時メモリアレイからの内部読出デー
タを伝達する内部データ線ＩＯおよびＩＯＢを電源電圧
ＶＣＣレベルにプリチャージする。

【０２３７】図３４（Ｂ）は、図３４（Ａ）に示すリセ
ット機能付トライステートインバータバッファ１５３ａ
および１５３ｂの具体的構成の一例を示す図である。こ
れらのリセット機能付トライステートインバータバッフ
ァ１５３ａおよび１５３ｂは、同じ構成を有するため、
図３４（Ｂ）においては、１つのトライステートインバ
タバッファ１５３の構成を代表的に示す。図３４（Ｂ）
において、リセット機能付トライステートインバータバ
ッファ１５３は、電源ノードと出力ノードの間に直列に
接続されるＰチャネルＭＯＳトランジスタＰＱ１および
ＰＱ２と、出力ノードと接地ノードの間に直列に接続さ
れるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２
と、プリアンプリセット信号ＰＲＳＴの活性化時導通し
出力ノードを接地電圧レベルに放電するリセット用のＮ
チャネルＭＯＳトランジスタＮＱ３を含む。ＭＯＳトラ
ンジスタＰＱ１およびＮＱ２のゲートは入力ノードに結
合される。ＰチャネルＭＯＳトランジスタＰＱ２のゲー
トへは、補のプリアンプ活性化クロック信号ＰＡＥＢが
与えられ、ＮチャネルＭＯＳトランジスタＮＱ１のゲー
トへは、インバータＩＶを介して補のプリアンプ活性化
クロック信号ＰＡＥＢが与えられる。

【０２３８】この図３４（Ｂ）に示す構成において、ノ
ードＮＤ３２およびＮＤ３３は、内部ノードであり負荷
容量は小さいため、リセット用のＮチャネルＭＯＳトラ
ンジスタＮＱ３の駆動能力は十分小さくされている。プ
リアンプリセット信号ＰＲＳＴがＨレベルのときには、
出力ノードからの出力信号ＯＵＴが、リセット用のＭＯ
ＳトランジスタＮＱ３により接地電圧レベルに放電され
る。この状態において、補のプリアンプ活性化クロック
信号ＰＡＥＢはＨレベルであり、ＭＯＳトランジスタＰ
Ｑ２およびＮＱ１が非導通状態にある。

【０２３９】プリアンプ活性化クロック信号ＰＡＥＢが
Ｌレベルとなると、ＭＯＳトランジスタＰＱ２およびＮ
Ｑ１が導通し、出力ノードが、入力信号ＩＮに従ってＭ
ＯＳトランジスタＰＱ１またはＮＱ２により駆動され、
この入力信号ＩＮを反転した出力信号ＯＵＴが生成され
る。このＭＯＳトランジスタＰＱ１，ＰＱ２，ＮＱ１お
よびＮＱ２の駆動力は、リセット用のＭＯＳトランジス
タＮＱ３の駆動能力よりも大きくされている。したがっ
て、プリアンプリセット信号ＰＲＳＴがＨレベルのとき
に、補のプリアンプ活性化信号ＰＡＥＢがＬレベルの活
性状態へ駆動されても、出力信号ＯＵＴが入力信号ＩＮ
に従って変化する。

【０２４０】再び図３４（Ａ）に戻って、レイテンシシ
フタ１３５ｂは、相補シフトクロック信号ＳＨＣＬＫお
よびＳＨＣＬＫＢにノードＮＤ３２およびＮＤ３３の信
号をノードＮＤ３４およびＮＤ３５に伝達するトライス
テートインバータバッファ１６０ａおよび１６０ｂと、
ノードＮＤ３４およびＮＤ３５の信号をラッチするイン
バータラッチ１６１ａおよび１６ｂを含む、ノードＮＤ
３４およびＮＤ３５から、対応の内部データバス線対に
データＩＲＤおよびＩＲＤＢが出力される。これらの相
補データＩＲＤおよびＩＲＤＢにより、１つの内部読出
データＲＤが生成される。次に、この図３４（Ａ）およ
び図３４（Ｂ）に示すプリアンプ１３５ａおよびレイテ
ンシシフタ１３５ｂの動作を、図３５に示すタイミング
図を参照して説明する。

【０２４１】リードコマンドが与えられると、まず、メ
モリセルからのデータを伝達する内部データ線ＩＯおよ
びＩＯＢに対するイコライズ指示信号ＩＯＥＱＢが、Ｌ
レベルからＨレベルとなり、内部データ線ＩＯおよびＩ
ＯＢに対するプリチャージ動作が完了する。

【０２４２】メモリセルが選択され、選択メモリセルデ
ータに従って内部データ線ＩＯおよびＩＯＢの電位レベ
ルが変化する。図３５においては、内部データ線ＩＯＢ
にＬレベルデータが伝達された場合の信号波形を示す。
プリアンプ活性化クロック信号ＰＡＥはＬレベルであ
り、閉込めゲート１５０が導通状態であるため、このメ
モリセルデータに従って、プリアンプの内部ノードＮＤ
３０およびＮＤ３１の電圧レベルが変化する。プリアン
プ１３５ａ内への内部データの転送と並行して、所定の
タイミングでプリアンプリセット信号ＰＲＳＴをＨレベ
ルに立上げ、リセット機能付トライステートインバータ
バッファ１５３ａおよび１５３ｂをリセット状態とし、
ノードＮＤ３２およびＮＤ３３をともにＬレベルとし、
プリアンプ１３５ａの出力データＰＤを状態“Ｚ”にセ
ットする。

【０２４３】このプリアンプリセット信号ＰＲＳＴがＨ
レベルのときに、シフトクロック信号ＳＨＣＬＫが、Ｈ
レベルに立上がり、レイテンシシフタ１３５ｂのトライ
ステートインバータバッファ１６０ａおよび１６０ｂが
動作する。このとき、レイテンシシフタ１３５ｂにおい
てノードＮＤ３４およびＮＤ３５は、ともにＨレベルと
なる。内部データ線がともに電源電圧レベルにプリチャ
−ジされている状態に対応する。先の実施の形態のよう
に内部データバスの各データ線が接地電圧にプリチャー
ジされる場合には、この状態“Ｚ”は、内部ノードＮＤ
３２およびＮＤ３３をともにＨレベルにリセットするこ
とにより指定される。または、これに代えて、レイテン
シシフタ１３５ｂ内に出力データを反転するインバータ
をさらに１段配置する。

【０２４４】プリアンプ活性化クロック信号ＰＡＥがＨ
レベルに立上がると、差動増幅回路１５２が活性化さ
れ、ノードＮＤ３０およびＮＤ３１の電位が差動増幅さ
れる。このとき閉込めゲート１５０は、プリアンプ活性
化クロック信号ＰＡＥの活性化に従って非導通状態とな
り、ノードＮＤ３０およびＮＤ３１が、内部データ線Ｉ
ＯおよびＩＯＢから分離されている。プリアンプ活性化
クロック信号ＰＡＥが活性化されると、補のプリアンプ
活性化クロック信号ＰＡＥＢも活性化され、リセット機
能付トライステートインバータバッファ１５３ａおよび
１５３ｂが、差動増幅回路１５２により生成されたＣＭ
ＯＳレベルの信号に従って、リセット状態のノードＮＤ
３２およびＮＤ３３にメモリセルデータを伝達する。応
じて、ノードＮＤ３２およびＮＤ３３の電圧レベルに従
って、レイテンシシフタ１３５ｂの出力データＲＤが変
化する。シフトクロック信号ＳＨＣＬＫがＬレベルとな
るとレイテンシシフタ１３５ｂがラッチ状態となる。

【０２４５】プリアンプリセット信号ＰＲＳＴがＬレベ
ルとなった後、１つのデータ読出動作が完了し、内部デ
ータ線イコライズ指示信号ＩＯＥＱＢが再びＬレベルと
なり、内部データ線ＩＯおよびＩＯＢが電源電圧Ｖｃｃ
レベルにプリチャージされる。このプリチャージ動作が
完了後、プリアンプ活性化クロック信号ＰＡＥが一旦Ｌ
レベルに非活性化され、ノードＮＤ３０およびＮＤ３１
が、導通状態となった閉込めゲート１５０を介して電源
電圧Ｖｃｃレベルにプリチャージされる。このとき、ト
ライステートインバータバッファ１５３ａおよび１５３
ｂが出力ハイインピーダンス状態となるため、このプリ
アンプ１３５ａにおいて、内部ノードＮＤ３０およびＮ
Ｄ３１が、電源電圧Ｖｃｃレベルにプリチャージされて
も、このプリアンプ１３５ａの出力データＰＤは、先に
読出された状態を維持する。

【０２４６】次に再びデータ読出が始まると、まずプリ
アンプリセット信号ＰＲＳＴが活性化されて、内部ノー
ドＮＤ３２およびＮＤ３３がリセットされ、このプリア
ンプ１３０ａの保持データが状態“Ｚ”にリセットされ
る。プリアンプ活性化クロック信号ＰＡＥが活性化され
て、以降、先に説明した動作と同じ動作が行なわれてデ
ータの読出が行なわれる。

【０２４７】したがって、この図３５に示すように、プ
リアンプ１３５ａがデータ“Ｚ”を出力している状態の
ときに、レイテンシシフタ１３５ｂをスルー状態とする
ことにより、このプリアンプ活性化クロック信号ＰＡＥ
に従って増幅されたデータが、このプリアンプ１３５ａ
およびレイテンシシフタ１３５ｂにおける信号伝搬遅延
のみで、内部データバス１０上に伝達される。したがっ
て、これらのプリアンプ１３５ａおよびレイテンシシフ
タ１３５ｂのタイミングのマージンを考慮する必要がな
く、最短時間で、プリアンプ１３５ａの出力データが内
部データバス１０に伝達される。また、プリアンプ１３
５ａの活性化タイミングをできるだけ遅くすることがで
き、高速動作時においても、プリアンプへのメモリセル
データ転送時間を考慮してプリアンプ１３５ａを活性化
することができ、安定にデータを読み出して次段回路へ
転送することができる。

【０２４８】上述のように、プリアンプの活性化の前に
レイテンシシフタがイネーブルされており、このプリア
ンプの活性化とレイテンシシフタのイネーブルとの時間
差を、負の時間差とすることができる。選択メモリセル
からのデータを次段のデータ出力回路に転送するまでに
要する時間は、プリアンプ回路にメモリセルデータが到
達する時間が半導体装置固有の一定の遅延時間とすれ
ば、この一定の遅延時間とプリアンプおよびレイテンシ
シフタおよび内部読出データ線の信号伝搬遅延時間の合
計のみで表わされ、プリアンプの活性化とレイテンシシ
フタのイネーブルとの時間差のマージンを考慮する必要
なく、高速でデータを転送することができる。

【０２４９】なお、上述の構成においては、プリアンプ
の直後の回路段に、レイテンシシフタが設けられてい
る。しかしながら、このレイテンシシフタは、プリアン
プとデータ出力回路との間に設けられていればよく、プ
リアンプの直後の回路段に設けられる必要はない。

【０２５０】また、プリアンプおよびレイテンシシフタ
は、内部データビットそれぞれに対応して設けられてお
り、上述の構成において１ビットのデータ転送に対する
構成を示す。

【０２５１】また、プリアンプおよびレイテンシシフタ
の組が、複数個並列に１つの読出データ線対に結合さ
れ、このプリアンプ選択信号に従って１つのプリアンプ
およびレイテンシシフタの組が対応の読出データ線対に
結合されてもよい。またこれに代えて、混載ＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）のよう
に、内部データ線ＩＯの数が多い場合、各内部データ線
対（ＩＯ，ＩＯＢ）それぞれに対して設けられるプリア
ンプおよびレイテンシシフタが並行して同時に活性化さ
れてそれぞれ対応のデータビットをデータバスの対応の
読出データ線対に転送するように構成されてもよい。

【０２５２】以上のように、この発明の実施の形態１２
に従えば、プリアンプおよびレイテンシシフタは相補デ
ータ信号を伝達するように構成しており、プリアンプの
活性化前にレイテンシシフタをイネーブルさせることが
でき、このタイミングマージンを考慮する必要がなく、
信号伝搬遅延時間のみで、プリアンプ出力データの転送
時間を決定することができ、高速でデータ転送を行なう
ことができる。また、相補信号を伝達することにより、
小振幅信号を伝達することが可能となり、高速で内部デ
ータを転送することができる。

【０２５３】［実施の形態１３］図３６は、この発明の
実施の形態１３に従う半導体記憶装置の要部の構成を概
略的に示す図である。図３６においては、内部データを
伝達する回路の構成を概略的に示す。図３６において、
このデータ転送回路は、クロック周波数に応じた遅延時
間を内部クロック信号に対して有する位相非調整の遅延
クロック信号ＦＣＬＫに従って動作し、内部読出データ
Ｑ１を増幅または転送する第１の回路２００と、外部ク
ロック信号に対して位相調整されたクロック周波数に依
存しない遅延時間(固定遅延)を有する位相調整クロック
信号ＬＣＬＫに従って動作し、第１の回路２００の出力
データを転送または増幅して次段回路へデータＱ２を転
送する第２の回路２１０を含む。第１の回路２００が第
２の回路にデータを転送するまでに要する時間ｔｅは、
動作周波数に応じて定められる。第１の回路２００に対
しては、クロック信号の数は数に応じた遅延時間を有す
るたとえばバッファ回路または遅延回路で生成される遅
延クロック信号ＦＣＬＫが与えれらる。この遅延クロッ
ク信号ＦＣＬＫにより第１の回路の動作タイミングを動
作周波数に応じて最適化する。

【０２５４】一方、高速動作のためには、第２の回路２
１０は、できるだけ短い時間で、次段回路（または外部
装置）へそのデータＱ２を転送する必要があり、この第
２の回路２１０におけるデータ転送に要する時間ｔｆを
できるだけ短くする。このため、第２の回路２１０に対
して、外部クロック信号（または内部クロック信号）に
対して位相調整された固定遅延を有するクロック信号Ｃ
ＬＫが、動作タイミング信号として用いられる。この固
定遅延は、第２の回路の構成により定められる固有の時
間である。

【０２５５】動作周波数が決定されると、時間ｔｅおよ
びｔｆの和は、一意的に決定される。第２の回路２１０
における信号伝播に要する時間ｔｆはクロック周波数に
係わらず一定の値とする。この第２の回路２１０におけ
る伝播遅延時間をできるだけ短くしてこの第２の回路構
成により定められる固有時間に設定し、第１の回路２０
０を介しての信号伝播に要する時間ｔｅをできるだけ長
くする。これにより、第１の回路２００の動作条件を緩
和しつつ高速でデータを転送することができる。これに
より、高速動作時においても、第１の回路２００の動作
時間を十分保証しつつ、正確にデータの転送を行なうこ
とができる。

【０２５６】なお、第１および第２の回路２００および
２１０は、３値データを転送するように構成されてもよ
い。

【０２５７】［他の実施の形態］上述の実施の形態にお
いて、内部データバスは、内部書込データと内部読出デ
ータを別々に転送してもよい。また、内部ＩＯ線も、メ
モリセルへの書込データとメモリセルからの読出データ
を別々の経路を介して伝達するＩＯ分離構成であっても
よい。

【０２５８】また、半導体記憶装置としては、内部でデ
ータをクロック信号に同期して順次転送する回路を有す
る記憶装置であればよい。

【０２５９】

【発明の効果】以上のように、この発明に従えば、たと
えば外部クロック信号である基本クロック信号に対し位
相非調整のクロック周波数に依存した遅延時間を有する
クロック信号と基本クロック信号に対し位相調整された
固定遅延のクロック信号とを用いて各回路を動作させて
おり、各回路を最適タイミングで動作させて高速でかつ
正確に信号の転送を行なうことができ、周波数特性に優
れた信号転送回路を実現することができる。

【０２６０】すなわち、基本クロック信号から互いに異
なる態様で出力クロック信号および読出クロック信号を
生成し、この読出クロック信号に従って選択メモリセル
のデータを内部データ線に伝達し、かつ出力クロック信
号に従って内部データ線のデータをラッチして転送する
ことにより、この読出回路およびラッチ回路を最適タイ
ミングで動作させることができ、高速動作する半導体記
憶装置を実現することができる。また、このラッチ回路
および出力回路を同一の出力クロック信号で動作性させ
ることにより、これらの回路のタイミング調整を容易に
行なうことができる。

【０２６１】また、このラッチデータをさらに出力クロ
ック信号に従って直列データに変換することにより、高
速で、余裕を持って並列データを直列データに変換する
ことができる。

【０２６２】また、ラッチ回路および出力回路に対し、
出力クロック信号をバッファ処理して伝達するクロック
リピータを設けることにより、この出力クロック信号発
生部の駆動負荷を軽減することができ、高速でかつ正確
に、出力クロック信号をラッチ回路および出力回路へ転
送することができる。

【０２６３】また、この出力クロック信号のタイミング
を調整してラッチ回路および出力回路へ伝達することに
より、このラッチ回路および出力回路の動作タイミング
を最適化することができ、高速かつ正確にデータの転送
を行なうことができる。

【０２６４】また、ラッチ回路および並列／直列変換回
路および出力回路へそれぞれ出力信号をタイミング調整
して伝達することにより、これらの回路を正確かつ最適
なタイミングで動作させることができ、高速かつ正確に
データ転送を行なうことができる。

【０２６５】また、ラッチ回路に対し、基本クロック信
号に対し位相調整されたクロック信号と位相が非調整の
内部クロック信号とを合成して出力クロック信号として
与えることにより、動作環境に応じて最適タイミングで
このラッチ回路を動作させることができる。

【０２６６】ラッチ回路を、位相非調整のクロック信号
に従ってラッチ状態となる閉込めゲートと、位相非調整
のクロック信号と位相調整のクロック信号との合成クロ
ック信号により、この閉込めゲートを介して与えられた
データを増幅するアンプ回路とで構成することにより、
外部クロック信号周波数が変化しても正確に内部データ
を外部クロック信号の周波数に関わらず、転送すること
が出来る。

【０２６７】また、この位相調整クロック信号を遅延し
て出力回路へ与えることにより、このラッチ回路から出
力回路へのデータ伝搬遅延時間を考慮して最適タイミン
グで出力回路を動作させることができる。

【０２６８】また、このラッチ回路内において、出力ク
ロック信号に従って内部データ線からのデータを増幅す
るアンプ回路をさらに設けることにより、小振幅の内部
データ線をＣＭＯＳレベルに変換して高速で次段回路へ
伝達することができる。

【０２６９】また、出力クロック信号、その反転クロッ
ク信号、およびエッジを選択してラッチトリガ信号とし
てラッチ回路に印加することにより、動作環境に応じて
最適タイミングで、データラッチを行なうことができ
る。

【０２７０】また、並列／直列変換回路を動作モードに
応じてバイパスすることにより、この半導体記憶装置
を、ＤＤＲモードおよびＳＤＲモードいずれにおいても
動作させかつそのいずれの動作モード時においても、最
適タイミングでデータの転送を行なうことができる。

【０２７１】また、第１および第２の位相調整クロック
信号をクロック選択信号に従って選択して、並列／直列
変換回路へ与えることにより、最適タイミングで並列／
直列変換回路が変換動作を行なうことができる。

【０２７２】また、プリアンプからのデータを転送する
シフト回路とに対し、それぞれ別々の態様で発生される
クロック信号を与えることにより、それらの回路を最適
タイミングで動作させることができ、安定かつ高速で内
部読出データを転送する半導体記憶装置を実現すること
ができる。

【０２７３】また、このシフト回路に対しては、互いに
異なる態様で生成されるクロック信号の一方を選択して
与えることにより、このシフト回路を動作環境に応じて
最適タイミングで動作させることができる。

【０２７４】またこのプリアンプおよびシフト回路を３
値相補信号を伝達する構成とすることにより、プリアン
プの無効データ出力時にシフト回路を動作させることが
でき、このシフト回路における活性化タイミングを要す
る遅延時間を考慮する必要がなく、信号伝搬遅延のみを
考慮するだけでよく、高速でデータの転送を行なうこと
ができる。

【０２７５】また、プリアンプ回路を活性化前に初期状
態にリセットすることにより、このリセット状態時にシ
フト回路を動作させることができ、プリアンプ回路活性
化期間とシフト回路の動作イネーブル期間とをオーバー
ラップさせることができ、信号伝搬時間を短縮すること
ができる。

【０２７６】また、第１の回路とこの第１の回路の出力
データを転送する第２の回路とに対し、それぞれ同一の
クロック信号から異なる態様で生成されるクロック信号
を与えることにより、これらの第１および第２の回路の
動作タイミングを最適化することができ、高速でデータ
転送を行なうことができる。

【０２７７】また、第１のクロック信号を、この外部ク
ロック信号を遅延して生成されるクロック信号と、かつ
第２のクロック信号を位相調整して生成するクロック信
号とで構成することにより、第２の回路の動作タイミン
グを周波数に応じた遅延とした場合の動作周波数の制限
要因をなくすことができ、最適タイミングで高速動作す
る半導体装置を実現することができる。

【０２７８】また、この第２のクロック信号を第１のク
ロック信号に対して独立にタイミングを調整することに
より、個々に、第１および第２の回路の活性化タイミン
グを最適化することができる。

【０２７９】また、この第１のクロック信号と同一態様
で第３のクロック信号を生成し、第２および第３のクロ
ック信号の一方を第２の回路へ与えることにより、この
第２の回路の動作環境において最適タイミングで動作さ
せることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す半導体記憶装置の動作を示すタイ
ミング図である。

【図３】 図１に示す位相制御回路の構成を概略的に示
す図である。

【図４】 図１に示すデータディテクタおよび出力バッ
ファの具体的構成の一例を示す図である。

【図５】 この発明の実施の形態２に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図６】 この発明の実施の形態３に従う半導体記憶装
置のデータ出力部の構成を概略的に示す図である。

【図７】 図６に示すデータ出力回路の具体的構成の一
例を示す図である。

【図８】 図７に示すデータ出力回路の動作を示すタイ
ミング図である。

【図９】 図６に示すクロック調整回路の構成を概略的
に示す図である。

【図１０】 図９に示すクロック調整回路のエッジ選択
信号と選択出力トリガクロック信号との対応関係を概略
的に示すタイミング図である。

【図１１】 図９に示す動作を示すタイミング図であ
る。

【図１２】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１３】 図１２に示す位相制御回路の構成を概略的
に示す図である。

【図１４】 図１２に示す位相制御回路の動作を示すタ
イミング図である。

【図１５】 図１２に示す位相制御回路の変更例を示す
図である。

【図１６】 （Ａ）および（Ｂ）は、図１５に示す位相
制御回路の動作を示すタイミング図である。

【図１７】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１８】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１９】 この発明の実施の形態７に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図２０】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図２１】 この発明の実施の形態９に従うデータ出力
回路の構成を示す図である。

【図２２】 図２１に示すデータ出力回路のデータ転送
部の具体的構成の１例を示す図である。

【図２３】 図２１に示すクロック調整回路の具体的構
成の一例を示す図である。

【図２４】 図２２および図２３に示すデータ出力回路
の動作を示す図である。

【図２５】 この発明の実施の形態９に従う半導体記憶
装置の動作を模式的に示す図である。

【図２６】 この発明の実施の形態１０に従う半導体記
憶装置の要部の構成を概略的に示す図である。

【図２７】 図２６に示すデータ読出回路の動作を示す
タイミング図である。

【図２８】 図２６に示す読出回路のデータ伝搬遅延時
間を模式的に示す図である。

【図２９】 図２６に示すレイテンシシフタの構成の一
例を示す図である。

【図３０】 この発明の実施の形態１１に従う半導体記
憶装置の要部の構成を概略的に示す図である。

【図３１】 この発明の実施の形態１１の変更例を概略
的に示す図である。

【図３２】 この発明の実施の形態１２に従う同期型半
導体記憶装置の要部の構成を概略的に示す図である。

【図３３】 図３２に示す同期型半導体記憶装置の動作
を示すタイミング図である。

【図３４】 （Ａ）は、図３２に示すプリアンプおよび
レイテンシシフタの具体的構成の一例を示す図であり、
（Ｂ）は、図３４（Ａ）に示すリセット機能付トライス
テートインバータバッファの具体的構成の一例を示す図
である。

【図３５】 図３４（Ａ）および（Ｂ）に示す読出回路
の動作を示すタイミング図である。

【図３６】 この発明の実施の形態１３に従う半導体装
置の要部の構成を概略的に示す図である。

【図３７】 従来の同期型半導体記憶装置の要部の構成
を概略的に示す図である。

【図３８】 図３７に示す読出回路の構成を概略的に示
す図である。

【図３９】 図３７に示す出力制御回路の構成を概略的
に示す図である。

【図４０】 図３７に示す同期型半導体記憶装置のデー
タ読出動作を示すタイミング図である。

【図４１】 図３８に示す読出回路の動作を示すタイミ
ング図である。

【図４２】 従来の同期型半導体記憶装置のデータ出力
制御クロック信号発生部の構成を概略的に示す図であ
る。

【図４３】 図４２に示すデータ出力制御回路の問題点
を説明するための図である。

【符号の説明】

１ クロック入力回路、４ メモリ回路、５ 読出回
路、６ 出力制御回路、ＯＫＴ０−ＯＫＴ３ データ出
力回路、１６ａ データディテクタ、１６ｂ 出力バッ
ファ、２０ タイミング制御回路、２２ 位相制御回
路、３０ 閉込めゲート、３１ 差動増幅回路、ＫＲＰ
０−ＫＲＰ３ クロックリピータ、４０ データディテ
クタ、４２ Ｐ／Ｓ変換回路、４４ 出力バッファ、４
６ クロック調整回路、４６ａ ディテクタ活性制御回
路、４６ｂ Ｐ／Ｓ活性制御回路、４６ｃ 出力活性制
御回路、７０ 位相制御回路、７２ クロック調整回
路、７５トリガクロック発生回路、８０ 位相制御回
路、９０ ディテクタ制御クロック発生回路、９２ Ｐ
Ｓ変換制御クロック発生回路、９４ 出力バッファ制御
クロック発生回路、４９ バイパス回路、７５ クロッ
ク入力回路、１００ タイミング制御回路、１１０ 位
相制御回路、５ａ プリアンプ、５ｂ レイテンシシフ
タ、１２０ クロックセレクタ、１２５ 遅延回路、１
３０ プリアンプ制御回路、１３５ａ プリアンプ、１
３５ｂ レイテンシシフタ、１５３ａ，１５３ｂ リセ
ット機能付トライステートインバータバッファ、２００
第１の回路、２１０ 第２の回路。

フロントページの続き Ｆターム(参考） 5M024 AA44 AA49 BB27 BB35 DD55 DD59 DD83 DD90 GG01 HH10 JJ02 JJ32 JJ34 JJ38 JJ53 PP01 PP03 PP07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 基本クロック信号に従って出力クロック
   信号を生成するクロック発生回路、 前記基本クロック信号から前記出力クロック信号と異な
   る態様で読出クロック信号を生成する読出クロック生成
   回路、 前記読出クロック信号に従ってメモリアレイの選択メモ
   リセルのデータを内部データ線に伝達する内部読出回
   路、 前記出力クロック信号に従って、前記内部データ線のデ
   ータをラッチするラッチ回路、および前記出力クロック
   信号に従って、前記ラッチ回路のラッチデータを転送す
   る出力回路を備える、半導体記憶装置。
2. 【請求項２】 前記ラッチ回路は、前記内部データ線上
   の複数ビットのデータを並列に前記出力クロック信号に
   応答してラッチし、 前記半導体記憶装置は、さらに、前記出力クロック信号
   に従って、ラッチ回路によりラッチされたデータを直列
   データに変換して前記出力回路に伝達する並列／直列変
   換回路をさらに備える、請求項１記載の半導体記憶装
   置。
3. 【請求項３】 前記出力クロック信号をバッファ処理し
   て前記ラッチ回路および出力回路に伝達するクロックリ
   ピータをさらに備える、請求項１記載の半導体記憶装
   置。
4. 【請求項４】 前記出力クロック信号をそれぞれ、タイ
   ミングを調整して前記ラッチ回路および出力回路へ伝達
   するクロック調整回路をさらに備える、請求項１記載の
   半導体記憶装置。
5. 【請求項５】 前記出力クロック信号のタイミングを調
   整して前記ラッチ回路、前記並列／直列変換回路および
   前記出力回路へ伝達するクロック調整回路をさらに備え
   る、請求項２記載の半導体記憶装置。
6. 【請求項６】 前記クロック発生回路は、前記基本クロ
   ック信号に対して位相調整された位相調整クロック信号
   と前記基本クロック信号に対して位相が非調整の内部ク
   ロック信号とを前記出力クロック信号として発生し、 前記ラッチ回路は、前記位相調整クロック信号と前記内
   部クロック信号との合成クロック信号に従ってラッチ動
   作を実行する、請求項１記載の半導体記憶装置。
7. 【請求項７】 前記クロック発生回路は、前記基本クロ
   ック信号に対して位相調整された位相調整クロック信号
   と前記基本クロック信号に対して位相が非調整の内部ク
   ロック信号とを生成し、前記ラッチ回路は、前記位相非
   調整クロック信号に応答してラッチ状態となる閉込めゲ
   ートと、前記位相調整クロック信号と前記位相非調整の
   内部クロック信号との合成クロック信号に応答して前記
   閉込めゲートを介して与えられたデータを増幅するアン
   プ回路と含む、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記位相調整クロック信号を遅延して前
   記出力回路へ伝達するクロック調整回路をさらに備え
   る、請求項６または７記載の半導体記憶装置。
9. 【請求項９】 前記ラッチ回路は、前記出力クロック信
   号に応答して活性化され、前記内部データ線のデータを
   増幅するアンプ回路をさらに備える、請求項１記載の半
   導体記憶装置。
10. 【請求項１０】 前記出力クロック信号を受け、選択信
    号に従って、前記出力クロック信号、前記出力クロック
    信号の反転クロック信号、前記出力クロック信号の立上
    がりエッジおよび前記出力クロック信号の立下がりエッ
    ジのいずれかを選択して前記ラッチ回路へラッチトリガ
    クロック信号として印加するクロック選択回路をさらに
    備える、請求項１記載の半導体記憶装置。
11. 【請求項１１】 前記並列／直列変換回路をバイパスし
    て前記ラッチ回路のデータを前記出力回路へ転送するバ
    イパス回路をさらに備える、請求項２記載の半導体記憶
    装置。
12. 【請求項１２】 前記クロック発生回路は、 前記基本クロック信号に位相同期した第１および第２の
    位相調整クロック信号を生成し、 前記半導体記憶装置は、さらに、クロック選択信号に従
    って、前記並列／直列変換回路に対し前記第１および第
    ２の位相調整クロック信号のいずれかを選択しかつ選択
    クロック信号のトリガエッジを選択して選択クロック信
    号を前記並列/直列変換回路へ与えるクロック選択回路
    をさらに備える、請求項２記載の半導体記憶装置。
13. 【請求項１３】 メモリアレイから転送されたデータを
    第１のクロック信号に応答して増幅するプリアンプ回路
    を備え、前記第１のクロック信号は、外部クロック信号
    に従って生成され、さらに前記プリアンプ回路からの出
    力データを第２のクロック信号に応答して転送するシフ
    ト回路を備え、前記第２のクロック信号は、前記外部ク
    ロック信号に対して位相調整されたクロック信号であ
    る、半導体記憶装置。
14. 【請求項１４】 前記外部クロック信号から前記第２の
    クロック信号と異なる態様で生成された第３のクロック
    信号と前記第２のクロック信号の一方を選択して、前記
    シフト回路へ転送クロック信号として印加する選択回路
    をさらに備える、請求項１３記載の半導体記憶装置。
15. 【請求項１５】 前記プリアンプ回路は、３値の相補信
    号を生成し、かつ前記シフト回路は、前記プリアンプ回
    路からの３値相補信号を転送して３値内部転送信号とし
    て内部データを生成する、請求項１３記載の半導体記憶
    装置。
16. 【請求項１６】 前記第１のクロック信号に応答して前
    記プリアンプ回路の活性化の前に前記プリアンプ回路を
    初期状態にリセットする回路をさらに備える、請求項１
    ５記載の半導体記憶装置。
17. 【請求項１７】 外部クロック信号から生成される第１
    のクロック信号に従って、与えられたデータから第１の
    データを生成して出力する第１の回路、および前記第１
    のクロック信号と異なる態様で前記外部クロック信号か
    ら生成された第２のクロック信号に従って、前記第１の
    回路から生成されたデータに従って第２のデータを生成
    して出力する第２の回路を備える、半導体記憶装置。
18. 【請求項１８】 前記第１のクロック信号は、前記外部
    クロック信号を遅延して生成されるクロック信号であ
    り、前記第２のクロック信号は、前記外部クロック信号
    に対して位相調整されて生成されるクロック信号であ
    る、請求項１７記載の半導体記憶装置。
19. 【請求項１９】 前記第２のクロック信号は、前記第１
    のクロック信号に対して独立にタイミングが調整され
    る、請求項１７記載の半導体記憶装置。
20. 【請求項２０】 前記外部クロック信号から前記第１の
    クロック信号と同一態様で第３のクロック信号を生成す
    る回路と、 前記第３のクロック信号と前記第２のクロック信号の一
    方に従って前記第２の回路を動作させるためのクロック
    制御回路をさらに備える、請求項１７記載の半導体記憶
    装置。