KR100912968B1 - 반도체 메모리 소자 - Google Patents

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KR100912968B1
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윤상식
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Abstract

본 발명은 CML 영역에서 스윙하는 클록이 반도체 메모리 소자에서 전송되는 경로를 다중화하기 위한 것으로서, 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 클록전송라인을 통해 전달받은 후, CMOS 영역에서 스윙하도록 변환하여 출력하기 위한 제1클록전달패스와, 상기 인에이블 신호에 응답하여 상기 소오스 클록을 CMOS 영역에서 스윙하도록 변환한 후, 상기 클록전송라인을 통해 전달받아 출력하기 위한 제2클록전달패스, 및 상기 제1 및 제2클록전달패스의 출력클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력부를 구비하는 반도체 메모리 소자를 제공한다.
CML 클록, CMOS 클록, 클록전송, 전류소모

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, CML 영역에서 스윙하는 클록이 반도체 메모리 소자에서 전송되는 경로에 대한 것이며, 더 자세히는, CML 영역에서 스윙하는 클록이 반도체 메모리 소자에서 전송되는 경로를 다중화하기 위한 것이다.
일반적으로, 반도체 메모리 소자에서 클록(Clock) 등과 같이 고주파수를 갖는 신호의 입/출력(I/O) 인터페이스에는 CML(current mode logic) 영역에서 스윙하는 신호가 사용된다.
여기서, CML 영역이란 예정된 직류(DC) 전위레벨에 의해 정의되는 예정된 범위의 전위레벨 영역 또는 예정된 기준에 의해 결정된 평균적인 전위레벨에 의해 정의되는 예정된 범위의 전위레벨 영역을 의미하며, CML 영역에서 스윙하는 신호는 CML 영역 내에서 기준이 되는 전위레벨을 기준으로 CML 영역의 최고 전위레벨(Vmax)과 CML 영역의 최저 전위레벨(Vmin) 사이를 예정된 주파수로 토글링 하는 신호를 의미한다.
예를 들어, CML 영역에서 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨이 1.5(V)이고, 접지전압(VSS) 레벨이 0(V)이라고 하여도, CML 영역은 1.5(V)에서 1.0(V)로 정의될 수 있고, 이러한 CML 영역의 기준 전위레벨은 1.25(V)이며, CML 영역에서 스윙하는 신호는 1.25(V)를 기준으로 0.5(V)의 스윙 폭(swing range)을 갖는 상태에서 예정된 주파수로 토글링하는 신호가 된다.
상기에서 예를 든 바와 같이 CML 영역은 CML 영역에서 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨과 접지전압(VSS) 레벨의 차이에 의한 전위레벨 영역에 비해 그 영역의 크기가 상대적으로 작도록 설계되며, 이렇게 설계하는 이유는 CML 영역에서 스윙하는 신호가 주로 고주파수를 갖는 클록(Clock)이기 때문이다.
즉, CML 영역은 기가 헤르트(Giga Hertz) 또는 수십 기가 헤르츠(Giga Hertz) 이상의 매우 빠른 고주파수를 갖는 클록(Clock)의 경우에도 안정적으로 전송되도록 하기 위해 정의된 영역이다.
하지만, CML 영역의 크기가 상대적으로 작기 때문에 CML 영역에서 스윙하는 신호의 스윙 폭도 상대적으로 작은 편이며, 이로 인해 CML 영역에서 스윙하는 신호는 전위레벨 변동에 따라 논리 값을 판단해야 하는 데이터(data)로서는 사용될 수 없다.
즉, CML 영역에서 스윙하는 신호는 고주파수를 갖는 클록(Clock)로서 사용되기에는 적합하지만, 전위레벨에 따라 그 논리레벨이 결정되는 데이터(data)로서 사 용되기에는 부적합하다.
따라서, 데이터(data)를 입/출력하기 위한 장치에서는 CML 영역에서 스윙하는 신호를 사용하는 대신에 그보다 상대적으로 큰 스윙폭을 갖는 CMOS 영역에서 스윙하는 신호를 사용한다.
여기서, CMOS 영역이란 전원전압(VDD) 레벨과 접지전압(VSS) 레벨의 차이에 의한 전위레벨 영역을 의미하며, CMOS 영역에서 스윙하는 신호는 CMOS 영역 내에서 기준이 되는 전위레벨, 즉, 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이에서 1/2이 되는 전위레벨을 기준으로 CMOS 영역의 최고 전위레벨(Vmax)인 전원전압(VDD) 레벨과 CMOS 영역의 최저 전위레벨(Vmin)인 접지전압(VSS) 레벨 사이를 예정된 주파수로 토글링 하는 신호를 의미한다.
따라서, 상기에서 예를 든 바와 같이 CML 영역의 경우 전원전압(VDD) 레벨이 1.5(V) 접지전압(VSS) 레벨이 0(V)라고 하여도 1.5(V)와 1.0(V)라는 전위레벨이 CML 영역으로 특정되어 CML 영역에서 스윙하는 신호의 스윙폭이 0.5(V)가 될 수 있었지만, CMOS 영역의 경우 전원전압(VDD) 레벨이 1.5(V) 접지전압(VSS) 레벨이 0(V)이면 1.5(V)와 0(V)라는 전위레벨이 CMOS 영역으로 결정되어 있으므로 CMOS 영역에서 스윙하는 신호의 스윙폭은 무조건 1.5(V)가 된다.
때문에, CMOS 영역에서 스윙하는 신호의 스윙 폭이 CML 영역에서 스윙하는 신호의 스윙 폭보다 클 수밖에 없고, 이는, CMOS 영역에서 스윙하는 신호가 전위레벨에 따라 그 논리레벨이 결정되는 데이터(data)로서 사용되기에 적합하다는 것을 의미한다.
참고로, CML 영역에서 스윙하는 신호는 전술한 바와 같이 고주파수에서 작은 스윙 폭으로 토글링하는 것이 일반적이기 때문에 전송 시 발생하는 노이즈(noise)에 의해 그 위상이 뒤틀리거나 전위레벨이 변동해버리는 문제가 발생할 확률이 높은 편이다. 따라서, CML 영역에서 스윙하는 신호를 전송할 때에는 서로 상반되는 위상을 갖는 두 개의 신호로 나뉘어서 동시에 전송하는 방식(differential)이 사용된다.
반면에, CMOS 영역에서 스윙하는 신호는 전술한 바와 같이 저주파수에서 큰 스윙 폭으로 토글링하는 것이 일반적이기 때문에 전송 시 발생하는 노이즈(noise)에 의해 그 위상이 뒤틀리거나 전위레벨이 변동해버리는 문제가 발생할 확률이 낮은 편이다. 따라서, CMOS 영역에서 스윙하는 신호를 전송할 때에는 단독으로 전송하는 방식이 주로 사용되고, 때에 따라서는 CML 영역에서 스윙하는 신호를 전송하는 방식과 마찬가지로 서로 상반되는 위상을 갖는 두 개의 신호로 나뉘어서 동시에 전송하는 방식(differential)이 사용되기도 한다.
도 1은 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로와 CMOS 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로를 비교 도시한 도면이다.
참고로, 도 1에서는 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)와 CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)가 모두 서로 상반되는 위상을 갖는 두 개의 신호로 나뉘어서 동시에 전송하는 방식(differential)으로 전송될 때를 가 정한 상태의 회로도이다.
도 1을 참조하면, 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)를 생성하거나 전달하기 위한 회로(100)는, 게이트를 통해 인가되는 정 입력신호(INPUT_SIG)에 응답하여 드레인-소오스 접속된 부 출력노드(OUT_NDb)와 공통노드(COMN) 사이에 흐르는 전류(I1)의 양을 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 입력받은 부 입력신호(INPUT_SIGb)에 응답하여 드레인-소오스 접속된 정 출력노드(OUT_ND)와 공통노드(COMN) 사이에 흐르는 전류(I2)의 양을 조절하기 위한 제2NMOS 트랜지스터(N2)와, 게이트를 통해 입력받은 CML 바이어스 전압(CML_BIAS)에 응답하여 드레인-소오스 접속된 공통노드(COMN)와 접지전압(VSS)단 사이에 흐르는 전류(I3)의 양을 조절함으로써 공통노드(COMN)에서 흘러나가는 싱킹(sinking) 전류(I3)의 양을 조절하기 위한 제3NMOS 트랜지스터(N3), 및 전원전압(VDD)단과 정 출력노드(OUT_ND) 및 전원전압(VDD)단과 부 출력노드(OUT_ND) 사이에 접속되어 정 출력노드(OUT_ND) 및 부 출력노드(OUT_ND)로 출력되는 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 스윙폭을 조절하기 위한 서로 동일한 예정된 저항 값을 갖는 제1 및 제2 저항(R1, R2)를 구비한다.
전술한 구성을 바탕으로 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)를 생성하거나 전달하기 위한 회로(100)의 동작을 설명하면 다음과 같다.
먼저, 입력되는 정 입력신호(INPUT_SIG)와 부 입력신호(INPUT_SIGb)는 서로 상반되는 위상을 갖는다. 또한, CML 바이어스 신호(CML_BIAS) 항상 일정하게 로직' 하이'(High)에 해당하는 전위레벨을 갖는다. 따라서, 제3NMOS 트랜지스터(N3)는 항상 턴 온(turn on)되어 항상 일정한 양의 전류를 공통노드(COMN)에서 접지전압(VSS)단으로 빼내준다.
이 상태에서, 정 입력신호(INPUT_SIG)의 전위레벨이 상승하여 제1NMOS 트랜지스터(N1)를 턴 온(turn on) 시키면, 부 입력신호(INPUT_SIGb)의 전위레벨은 하강하여 제2NMOS 트랜지스터(N2)를 턴 오프(turn off) 시키고, 그에 따라 부 출력노드(OUT_NDb)에서 공통노드(COMN)로는 예정된 양의 전류(I1)가 지속적으로 흐르지만, 정 출력노드(OUT_ND)에서 공통노드(COMN)로는 전류(I2)가 흐르지 않는다.
즉, 부 출력노드(OUT_NDb)에서 공통노드(COMN)로 흐르는 전류(I1)의 양과 공통노드(COMN)에서 접지전압(VSS)단으로 흐르는 전류(I3)의 양이 동일해지는 상태가 된다.
이로 인해, 부 출력노드(OUT_NDb)를 통해 출력되는 CML 영역에서 스윙하는 부 신호(CML_SIGb)의 전위레벨은 낮아지게 되고, 정 출력노드(OUT_ND)를 통해 출력되는 CML 영역에서 스윙하는 정 신호(CML_SIG)의 전위레벨은 높아지게 된다.
반대로, 정 입력신호(INPUT_SIG)의 전위레벨이 하강하여 제1NMOS 트랜지스터(N1)를 턴 오프(turn off) 시키면, 부 입력신호(INPUT_SIGb)의 전위레벨은 상승하여 제2NMOS 트랜지스터(N2)를 턴 온(turn on) 시키고, 그에 따라 부 출력노드(OUT_NDb)에서 공통노드(COMN)로는 전류(I1)가 흐르지 않지만, 정 출력노드(OUT_ND)에서 공통노드(COMN)로는 예정된 양의 전류(I2)가 지속적으로 흐른다.
즉, 정 출력노드(OUT_ND)에서 공통노드(COMN)로 흐르는 전류(I2)의 양과 공 통노드(COMN)에서 접지전압(VSS)단으로 흐르는 전류(I3)의 양이 동일해지는 상태가 된다.
이로 인해, 부 출력노드(OUT_NDb)를 통해 출력되는 CML 영역에서 스윙하는 부 신호(CML_SIGb)의 전위레벨은 높아지게 되고, 정 출력노드(OUT_ND)를 통해 출력되는 CML 영역에서 스윙하는 정 신호(CML_SIG)의 전위레벨은 낮아지게 된다.
이때, CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨이 낮아지는 정도는 제1저항(R1) 및 제2저항(R2)의 크기에 따라 달라질 수 있는데, 이는, CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨이 낮아지는 상태를 결정하는 정도가 전원전압(VDD)단에서 정 출력노드(OUT_NDb) 또는 부 출력노드(OUT_ND)를 통과하여 접지전압(VSS)단으로 지속적으로 흐르는 전류(I1 or I2)가 제1저항(R1)과 제1NMOS 트랜지스터(N1) 및 제3NMOS 트랜지스터(N3) 또는 제2저항(R2)과 제2NMOS 트랜지스터(N2) 및 제3NMOS 트랜지스터(N3)를 통과하면서 변화하는 전위량에 따라 달라질 수 있기 때문이다.
구체적으로, 입력신호(INPUT_SIG, INPUT_SIGb) 및 CML 바이어스 신호(CML_BIAS)에 의해 제1NMOS 트랜지스터(N1) 및 제3NMOS 트랜지스터(N3)가 이어서 턴 온(turn on)된 상태라고 하거나 제2NMOS 트랜지스터(N2) 및 제3NMOS 트랜지스터(N3)가 이어서 턴 온(turn on)된 상태라고 하여도 턴 온(turn on)된 상태로 인해 아주 작은 저항성분을 가지는 상태가 될 수 있다.
따라서, CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨은 제1저항(R1)과 제1NMOS 트랜지스터(N1) 및 제3NMOS 트랜지스터(N3) 사이를 전류(I1)가 통과하면서 형성되는 전압분배법칙 또는 제2저항(R2)과 제2NMOS 트랜지스터(N2) 및 제3NMOS 트랜지스터(N3) 사이를 전류(I2)가 통과하면서 형성되는 전압분배법칙에 따라 결정된다.
이때, 제1저항(R1) 및 제2저항(R2)의 크기는 동일한 상태이므로, 제1저항(R1) 및 제2저항(R2)의 크기가 커지면 커질수록 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨은 접지전압(VSS)의 레벨에 상대적으로 가까워지게 되고, 제1저항(R1) 및 제2저항(R2)의 크기가 작으면 작을수록 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨은 접지전압(VSS)의 레벨에서 상대적으로 멀어지게 된다.
즉, 제1저항(R1) 및 제2저항(R2)의 크기가 커지면 커질수록 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 스윙 폭이 상대적으로 커지게 되고, 제1저항(R1) 및 제2저항(R2)의 작아지면 작아질수록 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 스윙 폭이 상대적으로 작아지게 된다.
반면, CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨이 높아지는 정도는 제1저항(R1) 및 제2저항(R2)으로 전류가 지속적으로 흐르지 않는 상태에서 결정되므로 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨이 높아질 때에는 항상 전원전압(VDD)의 레벨과 거의 동일한 레벨이 된다.
그리고, 일반적인 반도체 메모리 소자에서 CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위한 회로(120)는, 게이트를 통해 인가되는 정 입력신호(INPUT_SIG)에 응답하여 소스-드레인 접속된 전원전압(VDD)단 과 제1구동노드(DRND1) 사이에 흐르는 전류(I4)의 양을 조절하기 위한 제1PMOS 트랜지스터(P1)와, 게이트를 통해 인가되는 정 입력신호(INPUT_SIG)에 응답하여 드레인-소스 접속된 제1구동노드(DRND1)와 접지전압(VSS)단 사이에 흐르는 전류(I5)의 양을 조절하기 위한 제1NMOS 트랜지스터(N4)와, 게이트를 통해 인가되는 부 입력신호(INPUT_SIGb)에 응답하여 소스-드레인 접속된 전원전압(VDD)단과 제2구동노드(DRND2) 사이에 흐르는 전류(I6)의 양을 조절하기 위한 제2PMOS 트랜지스터(P2), 및 게이트를 통해 인가되는 부 입력신호(INPUT_SIGb)에 응답하여 드레인-소스 접속된 제2구동노드(DRND2)와 접지전압(VSS)단 사이에 흐르는 전류(I7)의 양을 조절하기 위한 제2NMOS 트랜지스터(N5)를 구비한다.
전술한 구성을 바탕으로 일반적인 반도체 메모리 소자에서 CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위한 회로(120)의 동작을 설명하면 다음과 같다.
먼저, 입력되는 정 입력신호(INPUT_SIG)와 부 입력신호(INPUT_SIGb)는 서로 상반되는 위상을 갖는다.
따라서, 정 입력신호(INPUT_SIG)의 전위레벨이 상승하여 제1PMOS 트랜지스터(P1)를 턴 오프(turn off) 시키고 제1NMOS 트랜지스터(N4)를 턴 온(turn on) 시키면, 부 입력신호(INPUT_SIGb)의 전위레벨은 하강하여 제2PMOS 트랜지스터(P2)를 턴 온(turn on) 시키고 제2NMOS 트랜지스터(N5)를 턴 오프(turn off) 시킨다.
그에 따라 제1구동노드(DRND1)에서 접지전압(VSS)단으로는 예정된 양의 전류(I5)가 흐르지만, 전원전압(VDD)단에서 제1구동노드(DRND1)로는 전류(I4)가 흐르 지 않는다.
마찬가지로, 전원전압(VDD)단에서 제2구동노드(DRND2)로는 예정된 양의 전류(I6)가 흐르지만, 제2구동노드(DRND2)에서 접지전압(VSS)단으로는 전류(I7)가 흐르지 않는다.
이로 인해, 제1구동노드(DRND1)의 전위레벨은 접지전압(VSS)단의 레벨과 거의 동일한 수준으로 하강하게 되고, 제2구동노드(DRND2)의 전위레벨은 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승하게 된다.
이때, 제1구동노드(DRND1)에서 접지전압(VSS)단으로 흐르는 예정된 양의 전류(I5)는 제1구동노드(DRND1)가 접지전압(VSS)단의 레벨과 거의 동일한 수준으로 하강할 때까지만 흐르게 되고, 접지전압(VSS)단의 레벨과 거의 동일한 수준으로 하강한 상태에서는 더 이상 흐르지 않는다. 즉, 제1구동노드(DRND1)에서 접지전압(VSS)단으로 흐르는 예정된 양의 전류(I5)는 정 입력신호(INPUT_SIG)의 전위레벨이 상승할 때 순간적으로 흐르는 전류이다.
마찬가지로, 전원전압(VDD)단에서 제2구동노드(DRND2)로 흐르는 예정된 양의 전류(I6)도 제2구동노드(DRND2)가 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승할 때까지만 흐르게 되고, 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승한 상태에서는 더 이상 흐르지 않는다. 즉, 전원전압(VDD)단에서 제2구동노드(DRND2)로 흐르는 예정된 양의 전류(I6)는 부 입력신호(INPUT_SIGb)의 전위레벨이 하강할 때 순간적으로 흐르는 전류이다.
그리고, 정 입력신호(INPUT_SIG)의 전위레벨이 하강하여 제1PMOS 트랜지스 터(P1)를 턴 온(turn on) 시키고 제1NMOS 트랜지스터(N4)를 턴 오프(turn off) 시키면, 부 입력신호(INPUT_SIGb)의 전위레벨은 상승하여 제2PMOS 트랜지스터(P2)를 턴 오프(turn off) 시키고 제2NMOS 트랜지스터(N5)를 턴 온(turn on) 시킨다.
그에 따라 제1구동노드(DRND1)에서 접지전압(VSS)단으로는 전류(I5)가 흐르지 않지만, 전원전압(VDD)단에서 제1구동노드(DRND1)로는 예정된 양의 전류(I4)가 흐른다.
마찬가지로, 전원전압(VDD)단에서 제2구동노드(DRND2)로는 전류(I6)가 흐르지 않지만, 제2구동노드(DRND2)에서 접지전압(VSS)단으로는 예정된 양의 전류(I7)가 흐른다.
이로 인해, 제2구동노드(DRND2)의 전위레벨은 접지전압(VSS)단의 레벨과 거의 동일한 수준으로 하강하게 되고, 제1구동노드(DRND1)의 전위레벨은 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승하게 된다.
이때, 전원전압(VDD)단에서 제1구동노드(DRND1)로 흐르는 예정된 양의 전류(I4)는 제1구동노드(DRND1)가 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승할 때까지만 흐르게 되고, 전원전압(VDD)단의 레벨과 거의 동일한 수준으로 상승한 상태에서는 더 이상 흐르지 않는다. 즉, 전원전압(VDD)단에서 제1구동노드(DRND1)로 흐르는 예정된 양의 전류(I4)는 정 입력신호(INPUT_SIG)의 전위레벨이 하강할 때 순간적으로 흐르는 전류이다.
마찬가지로, 제2구동노드(DRND2)에서 접지전압(VSS)단으로 흐르는 예정된 양의 전류(I7)도 제2구동노드(DRND2)가 접지전압(VSS)단의 레벨과 거의 동일한 수준 으로 하강할 때까지만 흐르게 되고, 접지전압(VSS)단의 레벨과 거의 동일한 수준으로 하강한 상태에서는 더 이상 흐르지 않는다. 즉, 제2구동노드(DRND2)에서 접지전압(VSS)단으로 흐르는 예정된 양의 전류(I7)는 부 입력신호(INPUT_SIGb)의 전위레벨이 상승할 때 순간적으로 흐르는 전류이다.
도 2는 도 1에 도시된 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로와 CMOS 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로가 동작주파수의 변화에 따라 각각 소모하는 전류의 양을 비교하여 도시한 그래프이다.
도 2를 참조하면, 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(100)는 동작주파수의 변화에 상관없이 항상 일정한 양의 전류를 소모하는 것을 알 수 있다.
반면, CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(120)는 동작주파수의 변화에 따라 소모되는 전류의 양이 변화하는 것을 알 수 있다.
먼저, CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(100)가 동작주파수의 변화에 상관없이 항상 일정한 양의 전류가 소모되는 원리를 살펴보면 다음과 같다.
먼저, 입력신호(INPUT_SIG, INPUT_SIGb)는 서로 상반되는 위상을 갖는 정 입력신호(INPUT_SIG)와 부 입력신호(INPUT_SIGb)로 나누어지기 때문에 입력신 호(INPUT_SIG, INPUT_SIGb)에 대응하여 동작하는 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)는 항상 어느 하나가 턴 온(turn on)된 상태일 때 또 다른 어느 하나가 턴 오프(turn off)된 상태가 되도록 제어된다. 즉, 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)가 서로 상반되는 동작을 하도록 제어된다.
이때, 제1NMOS 트랜지스터(N1)와 제2NMOS 트랜지스터(N2)의 사이즈는 동일하므로 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 변동하든 변동하지 않든 상관없이 또한 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨에 변동하든 변동하지 않든 상관없이 전원전압(VDD)단에서 공통노드(COMN)로 공급되는 전류(I1 or I2)의 전체 양은 변동하지 않게 된다.
또한, CML 바이어스 신호(CML_BIAS)는 항상 일정한 전위레벨을 유지하는 상태의 신호이므로 반도체 메모리 소자에 전원이 공급되어 있는 상태에서는 항상 제3NMOS 트랜지스터(N3)가 턴 온(turn on) 상태를 유지하도록 해주며, 그에 따라 제3NMOS 트랜지스터(N3)에서는 항상 일정한 양의 전류를 공통노드(COMN)에서 접지전압(VSS)단으로 빼줄 수 있게 된다.
이렇게, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 변동하든 변동하지 않든 항상 일정한 양의 전류(I1 or I2)가 공통노드(COMN)에 공급되고, 공통노드(COMN)에서서 접지전압(VSS)단으로 빠져나가 전류(I3) 또한 그 값이 항상 일정하므로, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 변동하는 것에 따라 출력되는 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)의 전위레벨은 변동하겠지만, 그로 인해 소모되는 전체 전류의 양은 변동하지 않게 된다.
예를 들어, 정 입력신호(INPUT_SIG)의 논리레벨이 로직'로우'(Low)에서 로직'하이'(High)로 또는 로직'하이'(High)에서 로직'로우'(Low)로 천이하는 순간이든 정 입력신호(INPUT_SIG)의 논리레벨이 로직'로우'(Low) 또는 로직'하이'(High)를 유지하고 있는 상태이든 상관없이 항상 일정량의 전류가 소모되게 된다.
따라서, 도면에서 도시된 바와 같이 CML 영역에서 스윙하는 신호(CML_SIG, CML_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(100)에서는, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 고속으로 변동하는 상태인 고주파수 상태이든 저속으로 변하는 상태인 저주파수 상태이든 상관없이 항상 일정한 양의 전류가 소모되게 된다.
그리고, CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(120)는 동작주파수의 변화에 따라 소모되는 전류의 양이 변화하는 원리를 살펴보면 다음과 같다.
먼저, 정 입력신호(INPUT_SIG)에 대응하여 동작하는 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N4)를 살펴보면, 정 입력신호(INPUT_SIG)의 전위레벨이 하강하여 예정된 전위레벨보다 작아지게 되어 제1PMOS 트랜지스터(P1)가 턴 온(turn on)되면 제1NMOS 트랜지스터(N4)는 턴 오프(turn off)되어야 하고, 정 입력신호(INPUT_SIG)의 전위레벨이 상승하여 예정된 전위레벨보다 커지게 되어 제1PMOS 트랜지스터(P1)가 턴 오프(turn off)되면 제1NMOS 트랜지스터(N4)는 턴 온(turn on)되어야 한다.
즉, 제1PMOS 트랜지스터(P1)와 제1NMOS 트랜지스터(N4)가 서로 상반되는 동 작을 하지만, 이로 인해, 전원전압(VDD)단에서 접지전압(VSS)단으로 흐르는 직접적인 전류패스가 존재할 수 없게 된다.
따라서, 제1PMOS 트랜지스터(P1)가 턴 온(turn on)되고 제1NMOS 트랜지스터(N4)가 턴 오프(turn off)된 상태에서는 제1드라이빙 노드(DRND1)의 전위레벨이 전원전압(VDD)의 레벨과 동일해 질 때까지 전원전압(VDD)단에서 제1드라이빙 노드(DRND1)로 공급되는 전류(I4)가 존재하고, 이때에는 제1드라이빙 노드(DRND1)에서 접지전압(VSS)단으로 전류(I5)가 흐르지 않는 상태가 된다.
또한, 제1드라이빙 노드(DRND1)의 전위레벨이 전원전압(VDD)의 레벨과 동일해지면 그나마 전원전압(VDD)단에서 제1드라이빙 노드(DRND1)로 흐르던 전류(I4)도 사라진다.
그리고, 제1PMOS 트랜지스터(P1)가 턴 오프(turn off)되고 제1NMOS 트랜지스터(N4)가 턴 온(turn on)된 상태에서는 제1드라이빙 노드(DRND1)의 전위레벨이 접지전압(VSS)의 레벨과 동일해 질 때까지 제1드라이빙 노드(DRND1)에서 접지전압(VSS)단으로 흐르는 전류(I5)가 존재하고, 이때에는 전원전압(VDD)단에 제1드라이빙 노드(DRND1)로 전류(I4)가 흐르지 않는 상태가 된다.
또한, 제1드라이빙 노드(DRND1)의 전위레벨이 접지전압(VSS)의 레벨과 동일해지면 그나마 제1드라이빙 노드(DRND1)에서 접지전압(VSS)단으로 흐르던 전류(I5)도 사라진다.
이때, 제1드라이빙 노드(DRND1)에서 접지전압(VSS)단으로 흐르던 전류(I5)는 실질적으로 그 전 동작에서 전원전압(VDD)단에서 제1드라이빙 노드(DRND1)로 공급 되었던 전류(I4)가 제1드라이빙 노드(DRND1)에 머물러 있다가 접지전압(VSS)단으로 빠져나가는 것이기 때문에, 실제로 소모된 전류는 전원전압(VDD)단에서 제1드라이빙 노드(DRND1)로 공급되었던 전류(I4)가 전부이다.
이러한 현상은 부 입력신호(INPUT_SIGb)에 대응하여 동작하는 제2PMOS 트랜지스터(P2) 및 제2NMOS 트랜지스터(N5)에서도 동일하게 발생하며, 다만, 실질적으로 전류가 소모되는 타이밍이 서로 다른다는 점 이외에는 동일하다.
이렇게, CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(120)에서는, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 변동하는 시점에서 출력되는 CMOS 영역에서 스윙하는 신호(CMOS_SIG, COMS_SIGb)의 전위레벨을 변동하기 위한 직접적인 전류소모만 존재한다.
예를 들어, 정 입력신호(INPUT_SIG)가 로직'하이'(High)에서 로직'로우'(Low)로 변동하는 순간에 CMOS 영역에서 스윙하는 부 신호(CMOS_SIGb)를 로직'로우'(Low)에서 로직'하이'(High)로 변동하기 위한 전류소모만 존재할 뿐, 부 신호(CMOS_SIGb)가 로직'하이'(High) 상태를 유지하거나 로직'로우'(Low)로 변동되는 것으로 인해 소모되는 전류는 존재하지 않는다.
따라서, 도면에서 도시된 바와 같이 CMOS 영역에서 스윙하는 신호(CMOS_SIG, CMOS_SIGb)를 생성하거나 전달하기 위해 사용되는 회로(120)에서는, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 고속으로 변동하는 고주파수 상태에서는 상대적으로 많은 전류를 소모하게 되고, 입력신호(INPUT_SIG, INPUT_SIGb)의 전위레벨이 저속으로 변동하는 저주파수 상태에서는 상대적으로 적은 전류를 소모하게 된다.
한편, 반도체 소자, 특히, 동기식 디램(SDRAM)에서 데이터(data)를 외부로 출력할 때에는 클록(Clock)에 동기시켜 출력하는 것이 일반적이다. 마찬가지로, 동기식 디램(SDRAM)의 외부에서 데이터(data)가 입력될 때에도 클록(Clock)에 동기되어서 입력되는 것이 일반적이다.
이때, 동기식 디램(SDRAM)의 외부에서 입력되는 데이터(data)는 이미 클록(Clock)에 동기되어 있는 상태이기 때문에 동기식 디램(SDRAM)에서 특별히 동기화를 위한 동작을 수행할 필요가 없다.
하지만, 동기식 디램(SDRAM)에서 데이터(data)를 외부로 출력할 때에는 동기식 디램(SDRAM) 내부의 동작으로 인해 데이터(data)와 클록(Clock)이 동기되어있는 상태가 아니므로 특별히 데이터(data)와 클록(Clock)을 동기시키기 위한 동작을 수행해 주어야 한다.
하지만, CML 영역에서 스윙하는 신호와 CMOS 영역에서 스윙하는 신호의 스윙 폭 차이로 인해 클록(Clock)에 데이터(data)를 직접적으로 동기화 시킬 때 오류가 발생할 수 있으므로, 동기화 동작 시에는 CML 영역에서 스윙하던 클록(Clock)을 CMOS 영역에서 스윙하도록 변환해주는 작업이 필요하다.
따라서, 동기식 디램(SDRAM)의 출력 드라이버에는 CML 영역에서 스윙하는 신호를 CMOS 영역에서 스윙하는 신호로서 변환하기 위한 CML - CMOS 변환기가 포함되어 있어야 한다.
즉, CML 영역에서 스윙하는 신호인 클록(Clock)이 동기식 디램(SDRAM)의 데이터 출력 드라이버까지 전송된 이후 CMOS 영역에서 스윙하도록 변환되어 데이터(data)를 동기화시키게 된다.
도 3은 종래기술에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그램이다.
도 3을 참조하면, 예정된 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패드(CLK_IN_PADb)를 통해 입력되는 CML 영역에서 스윙하는 신호인 정 클록(CML_CLK) 및 부 클록(CML_CLKb)이 다수의 CML 클록전달부(300, 310)를 거치면서 클록변환부(320)에 도달한 이후에 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)되어 데이터 출력 드라이버(340)로 전송되는 것을 알 수 있다.
그리고, 데이터 출력 드라이버(340)는 코어 영역(360)에서 출력되는 데이터(DATA)를 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터 출력 패드(380)로 전달하는 것을 알 수 있다.
즉, CML 영역에서 스윙하는 신호인 정 클록(CML_CLK) 및 부 클록(CML_CLKb)은 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패드(CLK_IN_PADb)를 통해 입력된 이후 상대적으로 긴 구간을 다수의 CML 클록전달부(300, 310)를 통해 리피팅(repeating) 되면서 전달되고, 데이터 출력 드라이버(340)에 도달하기 직전에 클록변환부(320)에 의해 CMOS 영역에서 스윙하는 신호로 변환되는 것을 알 수 있다.
이렇게, 종래기술에 따른 반도체 메모리 소자에서는 내부에서 CML 영역에서 스윙하는 신호인 정 클록(CML_CLK) 및 부 클록(CML_CLKb)을 전송할 때에서 CML 영역에서 스윙하는 상태를 계속 유지하도록 하는 구조인데, 이러한 구조는 CML 영역에서 스윙하는 신호인 정 클록(CML_CLK) 및 부 클록(CML_CLKb)의 주파수에 따라 소모되는 전류량이 증가하는 문제점이 발생할 수 있다.
구체적으로, 도 2에서 살펴보았듯이 CML 영역에서 스윙하는 신호를 전달할 때에는 전달되는 CML 영역에서 스윙하는 신호의 주파수에 상관없이 항상 일정한 전류를 소모하는 특징이 있다.
반면에, CMOS 영역에서 스윙하는 신호를 전달할 때에는 전달되는 CMOS 영역에서 스윙하는 신호의 주파수에 따라 전류의 소모량이 변화하는 특징이 있다. 즉, CMOS 영역에서 스윙하는 신호의 주파수가 낮은 경우에는 전류의 소모량이 상대적으로 작고, 주파수가 높은 경우에는 전류의 소모량이 상대적으로 크다는 특징을 갖는다.
따라서, 도 2에 도시된 바와 같이 주파수가 낮은 신호를 전송하는 경우에는 CMOS 영역에서 스윙하는 상태로 전달하는 것이 소모되는 전류의 양을 줄이는 방법이고, 주파수가 높은 신호를 전송하는 경우에는 CML 영역에서 스윙하는 상태로 전달하는 것이 소모되는 전류의 양을 줄이는 방법이다.
이때, 종래기술에 따른 반도체 메모리 소자에서 입력되는 클록신호는 고주파수를 갖는 것이 일반적이었으므로 도 3에 도시된 바와 같이 반도체 메모리 소자 내부에서도 CML 영역에서 스윙하는 상태를 유지하여 전송되다가 데이터 출력 드라이버(340)에 도달하기 직전에 CMOS 영역으로 스윙하도록 변환해주는 것이 소모되는 전류의 양을 줄일 수 있는 올바른 방법이었다.
하지만, 이는 어디까지나 입력되는 클록신호가 고주파수라는 것을 가정한 상태에서 이루어진 구조이며, 만약 입력되는 클록신호가 저주파수인 경우 소모되는 전류의 양이 오히려 증가하는 문제점이 발생할 수 있다.
즉, 도 3에 도시된 바와 같은 구조에서는 반도체 메모리 소자가 노말하게 동작하는 경우에만 소모되는 전류의 양을 줄여줄 수 있을 뿐, 낮은 주파수로 입력되는 클록을 사용하여 반도체 메모리 소자를 테스트해야 하는 경우(low speed operation test), 다수의 반도체 메모리 소자를 동시에 테스트함으로 인해 저전력 테스트를 수행해야 하는 경우(multi die test를 위한 low power test), 모바일(mobile) 환경에서 주로 사용되는 저전력 동작 모드(low power mode)에서와 같이 저전력(low power) 혹은 저주파수(low speed frequence) 환경에서 사용되길 원하는 반도체 메모리 소자에서는 소모되는 전류의 양이 오히려 증가하는 문제점이 발생한다.
이로 인해, 저전력(low power) 혹은 저주파수(low speed frequence) 환경에서 사용되길 원하는 반도체 메모리 소자를 정상적으로 테스트 할 수 없거나 테스트를 하기 위해 소모되는 시간이 증가되는 문제점이 발생할 수 있으며, 특히, 저전력 동작 모드(low power mode)로 동작해야하는 모바일(mobile) 환경을 정상적으로 구현할 수 없는 문제가 발생한다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, CML 영역에서 스윙하는 클록이 반도체 메모리 소자에서 전송되는 경로를 다중화 함으로써 동작모드와 상관없이 소모되는 전류량을 항상 최소로 유지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 클록전송라인을 통해 전달받은 후, CMOS 영역에서 스윙하도록 변환하여 출력하기 위한 제1클록전달패스; 상기 인에이블 신호에 응답하여 상기 소오스 클록을 CMOS 영역에서 스윙하도록 변환한 후, 상기 클록전송라인을 통해 전달받아 출력하기 위한 제2클록전달패스; 및 상기 제1 및 제2클록전달패스의 출력클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 클록전송라인으로 전달하기 위한 제1클록구동수단; 상기 인에이블 신호에 응답하여 상기 클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제1클록변환수단; 상기 인에이블 신호에 응답하여 상기 소오스 클록의 스윙 영역을 CMOS 영 역으로 변환하기 위한 제2클록변환수단; 상기 인에이블 신호에 응답하여 상기 제2클록변환수단의 출력클록을 상기 클록전송라인으로 전달하기 위한 제2클록구동수단; 상기 인에이블 신호에 응답하여 상기 클록전송라인을 통해 전송된 클록과 상기 제1클록변환수단에서 출력되는 클록 중 어느 하나의 클록을 선택하여 출력하기 위한 클록선택수단; 상기 클록선택수단의 출력클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 제1클록전송라인으로 전달하기 위한 제1클록구동수단; 상기 인에이블 신호에 응답하여 상기 제1클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제1클록변환수단; 상기 인에이블 신호에 응답하여 상기 소오스 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제2클록변환수단; 상기 인에이블 신호에 응답하여 상기 제2클록변환수단의 출력클록을 제2클록전송라인으로 전달하기 위한 제2클록구동수단; 및 상기 제1클록변환수단의 출력클록 및 상기 제2클록전송라인을 통해 전송된 클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력 수단을 구비하는 반도체 메모리 소자를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, CML 영역에서 스윙하는 클록의 주파수가 제1주파수 영역에 속하는 경우, 클록전송라인을 통해 전송받은 후 CMOS 영역에서 스윙하는 클록으로 변환하여 출력하는 단계; 및 CML 영역에서 스윙하는 클록의 주파수가 제2주파수 영역 - 상기 제1주 파수 영역보다 낮은 주파수 영역임 - 에 속하는 경우, CMOS 영역에서 스윙하는 클록으로 변환한 후, 상기 클록전송라인을 통해 전송하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법을 제공한다.
전술한 본 발명은 CML 영역에서 스윙하는 클록이 반도체 메모리 소자 내부에서 전송되는 경로가 동작모드에 따라 서로 달라질 수 있도록 제어함으로써, 동작모드에 상관없이 소모되는 전류의 양을 항상 최소로 유지할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
[제1실시예]
도 4는 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그 램이다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(440)까지 전송되는 경로는, 인에이블 신호(ENABLE)에 응답하여 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 클록전송라인(CLK_LINE, CLK_LINEb)을 통해 전달받은 후, CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 제1클록전달패스(400A, 410A, 420A)와, 인에이블 신호(ENABLEb)에 응답하여 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)한 후, 클록전송라인(CLK_LINE, CLK_LINEb)을 통해 전달받아 출력하기 위한 제2클록전달패스(420B, 400B, 410B), 및 제1클록전달패스(400A, 410A, 420A) 및 제2클록전달패스(420B, 400B, 410B)의 출력클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터(DATA)를 출력하기 위한 데이터 출력부(440, 480)을 구비한다.
또한, 예정된 클록 입력 패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 버퍼링하여 제1클록전달패스(400A, 410A, 420A) 및 제2클록전달패스(420B, 400B, 410B)로 출력하기 위한 클록버퍼링부(490)을 더 구비한다.
여기서, 제1클록전달패스(400A, 410A, 420A)는, 인에이블 신호(ENABLE)에 응답하여 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)으로 클록전송라 인(CLK_LINE, CLK_LINEb)을 구동하기 위한 클록구동부(400A, 410A), 및 인에이블 신호(ENABLE)에 응답하여 클록전송라인(CLK_LINE, CLK_LINEb)에 구동되어 있는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 스윙 영역을 CMOS 영역으로 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 클록스윙영역 변환부(420A)를 구비한다.
또한, 제2클록전달패스(420B, 400B, 410B)는, 인에이블 신호(ENABLEb)에 응답하여 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 스윙 영역을 CMOS 영역으로 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 클록스윙영역 변환부(420B), 및 인에이블 신호(ENABLEb)에 응답하여 클록스윙영역 변환부(420B)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)으로 클록전송라인(CLK_LINE, CLK_LINEb)을 구동하기 위한 클록구동부(400B, 410B)를 구비한다.
그리고, 데이터 출력부(440, 480)는, 데이터 출력 드라이버(440)와 데이터 출력 패드(480)를 구비함으로써 코어영역(460)에서 출력되는 데이터(DATA)를 제1클록전달패스(400A, 410A, 420A) 및 제2클록전달패스(400A, 410A, 420A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 데이터 출력 패드(480)로 전송하는 동작을 수행한다.
즉, 데이터 출력부(440, 480)는, 제1클록전달패스(400A, 410A, 420A) 및 제2클록전달패스(400A, 410A, 420A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)의 클록에지에 코어영역(460)에서 출력되는 데이터(DATA)를 동기시켜 출력해주는 동작을 수행한다.
참고로, 도 4에서는 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)와 제2클록전달패스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 서로 다르게 도시되어 있는데, 도시되어 있는 구성을 설명할 때에는 둘 다 동일하게 인에이블 신호라 칭한다. 이는, 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)와 제2클록전달패스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 서로 상반되는 위상을 가진다는 것을 의미할 뿐 실질적으로는 같은 신호이기 때문이다. 즉, 제1클록전달패스(400A, 410A, 420A)의 동작구간과 제2클록전달패스(420B, 400B, 410B)의 동작구간이 서로 다르다는 것을 나타내기 위해 도면에서 서로 다른 도면부호를 사용한 것일 뿐 실제로는 동일한 인에이블 신호에 응답하여 제1클록전달패스(400A, 410A, 420A)의 동작구간과 제2클록전달패스(420B, 400B, 410B)의 동작구간이 정의될 수 있다.
따라서, 인에이블 신호(ENABLE, ENABLEb)가 활성화된다고 하였을 때, 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)는 로직'하이'(High)로 활성화 된다는 것을 의미하고, 제2클록전달패스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)는 로직'로우'(Low)로 비활성화 된다는 것을 의미한다.
마찬가지로, 인에이블 신호(ENABLE, ENABLEb)가 비활성화된다고 하였을 때, 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)는 로직'로우'(Low)로 비활성화 된다는 것을 의미하고, 제2클록전달패 스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)는 로직'하이'(High)로 활성화 된다는 것을 의미한다.
때문에, 제1클록전달패스(400A, 410A, 420A)는, 인에이블 신호(ENABLE, ENABLEb)의 활성화구간에서 동작하여 CMOS 영역에서 스윙하도록 변환된 소오스 클록(CMOS_CLK, CMOS_CLKb)을 출력하고, 인에이블 신호(ENABLE, ENABLEb)의 비활성화구간에서 아무런 동작도 하지 않는다.
반대로, 제2클록전달패스(420B, 400B, 410B)는, 인에이블 신호(ENABLE, ENABLEb)의 활성화구간에서 아무런 동작도 하지 않고, 인에이블 신호(ENABLE, ENABLEb)의 비활성화구간에서 CMOS 영역에서 스윙하도록 변환된 소오스 클록(CMOS_CLK, CMOS_CLKb)을 출력한다.
물론, 실질적으로도 완전히 서로 다른 두개의 신호를 사용하여 제1클록전달패스(400A, 410A, 420A)의 동작구간과 제2클록전달패스(420B, 400B, 410B)의 동작구간이 정의할 수도 있다. 하지만, 완전히 서로 다른 두 개의 신호가 서로 활성화구간이 겹치지 않아야 한다는 조건이 추가된다. 즉, 제1클록전달패스(400A, 410A, 420A)의 동작구간과 제2클록전달패스(420B, 400B, 410B)의 동작구간이 서로 겹치는 것은 불가능하다.
전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로의 동작을 살펴보면 다음과 같다.
먼저, 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)가 로직'하이'(High)로 활성화되고 제2클록전달패스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 로직'로우'(Low)로 비활성화되는 경우, 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(440)까지 전송되는 경로는 제1클록전달패스(400A, 410A, 420A)에 포함된 구성요소들을 사용하여 동작하므로, 도 3에서 설명하였던 종래기술에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(340)까지 전송되는 경로의 동작과 동일하다.
구체적으로, 예정된 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패드(CLK_IN_PADb)를 통해 입력되는 CML 영역에서 스윙하는 신호인 정 소오스 클록(CML_CLK) 및 부 소오스 클록(CML_CLKb)는 제1클록전달패스(400A, 410A, 420A)에 구비된 제1 클록구동부(400A, 410A)에 의해 CML 영역에서 스윙하는 상태 그대로 클록전송라인(CLK_LINE, CLK_LINEb)에 실리게 되고, 클록전송라인(CLK_LINE, CLK_LINEb)에 실린 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)은 데이터 출력 드라이버(440)로 전송되기 직전에 제1클록전달패스(400A, 410A, 420A)에 구비된 제1클록변환부(420A)에 의해 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)된다.
따라서, 데이터 출력 드라이버(440)는 코어 영역(460)에서 출력되는 데이터(DATA)를 제1클록전달패스(400A, 410A, 420A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터 출력 패드(480)로 전달 하는 동작을 수행한다.
이때, 제2클록전달패스(400B, 410B, 420B)는 동작하지 않으므로 제2클록전달패스(400B, 410B, 420B)에서는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)이 출력되지 않는다.
그리고, 제1클록전달패스(400A, 410A, 420A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)가 로직'로우'(Low)로 비활성화되고 제2클록전달패스(420B, 400B, 410B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 로직'하이'(High)로 활성화되는 경우, 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(440)까지 전송되는 경로는 제2클록전달패스(420B, 400B, 410B)에 포함된 구성요소들을 사용하여 동작하게 된다.
구체적으로, 예정된 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패드(CLK_IN_PADb)를 통해 입력되는 CML 영역에서 스윙하는 신호인 정 소오스 클록(CML_CLK) 및 부 소오스 클록(CML_CLKb)는 제2클록전달패스(420B, 400B, 410B)에 구비된 제2클록변환부(420B)에 의해 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)되고, 변환된 클록은 제2클록전달패스(420B, 400B, 410B)에 구비된 제2 클록구동부(400B, 410B)에 의해 CMOS 영역에서 스윙하는 상태에서 클록전송라인(CLK_LINE, CLK_LINEb)에 실리게 되며, 클록전송라인(CLK_LINE, CLK_LINEb)에 실린 CMOS 영역에서 스윙하는 소오스 클록(CMOS_CLK, CMOS_CLKb)은 그대로 데이터 출력 드라이버(440)로 인가된다.
따라서, 데이터 출력 드라이버(440)는 코어 영역(460)에서 출력되는 데이터(DATA)를 제2클록전달패스(420B, 400B, 410B)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터 출력 패드(480)로 전달하는 동작을 수행한다.
이때, 제1클록전달패스(400A, 410A, 420A)는 동작하지 않으므로 제1클록전달패스(400A, 410A, 420A)에서는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)이 출력되지 않는다.
전술한 구성에서 인에이블 신호(ENABLE, ENABLEb)는 제1클록전달패스(400A, 410A, 420A)의 동작구간과 제2클록전달패스(420B, 400B, 410B)의 동작구간을 정의하는 중요한 신호임에도 불구하고 그것을 생성하기 위한 구성요소는 도시되어 있지 않은데, 그 이유는, 인에이블 신호(ENABLE, ENABLEb)의 경우 다음과 같이 다양한 조건에서 생성될 수 있기 때문이다.
첫 번째, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역에 속할 경우 인에이블 신호(ENABLE, ENABLEb)를 활성화시켜 출력하고, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역보다 낮은 주파수 영역인 제2주파수 영역에 속할 경우 인에이블 신호(ENABLE, ENABLEb)를 비활성화시켜 출력하기 위한 구성요소가 반도체 메모리 소자에 구비되는 경우가 있을 수 있다.
이때에는, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역에 속하는지 아니면 제1주파수 영역보다 낮은 주파수 영역인 제2주파수 영역에 속하는지를 미리 알아야 하므로, CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수를 검출하기 위한 구성요소가 반도체 메모리 소자에 더 구비되어 있어야 한다.
두 번째, 반도체 메모리 소자 내부의 MRS(Memory Register Set)에 의해 인에이블 신호(ENABLE, ENABLEb)의 활성화구간 및 비활성화구간이 예정되어 는 경우가 있을 수 있다.
세 번째, 반도체 메모리 소자의 노말 모드(normal mode)에서 인에이블 신호(ENABLE, ENABLEb) 활성화시켜 출력하고, 로우 파워 모드(low power mode) 및 로우 스피드 테스트 모드(low speed test mode)에서 인에이블 신호(ENABLE, ENABLEb)를 비활성화시켜 출력하기 위한 구성요소가 반도체 메모리 소자에 구비되어 있는 경우가 있을 수 있다.
네 번째, 인에이블 신호(ENABLE, ENABLEb)를 입력받기 위한 예정된 신호 입력 패드를 구비함으로써 반도체 메모리 소자 외부에서 인에이블 신호(ENABLE, ENABLEb)의 활성화구간 및 비활성화구간을 조절하는 경우가 있을 수 있다.
그리고, 전술한 구성에서 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)은 서로 상반되는 위상을 갖는 정 소오스 클록(CML_CLK)과 부 소오스 클록(CML_CLKb)으로 이루어진 것처럼 도시되어 있는데, 이는 실시예일 뿐 실제로는 더 많은 개수의 클록으로 이루어 질 수도 있다.
즉, 소오스 클록에 멀티 페이즈(multi phase) 방식으로 이루어진 다수의 멀티 소오스 클록으로 이루어 질 수도 있다.
예를 들어, 각각의 멀티 소오스 클록이 90도의 위상 차이를 갖는 경우, 소오스 클록에서는 0도 멀티 소오스 클록(CML_CLK_0), 90도 멀티 소오스 클록(CML_CLK_90), 180도 멀티 소오스 클록(CML_CLK_180), 270도 멀티 소오스 클록(CML_CLK_270)을 포함할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자가 저전력(low power) 혹은 저주파수(low speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 비활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CMOS 영역에서 스윙하는 상태로 내부 클록전송라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
마찬가지로, 반도체 메모리 소자가 노말한 전력(normal power) 혹은 고주파수(high speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CML 영역에서 스윙하는 상태로 내부 클록전송라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
[제2실시예]
도 5는 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(540)까지 전송되는 경로는, 인에이블 신호(ENABLE)에 응답하여 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)을 통해 전달받은 후, CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 제1클록전달패스(500A, 510A, 520A)와, 인에이블 신호(ENABLEb)에 응답하여 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)한 후, 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)을 통해 전달받아 출력하기 위한 제2클록전달패스(520B, 500B, 510B), 및 제1클록전달패스(500A, 510A, 520A) 및 제2클록전달패스(520B, 500B, 510B)의 출력클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터(DATA)를 출력하기 위한 데이터 출력부(540, 580)을 구비한다.
또한, 예정된 클록 입력 패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)을 버퍼링하여 제1클록전달 패스(500A, 510A, 520A) 및 제2클록전달패스(520B, 500B, 510B)로 출력하기 위한 클록버퍼링부(590)을 더 구비한다.
여기서, 제1클록전달패스(500A, 510A, 520A)는, 인에이블 신호(ENABLE)에 응답하여 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)으로 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)을 구동하기 위한 클록구동부(500A, 510A), 및 인에이블 신호(ENABLE)에 응답하여 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)에 구동되어 있는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 스윙 영역을 CMOS 영역으로 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 클록스윙영역 변환부(520A)를 구비한다.
또한, 제2클록전달패스(520B, 500B, 510B)는, 인에이블 신호(ENABLEb)에 응답하여 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 스윙 영역을 CMOS 영역으로 변환(CMOS_CLK, CMOS_CLKb)하여 출력하기 위한 클록스윙영역 변환부(520B), 및 인에이블 신호(ENABLEb)에 응답하여 클록스윙영역 변환부(520B)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)으로 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)을 구동하기 위한 클록구동부(500B, 510B)를 구비한다.
그리고, 데이터 출력부(540, 580)는, 데이터 출력 드라이버(540)와 데이터 출력 패드(580)를 구비함으로써 코어영역(560)에서 출력되는 데이터(DATA)를 제1클록전달패스(500A, 510A, 520A) 및 제2클록전달패스(500A, 510A, 520A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 데이터 출력 패 드(580)로 전송하는 동작을 수행한다.
즉, 데이터 출력부(540, 580)는, 제1클록전달패스(500A, 510A, 520A) 및 제2클록전달패스(500A, 510A, 520A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)의 클록에지에 코어영역(560)에서 출력되는 데이터(DATA)를 동기시켜 출력해주는 동작을 수행한다.
참고로, 도 4에서는 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)와 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 서로 다르게 도시되어 있는데, 도시되어 있는 구성을 설명할 때에는 둘 다 동일하게 인에이블 신호라 칭한다. 이는, 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)와 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 서로 상반되는 위상을 가진다는 것을 의미할 뿐 실질적으로는 같은 신호이기 때문이다. 즉, 제1클록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간이 서로 다르다는 것을 나타내기 위해 도면에서 서로 다른 도면부호를 사용한 것일 뿐 실제로는 동일한 인에이블 신호에 응답하여 제1클록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간이 정의될 수 있다.
따라서, 인에이블 신호(ENABLE, ENABLEb)가 활성화된다고 하였을 때, 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)는 로직'하이'(High)로 활성화 된다는 것을 의미하고, 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)는 로직'로우'(Low)로 비활성화 된다는 것을 의미한다.
마찬가지로, 인에이블 신호(ENABLE, ENABLEb)가 비활성화된다고 하였을 때, 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)는 로직'로우'(Low)로 비활성화 된다는 것을 의미하고, 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)는 로직'하이'(High)로 활성화 된다는 것을 의미한다.
때문에, 제1클록전달패스(500A, 510A, 520A)는, 인에이블 신호(ENABLE, ENABLEb)의 활성화구간에서 동작하여 CMOS 영역에서 스윙하도록 변환된 소오스 클록(CMOS_CLK, CMOS_CLKb)을 출력하고, 인에이블 신호(ENABLE, ENABLEb)의 비활성화구간에서 아무런 동작도 하지 않는다.
반대로, 제2클록전달패스(520B, 500B, 510B)는, 인에이블 신호(ENABLE, ENABLEb)의 활성화구간에서 아무런 동작도 하지 않고, 인에이블 신호(ENABLE, ENABLEb)의 비활성화구간에서 CMOS 영역에서 스윙하도록 변환된 소오스 클록(CMOS_CLK, CMOS_CLKb)을 출력한다.
물론, 실질적으로도 완전히 서로 다른 두개의 신호를 사용하여 제1클록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간이 정의할 수도 있다. 이때, 제1클록전달패스(500A, 510A, 520A)와 제2클록전달패스(520B, 500B, 510B)는 각각 독립적인 클록전송라인을 구비하고 있으므로 완전히 서로 다른 두 개의 신호가 서로 활성화구간이 겹쳐도 상관이 없다. 즉, 제1클 록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간이 서로 겹치는 경우에도 정상적으로 동작할 수 있다.
하지만, 클록을 전달하는 동작이외에 반도체 메모리 소자가 정상적으로 동작하기 위해서는 제1클록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간이 서로 겹치더라도 각각 출력되는 클록을 사용하는 장치가 독립적으로 구성되어야 있어야 한다는 조건이 추가되기는 한다.
전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로의 동작을 살펴보면 다음과 같다.
먼저, 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)가 로직'하이'(High)로 활성화되고 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 로직'로우'(Low)로 비활성화되는 경우, 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(540)까지 전송되는 경로는 제1클록전달패스(500A, 510A, 520A)에 포함된 구성요소들을 사용하여 동작한다.
구체적으로, 예정된 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패드(CLK_IN_PADb)를 통해 입력되는 CML 영역에서 스윙하는 신호인 정 소오스 클록(CML_CLK) 및 부 소오스 클록(CML_CLKb)는 제1클록전달패스(500A, 510A, 520A)에 구비된 제1 클록구동부(500A, 510A)에 의해 CML 영역에서 스윙하는 상태 그대로 제 1클록전송라인(CLK_LINE_1, CLK_LINEb_1)에 실리게 되고, 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)에 실린 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)은 데이터 출력 드라이버(540)로 전송되기 직전에 제1클록전달패스(500A, 510A, 520A)에 구비된 제1클록변환부(520A)에 의해 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)된다.
따라서, 데이터 출력 드라이버(540)는 코어 영역(560)에서 출력되는 데이터(DATA)를 제1클록전달패스(500A, 510A, 520A)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터 출력 패드(580)로 전달하는 동작을 수행한다.
이때, 제2클록전달패스(500B, 510B, 520B)는 동작하지 않으므로 제2클록전달패스(500B, 510B, 520B)에서는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)이 출력되지 않는다.
그리고, 제1클록전달패스(500A, 510A, 520A)의 동작을 제어하기 위한 인에이블 신호(ENABLE)가 로직'로우'(Low)로 비활성화되고 제2클록전달패스(520B, 500B, 510B)의 동작을 제어하기 위한 인에이블 신호(ENABLEb)가 로직'하이'(High)로 활성화되는 경우, 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호(CML_CLK, CML_CLKb)가 데이터 출력 드라이버(540)까지 전송되는 경로는 제2클록전달패스(520B, 500B, 510B)에 포함된 구성요소들을 사용하여 동작하게 된다.
구체적으로, 예정된 정 클록 입력 패드(CLK_IN_PAD) 및 부 클록 입력 패 드(CLK_IN_PADb)를 통해 입력되는 CML 영역에서 스윙하는 신호인 정 소오스 클록(CML_CLK) 및 부 소오스 클록(CML_CLKb)는 제2클록전달패스(520B, 500B, 510B)에 구비된 제2클록변환부(520B)에 의해 CMOS 영역에서 스윙하도록 변환(CMOS_CLK, CMOS_CLKb)되고, 변환된 클록은 제2클록전달패스(520B, 500B, 510B)에 구비된 제2 클록구동부(500B, 510B)에 의해 CMOS 영역에서 스윙하는 상태에서 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)에 실리게 되며, 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)에 실린 CMOS 영역에서 스윙하는 소오스 클록(CMOS_CLK, CMOS_CLKb)은 그대로 데이터 출력 드라이버(540)로 인가된다.
따라서, 데이터 출력 드라이버(540)는 코어 영역(560)에서 출력되는 데이터(DATA)를 제2클록전달패스(520B, 500B, 510B)에서 출력되는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)에 응답하여 예정된 데이터 출력 패드(580)로 전달하는 동작을 수행한다.
이때, 제1클록전달패스(500A, 510A, 520A)는 동작하지 않으므로 제1클록전달패스(500A, 510A, 520A)에서는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)이 출력되지 않는다.
전술한 구성에서 인에이블 신호(ENABLE, ENABLEb)는 제1클록전달패스(500A, 510A, 520A)의 동작구간과 제2클록전달패스(520B, 500B, 510B)의 동작구간을 정의하는 중요한 신호임에도 불구하고 그것을 생성하기 위한 구성요소는 도시되어 있지 않은데, 그 이유는, 인에이블 신호(ENABLE, ENABLEb)의 경우 다음과 같이 다양한 조건에서 생성될 수 있기 때문이다.
첫 번째, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역에 속할 경우 인에이블 신호(ENABLE, ENABLEb)를 활성화시켜 출력하고, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역보다 낮은 주파수 영역인 제2주파수 영역에 속할 경우 인에이블 신호(ENABLE, ENABLEb)를 비활성화시켜 출력하기 위한 구성요소가 반도체 메모리 소자에 구비되는 경우가 있을 수 있다.
이때에는, 예정된 클록입력패드(CLK_IN_PAD, CLK_IN_PADb)를 통해 인가되는 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수가 제1주파수 영역에 속하는지 아니면 제1주파수 영역보다 낮은 주파수 영역인 제2주파수 영역에 속하는지를 미리 알아야 하므로, CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)의 주파수를 검출하기 위한 구성요소가 반도체 메모리 소자에 더 구비되어 있어야 한다.
두 번째, 반도체 메모리 소자 내부의 MRS(Memory Register Set)에 의해 인에이블 신호(ENABLE, ENABLEb)의 활성화구간 및 비활성화구간이 예정되어 는 경우가 있을 수 있다.
세 번째, 반도체 메모리 소자의 노말 모드(normal mode)에서 인에이블 신호(ENABLE, ENABLEb) 활성화시켜 출력하고, 로우 파워 모드(low power mode) 및 로우 스피드 테스트 모드(low speed test mode)에서 인에이블 신호(ENABLE, ENABLEb)를 비활성화시켜 출력하기 위한 구성요소가 반도체 메모리 소자에 구비되어 있는 경우가 있을 수 있다.
네 번째, 인에이블 신호(ENABLE, ENABLEb)를 입력받기 위한 예정된 신호 입력 패드를 구비함으로써 반도체 메모리 소자 외부에서 인에이블 신호(ENABLE, ENABLEb)의 활성화구간 및 비활성화구간을 조절하는 경우가 있을 수 있다.
그리고, 전술한 구성에서 CML 영역에서 스윙하는 소오스 클록(CML_CLK, CML_CLKb)은 서로 상반되는 위상을 갖는 정 소오스 클록(CML_CLK)과 부 소오스 클록(CML_CLKb)으로 이루어진 것처럼 도시되어 있는데, 이는 실시예일 뿐 실제로는 더 많은 개수의 클록으로 이루어 질 수도 있다.
즉, 소오스 클록에 멀티 페이즈(multi phase) 방식으로 이루어진 다수의 멀티 소오스 클록으로 이루어 질 수도 있다.
예를 들어, 각각의 멀티 소오스 클록이 90도의 위상 차이를 갖는 경우, 소오스 클록에서는 0도 멀티 소오스 클록(CML_CLK_0), 90도 멀티 소오스 클록(CML_CLK_90), 180도 멀티 소오스 클록(CML_CLK_180), 270도 멀티 소오스 클록(CML_CLK_270)을 포함할 수 있다.
전술한 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로와 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로의 차이는 다음과 같다.
먼저, 본 발명의 제1실시예에서는 클록전송라인(CLK_LINE, CLK_LINEb)을 제1클록전달패스(400A, 410A, 420A)와 제2클록전달패스(420B, 400B, 410B)가 공유하여 사용함으로써, 클록전송라인(CLK_LINE, CLK_LINEb)으로 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 전송될 수도 있고, CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)이 전송될 수도 있다는 특성을 갖는다.
하지만, 본 발명의 제2실시예에서는 제1클록전달패스(400A, 410A, 420A)는 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)을 사용하고, 제2클록전달패스(420B, 400B, 410B)는 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)을 사용함으로써, 제1클록전송라인(CLK_LINE_1, CLK_LINEb_1)으로는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)만 전송되고, 제2클록전송라인(CLK_LINE_2, CLK_LINEb_2)으로는 CMOS 영역에서 스윙하는 클록(CMOS_CLK, CMOS_CLKb)만 전송되는 특성을 갖는다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자가 저전력(low power) 혹은 저주파수(low speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 비활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CMOS 영역에서 스윙하는 상태로 내부 클록전송라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
마찬가지로, 반도체 메모리 소자가 노말한 전력(normal power) 혹은 고주파수(high speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CML 영역에서 스윙하는 상태로 내부 클록전송 라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 메모리 소자가 저전력(low power) 혹은 저주파수(low speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 비활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CMOS 영역에서 스윙하는 상태로 내부 클록전송라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
마찬가지로, 반도체 메모리 소자가 노말한 전력(normal power) 혹은 고주파수(high speed frequence) 환경에서 사용되길 원하는 경우에는 인에이블 신호(ENABLE, ENABLEb)를 활성화하여 반도체 메모리 소자로 인가되는 CML 영역에서 스윙하는 클록(CML_CLK, CML_CLKb)이 CML 영역에서 스윙하는 상태로 내부 클록전송라인(CLK_LINE, CLK_LINEb)에서 전달될 수 있도록 함으로써 소모되는 전류의 양을 최소한으로 유지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로와 CMOS 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로를 비교 도시한 도면.
도 2는 도 1에 도시된 일반적인 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로와 CMOS 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로가 동작주파수의 변화에 따라 각각 소모하는 전류의 양을 비교하여 도시한 그래프.
도 3은 종래기술에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그램.
도 4는 본 발명의 제1실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그램.
도 5는 본 발명의 제2실시예에 따른 반도체 메모리 소자에서 CML 영역에서 스윙하는 신호가 데이터 출력 드라이버까지 전송되는 경로를 도시한 블록 다이어그램.
*도면의 주요부분에 대한 부호의 설명
100 : CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로
120 : CMOS 영역에서 스윙하는 신호를 생성하거나 전달하기 위해 사용되는 회로
300, 310 : 클록전달부 320 : 클록변환부
340, 440, 540 : 데이터 출력 드라이버 360, 460, 560 : 코어영역
380, 480, 580 : 데이터 출력 패드
400A, 410A, 500A, 510A : 제1클록구동부 420A, 520A : 제1클록변환부
400B, 410B, 500B, 510B : 제2클록구동부 420B, 520A : 제2클록변환부

Claims (45)

  1. 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 클록전송라인을 통해 전달받은 후, CMOS 영역에서 스윙하도록 변환하여 출력하기 위한 제1클록전달패스;
    상기 인에이블 신호에 응답하여 상기 소오스 클록을 CMOS 영역에서 스윙하도록 변환한 후, 상기 클록전송라인을 통해 전달받아 출력하기 위한 제2클록전달패스; 및
    상기 제1 및 제2클록전달패스의 출력클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    예정된 클록 입력 패드를 통해 상기 소오스 클록을 인가받아 버퍼링하여 상기 제1 및 제2 클록전달패스로 출력하기 위한 클록버퍼링수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 인에이블 신호는,
    상기 소오스 클록의 주파수가 제1주파수 영역에 속할 경우 활성화되고, 제2주파수 영역 - 상기 제1주파수 영역보다 낮은 주파수 영역임 - 에 속할 경우 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 인에이블 신호는,
    MRS(Memory Register Set)에 의해 그 활성화구간 및 비활성화구간이 예정되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 인에이블 신호는,
    노말 모드(normal mode)에서 활성화되고, 로우 파워 모드(low power mode) 및 로우 스피드 테스트 모드(low speed test mode)에서 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 인에이블 신호는,
    예정된 신호 입력 패드를 통해 외부에서 인가되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제3항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 제1클록전달패스는,
    상기 인에이블 신호의 활성화구간에서 동작하여 CMOS 영역에서 스윙하도록 변환된 소오스 클록을 출력하고, 상기 인에이블 신호의 비활성화구간에서 동작하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제3항 내지 제6항 중 어느 하나의 항에 있어서,
    상기 제2클록전달패스는,
    상기 인에이블 신호의 활성화구간에서 동작하지 않고, 상기 인에이블 신호의 비활성화구간에서 CMOS 영역에서 스윙하도록 변환된 소오스 클록을 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1클록전달패스는,
    상기 인에이블 신호에 응답하여 상기 소오스 클록으로 상기 클록전송라인을 구동하기 위한 클록구동부; 및
    상기 인에이블 신호에 응답하여 상기 클록전송라인에 구동되어 있는 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하기 위한 클록스윙영역 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제2클록전달패스는,
    상기 인에이블 신호에 응답하여 상기 소오스 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하기 위한 클록스윙영역 변환부; 및
    상기 인에이블 신호에 응답하여 상기 클록스윙영역 변환부의 출력클록으로 상기 클록전송라인을 구동하기 위한 클록구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 데이터 출력수단은,
    상기 제1 및 제2클록전달패스에서 출력되는 클록의 클록에지에 상기 예정된 데이터를 동기시켜 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제1항 내지 제6항 및 제9항 내지 제11항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    서로 상반되는 위상을 갖는 정 소오스 클록과 부 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제1항 내지 제6항 및 제9항 내지 제11항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    멀티 페이즈(multi phase) 방식으로 이루어진 다수의 멀티 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 클록전송라인으로 전달하기 위한 제1클록구동수단;
    상기 인에이블 신호에 응답하여 상기 클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제1클록변환수단;
    상기 인에이블 신호에 응답하여 상기 소오스 클록의 스윙 영역을 CMOS 영역 으로 변환하기 위한 제2클록변환수단;
    상기 인에이블 신호에 응답하여 상기 제2클록변환수단의 출력클록을 상기 클록전송라인으로 전달하기 위한 제2클록구동수단;
    상기 인에이블 신호에 응답하여 상기 클록전송라인을 통해 전송된 클록과 상기 제1클록변환수단에서 출력되는 클록 중 어느 하나의 클록을 선택하여 출력하기 위한 클록선택수단;
    상기 클록선택수단의 출력클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력수단
    을 구비하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    예정된 클록 입력 패드를 통해 상기 소오스 클록을 인가받아 버퍼링하여 상기 제1클록구동수단 및 제2클록변환수단으로 출력하기 위한 클록버퍼링수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제14항에 있어서,
    상기 인에이블 신호는,
    상기 소오스 클록의 주파수가 제1주파수 영역에 속할 경우 활성화되고, 제2 주파수 영역 - 상기 제1주파수 영역보다 낮은 주파수 영역임 - 에 속할 경우 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제14항에 있어서,
    상기 인에이블 신호는,
    MRS(Memory Register Set)에 의해 그 활성화구간 및 비활성화구간이 예정되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제14항에 있어서,
    상기 인에이블 신호는,
    노말 모드(normal mode)에서 활성화되고, 로우 파워 모드(low power mode) 및 로우 스피드 테스트 모드(low speed test mode)에서 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제14항에 있어서,
    상기 인에이블 신호는,
    예정된 신호 입력 패드를 통해 외부에서 인가되는 것을 특징으로 하는 반도 체 메모리 소자.
  20. 제16항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 제1클록구동수단은,
    상기 인에이블 신호의 활성화구간에서 동작하여 상기 소오스 클록을 상기 클록전송라인에 전달하고, 상기 인에이블 신호의 비활성화구간에서 동작하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  21. 제16항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 제1클록변환수단은,
    상기 인에이블 신호의 활성화구간에서 동작하여 상기 클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하고, 상기 인에이블 신호의 비활성화구간에서 동작하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  22. 제16항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 제2클록변환수단은,
    상기 인에이블 신호의 활성화구간에서 동작하지 않고, 상기 인에이블 신호의 비활성화구간에서 동작하여 상기 소오스 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  23. 제16항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 제2클록구동수단은,
    상기 인에이블 신호의 활성화구간에서 동작하지 않고, 상기 인에이블 신호의 비활성화구간에서 동작하여 상기 제2클록변환수단의 출력클록을 상기 클록전송라인으로 전달하는 것을 특징으로 하는 반도체 메모리 소자.
  24. 제16항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 클록선택수단은,
    상기 인에이블 신호의 활성화구간에서 상기 제1클록변환수단에서 출력되는 클록을 선택하여 출력하고, 상기 인에이블 신호의 비활성화구간에서 상기 클록전송라인을 통해 전송된 클록을 선택하여 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  25. 제14항에 있어서,
    상기 데이터 출력수단은,
    상기 클록선택수단에서 출력되는 클록의 클록에지에 상기 예정된 데이터를 동기시켜 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  26. 제14항 내지 제19항 및 제25항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    서로 상반되는 위상을 갖는 정 소오스 클록과 부 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  27. 제14항 내지 제19항 및 제25항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    멀티 페이즈(multi phase) 방식으로 이루어진 다수의 멀티 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  28. 인에이블 신호에 응답하여 CML 영역에서 스윙하는 소오스 클록을 제1클록전송라인으로 전달하기 위한 제1클록구동수단;
    상기 인에이블 신호에 응답하여 상기 제1클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제1클록변환수단;
    상기 인에이블 신호에 응답하여 상기 소오스 클록의 스윙 영역을 CMOS 영역으로 변환하기 위한 제2클록변환수단;
    상기 인에이블 신호에 응답하여 상기 제2클록변환수단의 출력클록을 제2클록전송라인으로 전달하기 위한 제2클록구동수단; 및
    상기 제1클록변환수단의 출력클록 및 상기 제2클록전송라인을 통해 전송된 클록에 응답하여 예정된 데이터를 출력하기 위한 데이터 출력 수단
    을 구비하는 반도체 메모리 소자.
  29. 제28항에 있어서,
    예정된 클록 입력 패드를 통해 상기 소오스 클록을 인가받아 버퍼링하여 상기 제1클록구동수단 및 제2클록변환수단으로 출력하기 위한 클록버퍼링수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  30. 제28항에 있어서,
    상기 인에이블 신호는,
    상기 소오스 클록의 주파수가 제1주파수 영역에 속할 경우 활성화되고, 제2 주파수 영역 - 상기 제1주파수 영역보다 낮은 주파수 영역임 - 에 속할 경우 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  31. 제28항에 있어서,
    상기 인에이블 신호는,
    MRS(Memory Register Set)에 의해 그 활성화구간 및 비활성화구간이 예정되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  32. 제28항에 있어서,
    상기 인에이블 신호는,
    노말 모드(normal mode)에서 활성화되고, 로우 파워 모드(low power mode) 및 로우 스피드 테스트 모드(low speed test mode)에서 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  33. 제28항에 있어서,
    상기 인에이블 신호는,
    예정된 신호 입력 패드를 통해 외부에서 인가되는 것을 특징으로 하는 반도 체 메모리 소자.
  34. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 제1클록구동수단은,
    상기 인에이블 신호의 활성화구간에서 동작하여 상기 소오스 클록을 제1클록전송라인으로 전달하고, 상기 인에이블 신호의 비활성화구간에서 동작하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  35. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 제1클록변환수단은,
    상기 인에이블 신호의 활성화구간에서 동작하여 상기 제1클록전송라인을 통해 전송된 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하고, 상기 인에이블 신호의 비활성화구간에서 동작하지 않는 것을 특징으로 하는 반도체 메모리 소자.
  36. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 제2클록변환수단은,
    상기 인에이블 신호의 활성화구간에서 동작하지 않고, 상기 인에이블 신호의 비활성화구간에서 동작하여 상기 소오스 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  37. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 제2클록구동수단은,
    상기 인에이블 신호의 활성화구간에서 동작하지 않고, 상기 인에이블 신호의 비활성화구간에서 동작하여 상기 제2클록변환수단의 출력클록을 제2클록전송라인으로 전달하는 것을 특징으로 하는 반도체 메모리 소자.
  38. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 인에이블 신호의 활성화구간에서 상기 제1클록전송라인에는 CML 영역에서 스윙하는 상기 소오스 클록이 전송되고, 상기 제2클록전송라인은 하이-지(high-Z) 상태가 되는 것을 특징으로 하는 반도체 메모리 소자.
  39. 제30항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 인에이블 신호의 비활성화구간에서 상기 제1클록전송라인은 하이-지(high-Z) 상태가 되고, 상기 제2클록전송라인에는 CMOS 영역에서 스윙하는 상기 제2클록변환수단의 출력클록이 전송되는 것을 특징으로 하는 반도체 메모리 소자.
  40. 제28항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    서로 상반되는 위상을 갖는 정 소오스 클록과 부 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  41. 제28항 내지 제33항 중 어느 하나의 항에 있어서,
    상기 소오스 클록은,
    멀티 페이즈(multi phase) 방식으로 이루어진 다수의 멀티 소오스 클록을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  42. CML 영역에서 스윙하는 클록의 주파수가 제1주파수 영역에 속하는 경우, 클록전송라인을 통해 전송받은 후 CMOS 영역에서 스윙하는 클록으로 변환하여 출력하는 단계; 및
    CML 영역에서 스윙하는 클록의 주파수가 제2주파수 영역 - 상기 제1주파수 영역보다 낮은 주파수 영역임 - 에 속하는 경우, CMOS 영역에서 스윙하는 클록으로 변환한 후, 상기 클록전송라인을 통해 전송하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  43. 제42항에 있어서,
    CML 영역에서 스윙하는 클록의 주파수가 상기 제1 및 제2주파수 영역 중 어느 영역에 속하는지를 검출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  44. 제42항에 있어서,
    상기 전송받은 후 변환하는 단계는,
    CML 영역에서 스윙하는 클록을 상기 클록전송라인으로 전달하는 단계; 및
    상기 클록전송라인을 통해 전송된 CML 영역에서 스윙하는 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  45. 제42항에 있어서,
    상기 변환한 후 전송하는 단계는,
    CML 영역에서 스윙하는 클록의 스윙 영역을 CMOS 영역으로 변환하여 출력하는 단계; 및
    상기 변환하여 출력하는 단계를 통해 스윙 영역이 CMOS 영역으로 변환된 클록을 상기 클록전송라인으로 전달하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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