KR20150064873A - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 기어-다운 모드 동작을 지원하는 반도체 메모리 장치에 관한 것으로서, 외부 클록의 주파수를 1/2로 분주하여 상기 외부 클록의 홀수 번째 주기에 대응하는 제1 내부 클록과, 짝수 번째 주기에 대응하는 제2 내부 클록을 생성하는 클록 생성부와, 상기 제1 내부 클록에 응답하여 외부 커맨드 및 외부 어드레스를 입력받기 위한 제1 입력부와, 상기 제2 내부 클록에 응답하여 상기 외부 커맨드 및 상기 외부 어드레스를 입력받기 위한 제2 입력부와, 기어-다운 모드 진입구간에서 상기 제1 및 제2 입력부 중 어느 하나의 입력부는 인에이블시키고, 나머지 하나의 입력부는 디스에이블시키는 동작 제어부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCT MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 기어-다운 모드 동작을 지원하는 반도체 메모리 장치에 관한 것이다.
DDR4 반도체 메모리 장치와 같이 고속으로 동작하는 차세대 반도체 메모리 장치에서는 기어-다운 모드(Gear Down Mode)를 지원할 예정이다.
기어-다운 모드는 고속으로 동작하는 반도체 메모리 장치의 동작 안정성을 위해 외부 클록의 2주기(2tck)를 기준으로 커맨드/어드레스를 입력받도록 하는 동작 모드를 의미한다.
예컨대, DDR4 메모리장치의 동작 속도는 3200Mbps를 타겟으로 하고 있는데, 이와 같은 고속의 동작시 현재의 기술로는 커맨드/어드레스와 외부 클록 사이의 셋업/홀드 마진(setup/hold margin)을 맞추면서 높은 양산성을 달성하기가 힘들다. 따라서, 기어-다운 모드에서는 외부 클록의 1주기(1tck)를 기준으로 커맨드/어드레스를 입력받는 대신 외부 클록의 2주기(2tck)를 기준으로 커맨드/어드레스를 입력받도록 제어한다. 이렇게, 기어-다운 모드를 사용하면 내부 클럭의 주파수가 데이터 클럭 대비 1/2로 낮추어져 펄스 폭이 늘어날 수 있기 때문에, 셋업/홀드 마진을 1600Mbps 메모리장치의 수준으로 확보할 수 있게 된다. 즉, 고속으로 동작하는 반도체 메모리 장치의 동작을 안정시킬 수 있다.
한편, 전술한 기어-다운 모드를 반도체 메모리 장치 및 반도체 시스템에서 지원하기 위해서 커맨드/어드레스와 외부 클록 및 내부 클록 간의 타이밍 관계를 명확하게 정의해주기 위한 회로가 반도체 메모리 장치 내부에 포함되어야 한다. 하지만, 외부 클록의 주파수가 매우 높은 편이기 때문에 서로 간의 타이밍 관계를 명확하게 정의한다는 것이 쉬운 것은 아니다.
본 발명의 실시예는 기어-다운 모드에서 안정적으로 동작할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 외부 클록의 주파수를 1/2로 분주하여 상기 외부 클록의 홀수 번째 주기에 대응하는 제1 내부 클록과, 짝수 번째 주기에 대응하는 제2 내부 클록을 생성하는 클록 생성부; 상기 제1 내부 클록에 응답하여 외부 커맨드 및 외부 어드레스를 입력받기 위한 제1 입력부; 상기 제2 내부 클록에 응답하여 상기 외부 커맨드 및 상기 외부 어드레스를 입력받기 위한 제2 입력부; 기어-다운 모드 진입구간에서 상기 제1 및 제2 입력부 중 어느 하나의 입력부는 인에이블시키고, 나머지 하나의 입력부는 디스에이블시키는 동작 제어부를 포함할 수 있다.
본 기술은 기어-다운 모드를 지원하는 반도체 메모리 장치가 외부 클록(CLK)의 토글링을 기준으로 홀수 번째와 짝수 번째에 각각 대응하는 두 가지 경로(path)를 통해 커맨드(CMD)와 어드레스(ADD)를 입력받음으로써, 반도체 메모리 장치가 노말 동작 구간에서 동작하든 기어-다운 모드로 동작하든 상관없이 안정적으로 커맨드(CMD)와 어드레스(ADD)를 입력받는 효과가 있다.
특히, 기어-다운 모드 동작에서 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 번째 토글링을 기준으로 입력되는지 아니면 짝수 번째 토글링을 기준으로 입력되는지에 따라 두 가지 경로(path) 중 어느 하나의 경로는 인에이블시키고 나머지 하나는 디스에이블 시키는 방식을 통해 불필하게 전류가 소모되는 것을 방지하는 효과가 있다.
또한, 두 가지 경로(path) 중 어느 하나의 경로는 인에이블시키고 나머지 하나는 디스에이블 시킬 때, 클록을 생성하는 동작까지 인에이블/디스에이블 여부를 선택할 수 있도록 함으로써, 전류 소모를 최소한으로 유지하는 효과가 있다.
도 1은 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성을 도시한 블록 다이어그램.
도 2는 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성을 도시한 블록 다이어그램.
도 3은 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성을 도시한 블록 다이어그램.
도 4a 및 도 4b는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 동작 제어부를 상세히 도시한 회로도.
도 5a는 도 1에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 5b는 도 2에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 5c는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 6a 및 도 6b는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부의 첫 번째 구성을 상세히 도시한 회로도.
도 7a 및 도 7b는 도 6a 및 도 6b에 도시된 클록 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 8a 및 도 8b는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부의 두 번째 구성을 상세히 도시한 회로도.
도 9a 및 도 9b는 도 8a 및 도 8b에 도시된 클록 생성부의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 10은 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서 고속 동작 모드를 지원하는 동작을 설명하기 위해 도시한 블록 다이어그램.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성을 도시한 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성은, 커맨드 입력부(100)와, 어드레스 입력부(110)와, 클록 입력부(120), 및 기어-다운 제어부(130)를 구비한다.
커맨드 입력부(100)는, 외부에서 인가되는 커맨드(CMD)를 내부 클록(CLK_GD)을 기준으로 입력받아 내부 커맨드(INT CMD)를 생성한다.
어드레스 입력부(110)는, 외부에서 인가되는 어드레스(ADD)를 내부 클록(CLK_GD)을 기준으로 입력받아 내부 어드레스(INT ADD)를 생성한다.
클록 입력부(120)는, 외부에서 인가되는 클록(CLK)을 버퍼링하여 기어-다운 제어부(130)에 전달한다.
기어-다운 제어부(130)는, 클록 입력부(120)를 통해 인가되는 외부 클록(CLK)을 내부 클록(CLK_GD)으로서 출력하되, 기어-다운 모드 제어신호(NOP)에 응답하여 외부 클록(CLK)과 동일한 주파수를 갖는 내부 클록(CLK_GD)을 생성할지 아니면 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 내부 클록(CLK_GD)을 생성할지를 결정한다.
도 5a를 참조하여 동작을 정리하면, 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성에서는, 기어-다운 모드에 진입한 경우 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 내부 클록(CLK_GD)을 기준으로 커맨드(CMD)와 어드레스(ADD)를 입력받는다. 따라서, 커맨드(CMD)와 어드레스(ADD)를 외부 클록(CLK)의 2주기(2tck)마다 입력받을 수 있다. 물론, 기어-다운 모드에서는 반도체 메모리 컨트롤러(미도시)에서도 외부 클록(CLK)의 2주기(2tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)를 반도체 메모리 장치에 전달해야 한다.
반대로, 기어-다운 모드에 진입하지 않은 경우, 즉, 노말 동작 구간에 진입한 경우 외부 클록(CLK)과 동일한 주파수를 갖는 내부 클록(CLK_GD)을 기준으로 커맨드(CMD)와 어드레스(ADD)를 입력받는다. 따라서, 커맨드(CMD)와 어드레스(ADD)를 외부 클록(CLK)의 1주기(1tck)마다 입력받을 수 있다. 물론 노말 동작 구간에서는 반도체 메모리 컨트롤러(미도시)에서도 외부 클록(CLK)의 1주기(1tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)를 반도체 메모리 장치에 전달해야 한다.
이상에서 살펴본 바와 같이 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성은, 기어-다운 모드 진입여부에 따라 외부 클록(CLK)과 내부 클록(CLK_GD) 간의 주파수 관계를 적절히 조절함으로써, 안정적으로 기어-다운 모드 동작을 지원하는 것을 알 수 있다.
하지만, 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성은, 기어-다운 모드에 진입했을 때와 기어-다운 모드에서 탈출 했을 때, 내부 클록(CLK_GD)의 주파수가 변동하기 때문에 반도체 메모리 장치의 내부회로도 두 가지 주파수에서 모두 정상적인 동작을 수행할 수 있도록 설계되어야 한다. 구체적으로, 기어-다운 모드에 진입했을 때는 내부 클록(CLK_GD)의 1주기(1tck)가 외부 클록(CLK)의 2주기(2tck)에 대응하고, 노말 동작 구간에서는 내부 클록(CLK_GD)의 1주기(1tck)가 외부 클록(CLK)의 1주기(1tck)에 대응되는데, 이와 같이, 외부 클록(CLK)과 내부 클록(CLK_GD)의 주파수 매칭이 동작 모드에 따라 달라질 경우, 내부 클록(CLK_GD)의 주파수에 종속되어 동작하는 레이턴시 딜레이 제어회로와 같은 반도체 메모리 장치의 내부회로들에 대해서 주파수 변동에 따른 동작이 달라질 수 있도록 설계 변경이 이루어져야 한다.
도 2는 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성을 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성은, 제1 커맨드 입력부(200)와, 제2 커맨드 입력부(202)와, 제1 어드레스 입력부(210)와, 제2 어드레스 입력부(212)와, 클록 입력부(220), 및 클록 분주부(230)를 구비한다.
제1 커맨드 입력부(200)는, 외부에서 인가되는 커맨드(CMD)를 제1 내부 클록(ICLK1)을 기준으로 입력받아 내부 커맨드(INT CMD)를 생성한다.
제2 커맨드 입력부(202)는, 외부에서 인가되는 커맨드(CMD)를 제2 내부 클록(ICLK2)을 기준으로 입력받아 내부 커맨드(INT CMD)를 생성한다.
제1 어드레스 입력부(210)는, 외부에서 인가되는 어드레스(ADD)를 제1 내부 클록(ICLK1)을 기준으로 입력받아 내부 어드레스(INT ADD)를 생성한다.
제2 어드레스 입력부(212)는, 외부에서 인가되는 어드레스(ADD)를 제2 내부 클록(ICLK2)을 기준으로 입력받아 내부 어드레스(INT ADD)를 생성한다.
클록 입력부(220)는, 외부에서 입력되는 클록(CLK)을 버퍼링하여 클록 분주부(230)에 전달한다.
클록 분주부(230)는, 클록 입력부(220)를 통해 인가되는 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 홀수 번째 토글링에 동기화된 제1 내부 클록(ICLK1) 및 외부 클록(CLK)의 짝수 번째 토글링에 동기화된 제2 내부 클록(ICLK2)을 생성한다.
도 5b를 참조하여 동작을 정리하면, 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성에서는, 기어-다운 모드의 진입 여부와는 상관없이 고속으로 입력되는 커맨드(CMD)와 어드레스(ADD)를 두 개의 경로로 구분하여 처리한다. 즉, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 번째 토글링에 동기화되어 입력되면, 제1 커맨드 입력부(200) 및 제1 어드레스 입력부(210)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력받는다. 반대로, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 짝수 번째 토글링에 동기화되어 입력되면, 제2 커맨드 입력부(202) 및 제2 어드레스 입력부(212)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력받는다.
따라서, 기어-다운 모드에 진입하게 되어 외부 클록(CLK)의 2주기(2tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)가 입력될 때, 제1 커맨드 입력부(200) 및 제1 어드레스 입력부(210)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)를 입력 받을 수도 있고, 제2 커맨드 입력부(202) 및 제2 어드레스 입력부(212)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력 받을 수도 있다.
또한, 노말 동작 구간에 진입하게 되어 외부 클록(CLK)의 1주기(1tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)가 입력될 때, 제1 커맨드 입력부(200)와 제2 커맨드 입력부(202)와 제1 어드레스 입력부(210) 및 제2 어드레스 입력부(212)를 모두 사용하여 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)를 입력 받을 수 있다.
이상에서 살펴본 바와 같이 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성은, 외부 클록(CLK)의 토글링을 기준으로 홀수 번째와 짝수 번째에 각각 대응하는 두 가지 경로(path)를 통해 커맨드(CMD)와 어드레스(ADD)를 입력받음으로써, 반도체 메모리 장치가 노말 동작 구간에서 동작하든 기어-다운 모드로 동작하든 상관없이 안정적으로 커맨드(CMD)와 어드레스(ADD)를 입력받는 것을 알 수 있다.
하지만, 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성은, 반도체 메모리 장치 내부에서 커맨드(CMD)와 어드레스(ADD)를 입력받기 위한 구성요소가 두 개씩 존재해야 한다는 점에서 첫 번째 구성보다 더 많은 면적을 차지한다. 또한, 기어-다운 모드 동작에서 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 번째 토글링을 기준으로 입력되는지 아니면 짝수 번째 토글링을 기준으로 입력되는지에 따라 일부 구성요소가 불필요한 전류를 소모할 수 있다. 예컨대, 기어-다운 모드 동작시 외부 클록(CLK)의 홀수 번째 토글링을 기준으로 커맨드(CMD)와 어드레스(ADD)가 입력되는 경우 외부 클록(CLK)의 짝수 번째 토글링을 기준으로 커맨드(CMD)와 어드레스(ADD)를 입력받기 위한 구성요소는 아무런 동작도 수행하지 않으면서 전류를 소모하게 된다.
도 3은 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성을 도시한 블록 다이어그램이다.
도 3을 참조하면, 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성은, 전술한 기어-다운 모드를 지원하는 반도체 메모리 장치의 두 번째 구성에서의 장점과 세 번째 구성에서의 장점을 결합한 구성이다.
구체적으로, 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성은, 클록 생성부(300)와, 제1 입력부(322, 324)와, 제2 입력부(342, 344)와, 동작 제어부(360)를 구비한다. 여기서, 제1 입력부(322, 324)는, 제1 커맨드 입력부(322), 및 제1 어드레스 입력부(324)를 구비한다. 또한, 제2 입력부(342, 344)는, 제2 커맨드 입력부(342), 및 제2 어드레스 입력부(344)를 구비한다. 그리고, 제1 커맨드 입력부(322)는, 제1 커맨드 래치부(3222)와, 제1 커맨드 디코딩부(3224), 및 제1 커맨드 레이턴시 동작부(3226)를 구비한다. 또한, 제1 어드레스 입력부(324)는, 제1 어드레스 래치부(3242), 및 제1 어드레스 레이턴시 동작부(3244)를 구비한다. 그리고, 제2 커맨드 입력부(342)는, 제2 커맨드 래치부(3422)와, 제2 커맨드 디코딩부(3424), 및 제2 커맨드 레이턴시 동작부(3426)을 구비한다. 또한, 제2 어드레스 입력부(344)는, 제2 어드레스 래치부(3442), 및 제2 어드레스 레이턴시 동작부(3444)를 구비한다. 그리고, 외부 클록(CLK)을 버퍼링하기 위한 클록 버퍼링부(370)와, 외부 커맨드(CMD)를 버퍼링하기 위한 커맨드 버퍼링부(380), 및 외부 어드레스를 버퍼링하기 위한 어드레스 버퍼링부(390)을 더 구비한다.
클록 생성부(300)는, 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 홀수 번째 주기에 대응하는 제1 내부 클록(ICLK1)과, 짝수 번째 주기에 대응하는 제2 내부 클록(ICLK2)을 생성한다.
제1 입력부(322, 324)는, 제1 내부 클록(ICLK1)에 응답하여 외부 커맨드(CMD) 및 외부 어드레스(ADD)를 입력받아 내부 커맨드(INT CMD) 및 내부 어드레스(INT ADD)를 생성한다.
제1 입력부(322, 324)의 구성요소 중 제1 커맨드 입력부(322)는, 제1 내부 클록(ICLK1)에 응답하여 외부 커맨드(CMD)를 입력받아 내부 커맨드(INT CMD)를 생성한다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 래치부(3222)는, 제1 내부 클록(ICLK1)을 기준으로 외부 커맨드(CMD)를 래치한다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 디코딩부(3224)는, 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 디코딩하여 커맨드 종류를 결정한다. 또한, 제1 커맨드 디코딩부(3224)는, 외부 커맨드(CMD)의 종류에 따라 레이턴시 딜레이를 나타내기 위해 필요한 제1 내부 클록(ICLK1)의 카운팅 횟수를 결정한다.
여기서, 레이턴시 딜레이는 외부 커맨드(CMD)가 어떤 커맨드인지에 따라 그 크기가 가변되는 요소이다. 그리고, 제1 커맨드 입력부(322)는, 제1 내부 클록(ICLK1) 도메인 영역에서 동작한다. 따라서, 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 레이턴시 딜레이만큼 지연시켜 내부 커맨드(INT CMD)로서 출력하기 위해서는, 레이턴시 딜레이가 몇 번의 제1 내부 클록(ICLK1) 토글링 횟수로 나타낼 수 있는지를 알아야 한다. 때문에, 제1 커맨드 디코딩부(3224)는, 외부 커맨드(CMD)의 종류를 결정하는 동작에 이어서 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1)의 토글링 횟수를 결정한다. 참고로, 메모리 레지스터 셋(MRS)과 같은 반도체 메모리 장치의 설정 정보를 저장하고 있는 공간에는 외부 커맨드(CMD)의 종류에 따라 필요한 제1 내부 클록(ICLK1)의 토글링 횟수가 미리 결정되어 있다. 따라서, 제1 커맨드 디코딩부(3224)에서 외부 커맨드(CMD)의 종류를 결정하면, 그에 따라 제1 내부 클록(ICLK1)의 토글링 횟수를 알 수 있다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 레이턴시 동작부(3226)는, 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1)의 토글링 횟수만큼 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다.
제1 입력부(322, 324)의 구성요소 중 제1 어드레스 입력부(324)는, 제1 내부 클록(ICLK1)에 응답하여 외부 어드레스(ADD)를 입력받아 내부 어드레스(INT ADD)를 생성한다.
제1 어드레스 입력부(324)의 구성요소 중 제1 어드레스 래치부(3242)는, 제1 내부 클록(ICLK1)을 기준으로 외부 어드레스(ADD)를 래치한다.
제1 어드레스 입력부(324)의 구성요소 중 제1 어드레스 레이턴시 동작부(3244)는, 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1)의 토글링 횟수만큼 제1 어드레스 래치부(3242)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다.
제2 입력부(342, 344)는, 제2 내부 클록(ICLK2)에 응답하여 외부 커맨드(CMD) 및 외부 어드레스(ADD)를 입력받아 내부 커맨드(INT CMD) 및 내부 어드레스(INT ADD)를 생성한다.
제2 입력부(342, 344)의 구성요소 중 제2 커맨드 입력부(342)는, 제2 내부 클록(ICLK2)에 응답하여 외부 커맨드(CMD)를 입력받아 내부 커맨드(INT CMD)를 생성한다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 래치부(3422)는, 제2 내부 클록(ICLK2)을 기준으로 외부 커맨드(CMD)를 래치한다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 디코딩부(3424)는, 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 디코딩하여 커맨드 종류를 결정한다. 또한, 제2 커맨드 디코딩부(3424)는, 외부 커맨드(CMD)의 종류에 따라 레이턴시 딜레이를 나타내기 위해 필요한 제2 내부 클록(ICLK2)의 카운팅 횟수를 결정한다.
여기서, 레이턴시 딜레이는 외부 커맨드(CMD)가 어떤 커맨드인지에 따라 그 크기가 가변되는 요소이다. 그리고, 제2 커맨드 입력부(342)는, 제2 내부 클록(ICLK2) 도메인 영역에서 동작한다. 따라서, 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 레이턴시 딜레이만큼 지연시켜 내부 커맨드(INT CMD)로서 출력하기 위해서는, 레이턴시 딜레이가 몇 번의 제2 내부 클록(ICLK2) 토글링 횟수로 나타낼 수 있는지를 알아야 한다. 때문에, 제2 커맨드 디코딩부(3424)는, 외부 커맨드(CMD)의 종류를 결정하는 동작에 이어서 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2)의 토글링 횟수를 결정한다. 참고로, 메모리 레지스터 셋(MRS)과 같은 반도체 메모리 장치의 설정 정보를 저장하고 있는 공간에는 외부 커맨드(CMD)의 종류에 따라 필요한 제2 내부 클록(ICLK2)의 토글링 횟수가 미리 결정되어 있다. 따라서, 제2 커맨드 디코딩부(3424)에서 외부 커맨드(CMD)의 종류를 결정하면, 그에 따라 제2 내부 클록(ICLK2)의 토글링 횟수를 알 수 있다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 레이턴시 동작부(3426)는, 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2)의 토글링 횟수만큼 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다.
제2 입력부(342, 344)의 구성요소 중 제2 어드레스 입력부(344)는, 제2 내부 클록(ICLK2)에 응답하여 외부 어드레스(ADD)를 입력받아 내부 어드레스(INT ADD)를 생성한다.
제2 어드레스 입력부(344)의 구성요소 중 제2 어드레스 래치부(3442)는, 제2 내부 클록(ICLK2)을 기준으로 외부 어드레스(ADD)를 래치한다.
제2 어드레스 입력부(344)의 구성요소 중 제2 어드레스 레이턴시 동작부(3444)는, 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2)의 토글링 횟수만큼 제2 어드레스 래치부(3442)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다.
동작 제어부(360)는, 기어-다운 모드 진입구간에서 제1 입력부(322, 324) 및 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고, 나머지 하나의 입력부는 디스에이블시킨다. 또한, 동작 제어부(360)는, 노말 동작 구간에서 제1 입력부(322, 324)와 제2 입력부(342, 344)를 모두 인에이블 시킨다.
여기서, 기어-다운 모드 진입구간은, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화되는 구간을 의미한다. 즉, 메모리 레지스터 셋(Memory Register Set : MRS)이나 설정된 패드를 통해 제어신호가 입력되는 등과 같은 방법을 통해 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화되면, 반도체 메모리 장치가 기어-다운 모드를 수행하게 된다.
이와 같은, 기어-다운 모드 진입구간에서는, 외부 클록(CLK)의 2주기(2tck)마다 커맨드(CMD)와 어드레스(ADD)가 입력되기 때문에 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부만 동작하면 된다. 따라서, 동작 제어부(360)는, 기어-다운 모드 진입구간에서 제1 입력부(322, 324) 및 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고, 나머지 하나의 입력부는 디스에이블시킴으로써, 동작하지 않는 입력부에서 전류를 소모하는 것을 방지한다.
그리고, 노말 동작 구간은, 반도체 메모리 장치의 일반적인 데이터 입/출력 동작이 이루어지는 구간을 의미한다.
이와 같은, 노말 동작 구간에서는, 외부 클록(CLK)의 1주기(1tck)마다 커맨드(CMD)와 어드레스(ADD)가 입력되기 때문에 제1 입력부(322, 324)와 제2 입력부(342, 344)가 모두 동작해야 한다. 따라서, 동작 제어부(360)는, 제1 입력부(322, 324)와 제2 입력부(342, 344)를 모두 인에이블시킨다.
도 4a 및 도 4b는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 동작 제어부를 상세히 도시한 회로도이다.
도 4a를 참조하면, 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 동작 제어부(360)는, 동작 인에이블 신호 생성부(362)와, 제1 클록 선택부(364), 및 제2 클록 선택부(366)를 구비한다. 여기서, 동작 인에이블 신호 생성부(362)는, 제1 활성화 결정부(3622), 및 제2 활성화 결정부(3624)를 구비한다.
동작 인에이블 신호 생성부(362)는, 기어-다운 모드의 진입구간에서 클록선택신호(NOP)와 제1 내부 클록(ICLK1) 및 제2 내부 클록(ICLK2)에 응답하여 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2) 중 어느 하나의 신호는 활성화시키고, 나머지 하나의 신호는 비활성화시킨다.
동작 인에이블 신호 생성부(362)의 구성요소 중 제1 활성화 결정부(3622)는, 기어-다운 모드의 진입구간에서 제1 내부 클록(ICLK1)을 기준으로 클록선택신호(NOP)를 래치하여 제1 동작 인에이블 신호(EN_ICLK1)의 활성화여부를 결정한다.
동작 인에이블 신호 생성부(362)의 구성요소 중 제2 활성화 결정부(3624)는, 기어-다운 모드의 진입구간에서 제2 내부 클록(ICLK2)을 기준으로 클록선택신호(NOP)를 래치하여 제2 동작 인에이블 신호(EN_ICLK2)의 활성화여부를 결정한다.
클록선택신호(NOP)는, 기어-다운 모드에 진입한 구간에서 외부 커맨드(CMD)와 외부 어드레스(ADD)가 입력되는 시점을 나타내기 위한 신호이다. 즉, 클록선택신호(NOP)는, 외부 커맨드(CMD) 또는 외부 어드레스(ADD)가 입력되는 시점과 동일한 시점에서 외부 커맨드(CMD) 또는 외부 어드레스(ADD) 대신 입력되며, 그 활성화구간 길이도 외부 커맨드(CMD) 또는 외부 어드레스(ADD)와 동일한 길이를 갖는다. 참고로, 클록선택신호(NOP)는, 메모리 레지스터 셋(Memory Register Set : MRS)이나 설정된 패드를 통해 제어신호가 입력되는 등과 같은 방법을 통해 그 활성화 시점과 활성화 구간이 결정될 수 있다. 따라서, 클록선택신호(NOP)가 활성화되는 구간이 제1 내부 클록(ICLK1)에 의해 검출되는 경우 제2 내부 클록(ICLK2)에 의해서는 검출될 수 없다. 반대로, 클록선택신호(NOP)가 활성화되는 구간이 제2 내부 클록(ICLK2)에 의해 검출되는 경우 제1 내부 클록(ICLK1)에 의해서는 검출될 수 없다. 참고로, 클록선택신호(NOP)가 활성화되는 구간이 제1 내부 클록(ICLK1)에 의해 검출되는 경우는, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 홀수 주기에 대응하여 입력되는 것을 의미한다. 반대로, 클록선택신호(NOP)가 활성화되는 구간이 제2 내부 클록(ICLK2)에 의해 검출되는 경우는, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 짝수 주기에 대응하여 입력되는 것을 의미한다.
이와 같은 원리를 이용하여 동작 인에이블 신호 생성부(362)는, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화된 상태에서 제1 내부 클록(ICLK1)을 기준으로 클록선택신호(NOP)를 검출함과 동시에 제2 내부 클록(ICLK2)을 기준으로도 클록선택신호(NOP)를 검출한다. 그 결과, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화된 상태에서 제1 내부 클록(ICLK1)에 의해 클록선택신호(NOP)가 검출되면 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되고, 제2 내부 클록(ICLK2)에 의해 클록선택신호(NOP)가 검출되면 제2 동작 인에이블 신호(EN_ICLK2)가 활성화된다. 또한, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화된 상태에서 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)는 동시에 활성화될 수 없다. 그리고, 동작 인에이블 신호 생성부(362)는, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 비활성화된 상태, 즉, 노말 동작 구간에서 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)를 모두 활성화상태로 유지시킨다.
도 4b를 참조하면, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화된 상태일 때, 제1 활성화 결정부(3622)에서 제1 내부 클록(ICLK1)을 기준으로 클록선택신호(NOP)를 래치하는 시점에서 클록선택신호(NOP)가 활성화된 상태이면, 제1 동작 인에이블 신호(EN_ICLK1)를 활성화시킨다. 반대로, 제1 내부 클록(ICLK1)을 기준으로 클록선택신호(NOP)를 래치하는 시점에서 클록선택신호(NOP)가 비활성화된 상태이면, 제1 동작 인에이블 신호(EN_ICLK1)를 비활성화시킨다. 그리고, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 비활성화된 상태일 때, 즉, 노말 동작 구간에서 제1 활성화 결정부(3622)는, 무조건 제1 동작 인에이블 신호(EN_ICLK1)를 활성화 상태로 유지시킨다.
또한, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 활성화된 상태일 때, 제2 활성화 결정부(3624)에서 제2 내부 클록(ICLK2)을 기준으로 클록선택신호(NOP)를 래치하는 시점에서 클록선택신호(NOP)가 활성화된 상태이면, 제2 동작 인에이블 신호(EN_ICLK2)를 활성화시킨다. 반대로, 제2 내부 클록(ICLK2)을 기준으로 클록선택신호(NOP)를 래치하는 시점에서 클록선택신호(NOP)가 비활성화된 상태이면, 제2 동작 인에이블 신호(EN_ICLK2)를 비활성화시킨다. 그리고, 기어-다운 모드 인에이블 신호(GD_ENABLE)가 비활성화된 상태일 때, 즉, 노말 동작 구간에서 제2 활성화 결정부(3624)는, 무조건 제2 동작 인에이블 신호(EN_ICLK2)를 활성화 상태로 유지시킨다.
제1 클록 선택부(364)는, 제1 동작 인에이블 신호(EN_ICLK1)에 응답하여 선택적으로 제1 내부 클록(ICLK1)을 설정된 논리레벨로 고정시킨다. 즉, 제1 클록 선택부(364)는, 제1 동작 인에이블 신호(EN_ICLK1)가 활성화된 상태에서 제1 내부 클록(ICLK1)이 클록 생성부(300)에서 출력된 그대로 계속 토글링할 수 있도록 제어한다. 반대로, 제1 동작 인에이블 신호(EN_ICLK1)가 비활성화된 상태에서 제1 내부 클록(ICLK1)이 설정된 논리레벨로 고정될 수 있도록 제어한다.
제2 클록 선택부(366)는, 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 선택적으로 제2 내부 클록(ICLK2)을 설정된 논리레벨로 고정시킨다. 즉, 제2 클록 선택부(366)는, 제2 동작 인에이블 신호(EN_ICLK2)가 활성화된 상태에서 제2 내부 클록(ICLK2)이 클록 생성부(300)에서 출력된 그대로 계속 토글링할 수 있도록 제어한다. 반대로, 제2 동작 인에이블 신호(EN_ICLK2)가 비활성화된 상태에서 제2 내부 클록(ICLK2)이 설정된 논리레벨로 고정될 수 있도록 제어한다.
도 3과 도 4a를 참조하면, 제1 동작 인에이블 신호(EN_ICLK1)는 제1 입력부(322, 324)로 인가되어 그 동작을 제어한다. 또한, 제2 동작 인에이블 신호(EN_ICLK2)는 제2 입력부(342, 344)로 인가되어 그 동작을 제어한다.
구체적으로, 제1 입력부(322, 324)는, 제1 동작 인에이블 신호(EN_ICLK1)의 활성화구간에서 제1 내부 클록(ICLK1)에 응답하여 외부 커맨드(CMD) 및 외부 어드레스(ADD)를 입력받아 내부 클록(CLK_GD) 및 내부 어드레스(INT ADD)로서 출력한다. 반대로, 제1 동작 인에이블 신호(EN_ICLK1)의 비활성화구간에서 아무런 동작도 수행하지 않는다.
전술한 동작 제어부(360)의 설명에서 언급한 바와 같이 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되는 경우는 제1 내부 클록(ICLK1)이 토글링을 하는 상태이다. 또한, 제1 동작 인에이블 신호(EN_ICLK1)가 비활성화되는 경우는 제1 내부 클록(ICLK1)이 설정된 논리레벨로 고정된 상태이다. 따라서, 기어-다운 모드에 진입하였든 노말 동작 모드에 진입하였든 상관없이 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되는 경우 제1 입력부(322, 324)는 인에이블되어 정상적으로 동작한다. 반대로, 제1 동작 인에이블 신호(EN_ICLK1)가 비활성화되는 경우 제1 입력부(322, 324)는 디스에이블되어 아무런 동작도 수행하지 않는다.
이때, 제1 동작 인에이블 신호(EN_ICLK1)는, 제1 입력부(322, 324)에 포함된 제1 커맨드 입력부(322)의 구성요소인 제1 커맨드 래치부(3222)와 제1 커맨드 디코딩부(3224)와 제1 커맨드 레이턴시 동작부(3226)에 각각 입력되고, 제1 어드레스 입력부(324)의 구성요소인 제1 어드레스 래치부(3242)와 제1 어드레스 레이턴시 동작부(3244)에 각각 입력된다. 따라서, 제1 동작 인에이블 신호(EN_ICLK1)가 비활성화되는 경우 제1 입력부(322, 324)에 포함된 모든 구성요소가 완전히 디스에이블되어 전류를 소모하지 않게 된다.
그리고, 제2 입력부(342, 344)는, 제2 동작 인에이블 신호(EN_ICLK2)의 활성화구간에서 제2 내부 클록(ICLK2)에 응답하여 외부 커맨드(CMD) 및 외부 어드레스(ADD)를 입력받아 내부 클록(CLK_GD) 및 내부 어드레스(INT ADD)로서 출력한다. 반대로, 제2 동작 인에이블 신호(EN_ICLK2)의 비활성화구간에서 아무런 동작도 수행하지 않는다.
전술한 동작 제어부(360)의 설명에서 언급한 바와 같이 제2 동작 인에이블 신호(EN_ICLK2)가 활성화되는 경우는 제2 내부 클록(ICLK2)이 토글링을 하는 상태이다. 또한, 제2 동작 인에이블 신호(EN_ICLK2)가 비활성화되는 경우는 제2 내부 클록(ICLK2)이 설정된 논리레벨로 고정된 상태이다. 따라서, 기어-다운 모드에 진입하였든 노말 동작 모드에 진입하였든 상관없이 제2 동작 인에이블 신호(EN_ICLK2)가 활성화되는 경우 제2 입력부(342, 344)는 인에이블되어 정상적으로 동작한다. 반대로, 제2 동작 인에이블 신호(EN_ICLK2)가 비활성화되는 경우 제2 입력부(342, 344)는 디스에이블되어 아무런 동작도 수행하지 않는다.
이때, 제2 동작 인에이블 신호(EN_ICLK2)는, 제2 입력부(342, 344)에 포함된 제2 커맨드 입력부(342)의 구성요소인 제2 커맨드 래치부(3422)와 제2 커맨드 디코딩부(3424)와 제2 커맨드 레이턴시 동작부(3426)에 각각 입력되고, 제2 어드레스 입력부(344)의 구성요소인 제2 어드레스 래치부(3442)와 제2 어드레스 레이턴시 동작부(3444)에 각각 입력된다. 따라서, 제2 동작 인에이블 신호(EN_ICLK2)가 비활성화되는 경우 제2 입력부(342, 344)에 포함된 모든 구성요소가 완전히 디스에이블되어 전류를 소모하지 않게 된다.
도 5c를 참조하여 동작을 정리하면, 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서는, 고속으로 입력되는 커맨드(CMD)와 어드레스(ADD)를 두 개의 경로로 구분하여 처리함과 동시에 기어-다운 모드 진입 여부에 따라 두 개의 경로 중 어느 하나의 경로는 인에이블시키고 나머지 하나는 디스에이블시킨다. 즉, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 번째 토글링에 동기화되어 입력되면, 제1 입력부(322, 324)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력받는다. 반대로, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 짝수 번째 토글링에 동기화되어 입력되면, 제2 입력부(342, 344)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력받는다.
따라서, 노말 동작 구간에 진입하게 되어 외부 클록(CLK)의 1주기(1tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)가 입력될 때, 제1 입력부(322, 324)와 제2 입력부(342, 344)가 모두 인에이블되어 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)를 입력받을 수 있다.
또한, 기어-다운 모드에 진입하게 되어 외부 클록(CLK)의 2주기(2tck)를 기준으로 커맨드(CMD)와 어드레스(ADD)가 입력될 때, 제1 입력부(322, 324)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)를 입력 받을 수도 있고, 제2 입력부(342, 344)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력받을 수도 있다.
이때, 커맨드(CMD)와 어드레스(ADD)가 제1 입력부(322, 324)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력되는 경우 제2 입력부(342, 344)는 디스에이블되어 아무런 동작도 수행하지 않는 상태가 된다. 이를 위해, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 주기에 입력되는 것을 검출하여 제1 내부 클록(ICLK1)은 계속 토글링하고, 제1 동작 인에이블 신호(EN_ICLK1)는 활성화시키는 동작이 수행된다. 동시에 제2 내부 클록(ICLK2)은 설정된 논리레벨로 고정시키고, 제2 동작 인에이블 신호(EN_ICLK2)는 비활성화시키는 동작이 수행된다. 따라서, 제1 입력부(322, 324)는 인에이블되어 정상적으로 동작하고, 제2 입력부(342, 344)는 디스에이블되어 정상적으로 동작하지 않는다.
반대로, 커맨드(CMD)와 어드레스(ADD)가 제2 입력부(342, 344)를 통해 내부 커맨드(INT CMD)와 내부 어드레스(INT ADD)로서 입력되는 경우 제1 입력부(322, 324)는 디스에이블되어 아무런 동작도 수행하지 않는 상태가 된다. 이를 위해, 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 짝수 주기에 입력되는 것을 검출하여 제2 내부 클록(ICLK2)은 계속 토글링하고, 제2 동작 인에이블 신호(EN_ICLK2)는 활성화시키는 동작이 수행된다. 동시에 제1 내부 클록(ICLK1)은 설정된 논리레벨로 고정시키고, 제1 동작 인에이블 신호(EN_ICLK1)는 비활성화시키는 동작이 수행된다. 따라서, 제2 입력부(342, 344)는 인에이블되어 정상적으로 동작하고, 제1 입력부(322, 324)는 디스에이블되어 정상적으로 동작하지 않는다.
이상에서 살펴본 바와 같이 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성은, 외부 클록(CLK)의 토글링을 기준으로 홀수 번째와 짝수 번째에 각각 대응하는 두 가지 경로(path)를 통해 커맨드(CMD)와 어드레스(ADD)를 입력받음으로써, 반도체 메모리 장치가 노말 동작 구간에서 동작하든 기어-다운 모드로 동작하든 상관없이 안정적으로 커맨드(CMD)와 어드레스(ADD)를 입력받는 것을 알 수 있다.
또한, 기어-다운 모드 동작에서 커맨드(CMD)와 어드레스(ADD)가 외부 클록(CLK)의 홀수 번째 토글링을 기준으로 입력되는지 아니면 짝수 번째 토글링을 기준으로 입력되는지에 따라 두 가지 경로(path) 중 어느 하나의 경로는 인에이블시키고 나머지 하나는 디스에이블 시키는 방식을 통해 불필하게 전류가 소모되는 것을 방지할 수 있다.
전술한 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서는, 기어-다운 모드 구간에 진입한 상태에서 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고 나머지 하나는 디스에이블시키기 위해 다음과 같은 방법을 사용했다.
먼저, 클록 생성부(300)에서는, 기어-다운 모드 구간에 진입하는 것과 상관없이 외부 클록(CLK)의 홀수 주기에 대응하는 제1 내부 클록(ICLK1)과 짝수 주기에 대응하는 제2 내부 클록(ICLK2)을 무조건 생성한다.
이후, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 홀수 주기에 입력되는 경우 동작 제어부(360)에 의해 제1 내부 클록(ICLK1)은 제1 입력부(322, 324)에 그대로 전달하고 제2 내부 클록(ICLK2)이 제2 입력부(342, 344)에 전달되는 것을 디스에이블시킨다.
반대로, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 짝수 주기에 입력되는 경우 동작 제어부(360)에 의해 제1 내부 클록(ICLK1)이 제1 입력부(322, 324)에 전달되는 것을 디스에이블시키고 제2 내부 클록(ICLK2)은 제2 입력부(342, 344)에 그대로 전달한다.
이때, 동작 제어부(360)는, 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2)이 제1 입력부(322, 324)와 제2 입력부(342, 344)에 전달되는 동작을 제어할 뿐, 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2)이 생성되는 것 자체를 막지는 못한다.
따라서, 동작 제어부(360)에 의해 제1 내부 클록(ICLK1)이 디스에이블되는 경우 클록 생성부(300)에서 이를 감지하여 제1 내부 클록(ICLK1)을 생성하지 않도록 제어한다면 더 효율적인 동작이 가능할 것이다. 마찬가지로, 동작 제어부(360)에 의해 제2 내부 클록(ICLK2)이 디스에이블되는 경우 클록 생성부(300)에서 이를 감지하여 제2 내부 클록(ICLK2)을 생성하지 않도록 제어한다면 더 효율적인 동작이 가능할 것이다.
정리하면, 기어-다운 모드 동작구간에서 클록 생성부(300)가 스스로 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2) 중 어느 하나의 클록은 생성하고 나머지 하나의 클록은 디스에이블시킬 수 있는 방식으로 동작한다면 더 효율적인 구성이 가능할 것이다.
도 6a 및 도 6b는 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부의 첫 번째 구성을 상세히 도시한 회로도이다.
도 6a 및 도 6b를 참조하면, 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부(300)의 첫 번째 구성은, 제1 내부 클록 생성부(302), 및 제2 내부 클록 생성부(304)를 구비한다. 여기서, 제1 내부 클록 생성부(302)는, 홀수 동작 제어부(3022), 및 제1 내부 클록 출력부(3024)를 구비한다. 또한, 제2 내부 클록 생성부(304)는, 짝수 동작 제어부(3042), 및 제2 내부 클록 출력부(3044)를 구비한다.
먼저, 도면에 구체적으로 도시되진 않았지만, 클록 생성부(300)에서는 파워 업 이후 클록 버퍼링부(370)에서 외부 클록(CLK)을 버퍼링하는 시점을 기준으로 외부 클록(CLK)의 홀수 번째 주기와 짝수 번째 주기를 구분한다.
그리고, 클록 생성부(300)는, 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 기어 다운 모드 진입구간에서 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2) 중 어느 하나의 클록은 토글링시키고, 나머지 하나의 클록은 디스에이블시킨다. 마찬가지로, 클록 생성부(300)는, 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 노말 동작 구간에서 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2)을 모두 토글링시킨다.
클록 생성부(300)의 구성요소 중 제1 내부 클록 생성부(302)는, 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 홀수 번째 주기에 대응하는 제1 내부 클록(ICLK1)을 생성하되, 제1 동작 인에이블 신호(EN_ICLK1)에 응답하여 그 동작 여부가 제어된다.
도 6a를 참조하면, 제1 내부 클록 생성부(302)의 상세한 구성을 알 수 있다.
제1 내부 클록 생성부(302)의 구성요소 중 홀수 동작 제어부(3022)는, 제1 동작 인에이블 신호(EN_ICLK1)의 활성화 구간에서 인에이블되며, 외부 클록(CLK)의 에지마다 번갈아 가면서 설정된 순서대로 활성화되고 서로 간에 활성화구간이 겹치지 않는 제1 내지 제4 홀수 동작제어신호(ODD_EN0, ODD_EN1, ODD_EN2, ODD_EN3)를 생성한다.
제1 내부 클록 생성부(302)의 구성요소 중 제1 내부 클록 출력부(3024)는, 제1 내지 제4 홀수 동작제어신호(ODD_EN0, ODD_EN1, ODD_EN2, ODD_EN3)에 응답하여 설정된 순서대로 외부 클록(CLK)과 외부 클록(CLK)의 위상을 반전한 클록(CLKB)과 전원전압(VDD)과 접지전압(VSS)을 각각 선택하여 제1 내부 클록(ICLK1)으로서 출력한다.
도 7a를 참조하면, 제1 내부 클록 생성부(302)의 동작을 알 수 있다.
먼저, 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되면 동작이 시작된다.
동작이 시작된 후 첫 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 제0 홀수 동작제어신호(ODD_EN0)가 비활성화되고 제1 홀수 동작제어신호(ODD_EN1)가 활성화되기 전에 외부 클록(CLK)의 상승 에지가 제1 내부 클록(ICLK1)의 상승 에지로 전달되어 전원전압(VDD) 레벨로 천이된다.
이어지는 두 번째 단계에서, 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제1 홀수 동작제어신호(ODD_EN1)가 비활성화되고 제3 홀수 동작제어신호(ODD_EN3)가 활성화되기 전에 전원전압(VDD)이 제1 내부 클록(ICLK1)으로 전달된다. 이때, 제1 내부 클록(ICLK1)은 직전에 외부 클록(CLK)의 상승 에지에 응답하여 이미 전원전압(VDD) 레벨로 천이된 상태이기 때문에 계속 전원전압(VDD) 레벨을 유지한다.
이어지는 세 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 제3 홀수 동작제어신호(ODD_EN3)가 비활성화되고 제2 홀수 동작제어신호(ODD_EN2)가 활성화되기 전에 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 하강 에지가 제1 내부 클록(ICLK1)의 하강 에지로 전달되어 접지전압(VSS) 레벨로 천이된다.
이어지는 네 번째 단계에서, 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제2 홀수 동작제어신호(ODD_EN2)가 비활성화되고 제0 홀수 동작제어신호(ODD_EN0)가 활성화되기 전에 접지전압(VSS)이 제1 내부 클록(ICLK1)으로 전달된다. 이때, 제1 내부 클록(ICLK1)은 직전에 외부 클록(CLK)의 상승 에지에 응답하여 이미 접지전압(VSS) 레벨로 천이된 상태이기 때문에 계속 접지전압(VSS) 레벨을 유지한다.
전술한 첫 번째 내지 네 번째 단계가 반복적으로 이루어지면서 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제1 내부 클록(ICLK1)이 생성된다. 이와 같은 동작은, 제1 동작 인에이블 신호(EN_ICLK1)가 로직'하이'(high)로 활성화된 상태에서만 이루진다. 즉, 제1 동작 인에이블 신호(EN_ICLK1)가 로직'로우'(low)로 비활성화되는 시점부터는 모든 동작이 디스에이블되어 제1 내부 클록(ICLK1)이 생성되지 않는다.
클록 생성부(300)의 구성요소 중 제2 내부 클록 생성부(304)는, 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 짝수 번째 주기에 대응하는 제2 내부 클록(ICLK2)을 생성하되, 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 그 동작 여부가 제어된다.
도 6b를 참조하면, 제2 내부 클록 생성부(304)의 상세한 구성을 알 수 있다.
제2 내부 클록 생성부(304)의 구성요소 중 짝수 동작 제어부(3042)는, 제2 동작 인에이블 신호(EN_ICLK2)의 활성화 구간에서 인에이블되며, 외부 클록(CLK)의 에지마다 번갈아 가면서 설정된 순서대로 활성화되고 서로 간에 활성화구간이 겹치지 않는 제1 내지 제4 짝수 동작제어신호(EVEN_EN0, EVEN_EN1, EVEN_EN2, EVEN_EN3)를 생성한다.
제2 내부 클록 생성부(304)의 구성요소 중 제2 내부 클록 출력부(3044)는, 제1 내지 제4 짝수 동작제어신호(EVEN_EN0, EVEN_EN1, EVEN_EN2, EVEN_EN3)에 응답하여 설정된 순서대로 외부 클록(CLK)과 외부 클록(CLK)의 위상을 반전한 클록(CLKB)과 전원전압(VDD)과 접지전압(VSS)을 각각 선택하여 제2 내부 클록(ICLK2)으로서 출력한다.
도 7b를 참조하면, 제2 내부 클록 생성부(304)의 동작을 알 수 있다.
먼저, 제2 동작 인에이블 신호(EN_ICLK2)가 활성화되면 동작이 시작된다.
동작이 시작된 후 첫 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 제0 짝수 동작제어신호(EVEN_EN0)가 비활성화되고 제1 짝수 동작제어신호(EVEN_EN1)가 활성화되기 전에 외부 클록(CLK)의 상승 에지가 제2 내부 클록(ICLK2)의 상승 에지로 전달되어 전원전압(VDD) 레벨로 천이된다.
이어지는 두 번째 단계에서, 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제1 짝수 동작제어신호(EVEN_EN1)가 비활성화되고 제3 짝수 동작제어신호(EVEN_EN3)가 활성화되기 전에 전원전압(VDD)이 제2 내부 클록(ICLK2)으로 전달된다. 이때, 제2 내부 클록(ICLK2)은 직전에 외부 클록(CLK)의 상승 에지에 응답하여 이미 전원전압(VDD) 레벨로 천이된 상태이기 때문에 계속 전원전압(VDD) 레벨을 유지한다.
이어지는 세 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 제3 짝수 동작제어신호(EVEN_EN3)가 비활성화되고 제2 짝수 동작제어신호(EVEN_EN2)가 활성화되기 전에 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 하강 에지가 제2 내부 클록(ICLK2)의 하강 에지로 전달되어 접지전압(VSS) 레벨로 천이된다.
이어지는 네 번째 단계에서, 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제2 짝수 동작제어신호(EVEN_EN2)가 비활성화되고 제0 짝수 동작제어신호(EVEN_EN0)가 활성화되기 전에 접지전압(VSS)이 제2 내부 클록(ICLK2)으로 전달된다. 이때, 제2 내부 클록(ICLK2)은 직전에 외부 클록(CLK)의 상승 에지에 응답하여 이미 접지전압(VSS) 레벨로 천이된 상태이기 때문에 계속 접지전압(VSS) 레벨을 유지한다.
전술한 첫 번째 내지 네 번째 단계가 반복적으로 이루어지면서 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제2 내부 클록(ICLK2)이 생성된다. 이와 같은 동작은, 제2 동작 인에이블 신호(EN_ICLK2)가 로직'하이'(high)로 활성화된 상태에서만 이루진다. 즉, 제2 동작 인에이블 신호(EN_ICLK2)가 로직'로우'(low)로 비활성화되는 시점부터는 모든 동작이 디스에이블되어 제2 내부 클록(ICLK1)이 생성되지 않는다.
도 8a 및 도 8b는 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부의 두 번째 구성을 상세히 도시한 회로도이다.
도 8a 및 도 8b를 참조하면, 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성 중 클록 생성부(300)의 두 번째 구성은, 제1 내부 클록 생성부(303), 및 제2 내부 클록 생성부(305)를 구비한다. 여기서, 제1 내부 클록 생성부(303)는, 홀수 에지 카운팅부(3031)와, 홀수 동작 제어부(3032), 및 제1 내부 클록 출력부(3034)를 구비한다. 또한, 제2 내부 클록 생성부(305)는, 짝수 에지 카운팅부(3051)와, 짝수 동작 제어부(3052), 및 제2 내부 클록 출력부(3054)를 구비한다.
먼저, 도면에 구체적으로 도시되진 않았지만, 클록 생성부(300)에서는 파워 업 이후 클록 버퍼링부(370)에서 외부 클록(CLK)을 버퍼링하는 시점을 기준으로 외부 클록(CLK)의 홀수 번째 주기와 짝수 번째 주기를 구분한다.
그리고, 클록 생성부(300)는, 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 기어 다운 모드 진입구간에서 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2) 중 어느 하나의 클록은 토글링시키고, 나머지 하나의 클록은 디스에이블시킨다. 마찬가지로, 클록 생성부(300)는, 제1 동작 인에이블 신호(EN_ICLK1)와 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 노말 동작 구간에서 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2)을 모두 토글링시킨다.
클록 생성부(300)의 구성요소 중 제1 내부 클록 생성부(303)는, 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 홀수 번째 주기에 대응하는 제1 내부 클록(ICLK1)을 생성하되, 제1 동작 인에이블 신호(EN_ICLK1)에 응답하여 그 동작 여부가 제어된다.
도 8a를 참조하면, 제1 내부 클록 생성부(303)의 상세한 구성을 알 수 있다.
제1 내부 클록 생성부(303)의 구성요소 중 홀수 에지 카운팅부(3031)는, 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되는 구간에서 인에이블되며, 외부 클록(CLK)의 상승 에지마다 그 논리레벨이 천이하는 홀수 카운팅 신호(ODD_CNT)를 생성한다.
제1 내부 클록 생성부(303)의 구성요소 중 홀수 동작 제어부(3032)는, 제1 동작 인에이블 신호(EN_ICLK1)의 활성화 구간에서 인에이블되며, 홀수 카운팅 신호(ODD_CNT)와 외부 클록(CLK)을 부정논리합 연산하여 제1 홀수 동작제어신호(ODD_EN1)을 생성하고, 홀수 카운팅 신호(ODD_CNT)와 외부 클록(CLK)의 위상을 반전한 클록(CLKB)을 논리곱 연산하여 제2 홀수 동작제어신호(ODD_EN2)를 생성한다.
제1 내부 클록 생성부(303)의 구성요소 중 제1 내부 클록 출력부(3034)는, 제1 홀수 동작제어신호(ODD_EN1)의 활성화구간에서 외부 클록(CLK)을 선택하고 제2 홀수 동작제어신호(ODD_EN2)의 활성화구간에서 외부 클록(CLK)의 위상을 반전한 클록(CLKB)을 선택하여 제1 내부 클록(ICLK1)으로서 출력한다.
도 9a를 참조하면, 제1 내부 클록 생성부(303)의 동작을 알 수 있다.
먼저, 제1 동작 인에이블 신호(EN_ICLK1)가 활성화되면 동작이 시작된다.
동작이 시작된 후 첫 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 홀수 카운팅 신호(ODD_CNT)가 로직'하이'(high)로 천이하는 것으로 인해 제1 홀수 동작제어신호(ODD_EN1)가 비활성화되기 전에 외부 클록(CLK)의 상승 에지가 제1 내부 클록(ICLK1)의 상승 에지로 전달되어 로직'하이'(high)로 천이된다. 이때, 홀수 카운팅 신호(ODD_CNT)가 로직'하이'(high)로 천이하는 시점은 외부 클록(CLK)의 위상을 반전한 클록(CLKB)이 로직'로우'(low)로 천이하는 시점보다 늦기 때문에 제2 홀수 동작제어신호(ODD_EN2)는 비활성화 상태를 유지한다.
이어지는 두 번째 단계에서, 외부 클록(CLK)의 상승 에지가 다시 반복되기 이전이므로 홀수 카운팅 신호(ODD_CNT)가 계속 로직'하이'(high) 상태를 유지하는 구간에서 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제2 홀수 동작제어신호(ODD_EN2)가 활성화된다. 이때, 제2 홀수 동작제어신호(ODD_EN2)가 활성화되는 시점보다 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지가 앞서기 때문에 제1 내부 클록(ICLK1)은 계속 로직'하이'(high) 상태를 유지한다.
이어지는 세 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 홀수 카운팅 신호(ODD_CNT)가 로직'로우'(low)로 천이하는 것으로 인해 제2 홀수 동작제어신호(ODD_EN2)가 비활성화되기 전에 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 하강 에지가 제1 내부 클록(ICLK1)의 하강 에지로 전달되어 로직'로우'(low)로 천이된다. 이때, 홀수 카운팅 신호(ODD_CNT)가 로직'로우'(low)로 천이하는 시점은 외부 클록(CLK)이 로직'하이'(high)로 천이하는 시점보다 늦기 때문에 제1 홀수 동작제어신호(ODD_EN1)는 비활성화 상태를 유지한다.
이어지는 네 번째 단계에서, 외부 클록(CLK)의 상승 에지가 다시 반복되기 이전이므로 홀수 카운팅 신호(ODD_CNT)가 계속 로직'로우'(low) 상태를 유지하는 구간에서 외부 클록(CLK)의 하강 에지에 응답하여 제1 홀수 동작제어신호(ODD_EN1)가 활성화된다. 이때, 제1 홀수 동작제어신호(ODD_EN1)가 활성화되는 시점보다 외부 클록(CLK)의 하강 에지가 앞서기 때문에 제1 내부 클록(ICLK1)은 계속 로직'로우'(low) 상태를 유지한다.
전술한 첫 번째 내지 네 번째 단계가 반복적으로 이루어지면서 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제1 내부 클록(ICLK1)이 생성된다. 이와 같은 동작은, 제1 동작 인에이블 신호(EN_ICLK1)가 로직'하이'(high)로 활성화된 상태에서만 이루진다. 즉, 제1 동작 인에이블 신호(EN_ICLK1)가 로직'로우'(low)로 비활성화되는 시점부터는 모든 동작이 디스에이블되어 제1 내부 클록(ICLK1)이 생성되지 않는다.
클록 생성부(300)의 구성요소 중 제2 내부 클록 생성부(305)는, 외부 클록(CLK)의 주파수를 1/2로 분주하여 외부 클록(CLK)의 짝수 번째 주기에 대응하는 제2 내부 클록(ICLK2)을 생성하되, 제2 동작 인에이블 신호(EN_ICLK2)에 응답하여 그 동작 여부가 제어된다.
도 8b를 참조하면, 제2 내부 클록 생성부(305)의 상세한 구성을 알 수 있다.
제2 내부 클록 생성부(305)의 구성요소 중 짝수 에지 카운팅부(3051)는, 제2 동작 인에이블 신호(EN_ICLK2)가 활성화되는 구간에서 인에이블되며, 외부 클록(CLK)의 상승 에지마다 그 논리레벨이 천이하는 짝수 카운팅 신호(EVEN_CNT)를 생성한다.
제2 내부 클록 생성부(305)의 구성요소 중 짝수 동작 제어부(3052)는, 제2 동작 인에이블 신호(EN_ICLK2)의 활성화 구간에서 인에이블되며, 짝수 카운팅 신호(EVEN_CNT)와 외부 클록(CLK)을 부정논리합 연산하여 제1 짝수 동작제어신호(EVEN_EN1)을 생성하고, 짝수 카운팅 신호(EVEN_CNT)와 외부 클록(CLK)의 위상을 반전한 클록(CLKB)을 논리곱 연산하여 제2 짝수 동작제어신호(EVEN_EN2)를 생성한다.
제2 내부 클록 생성부(305)의 구성요소 중 제2 내부 클록 출력부(3054)는, 제1 짝수 동작제어신호(EVEN_EN1)의 활성화구간에서 외부 클록(CLK)을 선택하고 제2 짝수 동작제어신호(EVEN_EN2)의 활성화구간에서 외부 클록(CLK)의 위상을 반전한 클록(CLKB)을 선택하여 제2 내부 클록(ICLK2)으로서 출력한다.
도 9b를 참조하면, 제2 내부 클록 생성부(305)의 동작을 알 수 있다.
먼저, 제2 동작 인에이블 신호(EN_ICLK2)가 활성화되면 동작이 시작된다.
동작이 시작된 후 첫 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 짝수 카운팅 신호(EVEN_CNT)가 로직'하이'(high)로 천이하는 것으로 인해 제1 짝수 동작제어신호(EVEN_EN1)가 비활성화되기 전에 외부 클록(CLK)의 상승 에지가 제2 내부 클록(ICLK2)의 상승 에지로 전달되어 로직'하이'(high)로 천이된다. 이때, 짝수 카운팅 신호(EVEN_CNT)가 로직'하이'(high)로 천이하는 시점은 외부 클록(CLK)의 위상을 반전한 클록(CLKB)이 로직'로우'(low)로 천이하는 시점보다 늦기 때문에 제2 짝수 동작제어신호(EVEN_EN2)는 비활성화 상태를 유지한다.
이어지는 두 번째 단계에서, 외부 클록(CLK)의 상승 에지가 다시 반복되기 이전이므로 짝수 카운팅 신호(EVEN_CNT)가 계속 로직'하이'(high) 상태를 유지하는 구간에서 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지에 응답하여 제2 짝수 동작제어신호(EVEN_EN2)가 활성화된다. 이때, 제2 짝수 동작제어신호(EVEN_EN2)가 활성화되는 시점보다 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 상승 에지가 앞서기 때문에 제2 내부 클록(ICLK2)은 계속 로직'하이'(high) 상태를 유지한다.
이어지는 세 번째 단계에서, 외부 클록(CLK)의 상승 에지에 응답하여 짝수 카운팅 신호(EVEN_CNT)가 로직'로우'(low)로 천이하는 것으로 인해 제2 짝수 동작제어신호(EVEN_EN2)가 비활성화되기 전에 외부 클록(CLK)의 위상을 반전한 클록(CLKB)의 하강 에지가 제2 내부 클록(ICLK2)의 하강 에지로 전달되어 로직'로우'(low)로 천이된다. 이때, 짝수 카운팅 신호(EVEN_CNT)가 로직'로우'(low)로 천이하는 시점은 외부 클록(CLK)이 로직'하이'(high)로 천이하는 시점보다 늦기 때문에 제1 짝수 동작제어신호(EVEN_EN1)는 비활성화 상태를 유지한다.
이어지는 네 번째 단계에서, 외부 클록(CLK)의 상승 에지가 다시 반복되기 이전이므로 짝수 카운팅 신호(EVEN_CNT)가 계속 로직'로우'(low) 상태를 유지하는 구간에서 외부 클록(CLK)의 하강 에지에 응답하여 제1 짝수 동작제어신호(EVEN_EN1)가 활성화된다. 이때, 제1 짝수 동작제어신호(EVEN_EN1)가 활성화되는 시점보다 외부 클록(CLK)의 하강 에지가 앞서기 때문에 제2 내부 클록(ICLK2)은 계속 로직'로우'(low) 상태를 유지한다.
전술한 첫 번째 내지 네 번째 단계가 반복적으로 이루어지면서 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제2 내부 클록(ICLK2)이 생성된다. 이와 같은 동작은, 제2 동작 인에이블 신호(EN_ICLK2)가 로직'하이'(high)로 활성화된 상태에서만 이루진다. 즉, 제2 동작 인에이블 신호(EN_ICLK2)가 로직'로우'(low)로 비활성화되는 시점부터는 모든 동작이 디스에이블되어 제2 내부 클록(ICLK2)이 생성되지 않는다.
전술한 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서, 기어 다운 모드에 진입한 상태에서는 제1 입력부(322, 324)와 제2 입력부(342, 344)가 선택적으로 인에이블되고, 노말 동작 구간에서는 제1 입력부(322, 324)와 제2 입력부(342, 344)가 모두 인에이블되는 방법을 사용했다. 이를 통해, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 1주기(1tck)마다 입력되든 아니면 2주기(2tck)마다 입력되든 상관없이 반도체 메모리 장치 내부에서는 제1 입력부(322, 324)와 제2 입력부(342, 344)가 항상 외부 클록(CLK)의 2주기(2tck)마다 동작하게 된다.
그런데, 반도체 메모리 장치가 동작하는 환경에 따라 노말 동작 구간에서도 제1 입력부(322, 324) 또는 제2 입력부(342, 344)만 사용되어야 하는 경우가 있을 수 있다. 즉, 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 1주기(1tck)마다 인가되는 경우에서도 제1 입력부(322, 324) 또는 제2 입력부(342, 344)가 독립적으로 동작하여 입력받아야 하는 경우가 있을 수 있다.
이를 위해, 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부는 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 1주기(1tck)마다 인가되는 경우에서도 동작하도록 설계될 필요가 있다. 본 발명에서는 이와 같은 동작을 고속 동작 모드 구간의 동작이라고 명명하도록 한다.
도 10은 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서 고속 동작 모드를 지원하는 동작을 설명하기 위해 도시한 블록 다이어그램이다.
도 10을 참조하면, 도 3에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 세 번째 구성에서 고속 동작 모드를 모두 지원하기 위해서는, 클록 생성부(300)와, 동작 제어부(360)와, 제1 입력부(322, 324)와 제2 입력부(342, 344)가 다음과 같이 동작해야 한다.
클록 생성부(300)는, 고속 동작 모드 진입구간에서 외부 클록(CLK)의 주파수와 동일한 주파수를 갖는 제3 내부 클록(ICLK3)이 생성된다. 즉, 클록 생성부(300)는, 기어-다운 모드 동작구간과 노말 동작 구간에서는 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제1 내부 클록(ICLK1)과 제2 내부 클록(ICLK2)을 생성하고, 고속 동작 모드에서는 외부 클록(CLK)의 주파수와 동일한 주파수를 갖는 제3 내부 클록(ICLK3)을 생성한다. 물론, 기어-다운 모드 동작구간과 노말 동작 구간에서는 제3 내부 클록(ICLK3) 생성될 필요가 없다.
여기서, 고속 동작 모드 진입구간은, 고속 동작 모드 인에이블 신호(HG_ENABLE)가 활성화되는 구간을 의미한다. 즉, 메모리 레지스터 셋(Memory Register Set : MRS)이나 설정된 패드를 통해 제어신호가 입력되는 등과 같은 방법을 통해 고속 동작 모드 인에이블 신호(HG_ENABLE)가 활성화되면, 반도체 메모리 장치가 고속 동작 모드를 수행하게 된다.
동작 제어부(360)는, 고속 동작 모드 진입구간에서 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고 나머지 하나의 입력부는 디스에이블시킨다. 즉, 고속 동작 모드 진입구간에서는 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부만 동작하기 때문에 어느 하나의 입력부만 인에이블되고 나머지 하나의 입력부는 디스에이블된다.
참고로, 기어-다운 모드 진입구간에서도 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고 나머지 하나의 입력부는 디스에이블되는 것을 알 수 있는데, 이때는 외부 커맨드(CMD)와 외부 어드레스(ADD)가 외부 클록(CLK)의 홀수 주기에 입력되는지 아니면 짝수 주기에 입력되는지에 따라 인에이블/디스에이블 여부가 결정된다. 반면, 고속 동작 모드 진입구간에서 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 어느 하나의 입력부는 인에이블시키고 나머지 하나의 입력부는 디스에이블되는 것은 설계자에 의해 미리 결정되는 사항이다. 즉, 고속 동작 모드에서 인에이블될 입력부와 디스에이블될 입력부를 설계자가 선택하고난 이후에는 반도체 메모리 장치의 동작에 의해 그 선택은 변경되지 않는다.
그 이유는, 기어-다운 모드와 노말 동작 모드를 지원하면서 동시에 고속 동작 모드 동작를 지원하기 위해 제1 입력부(322, 324) 또는 제2 입력부(342, 344) 내부의 구성이 일부 변경되어야 하기 때문이다. 구체적으로, 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 고속 동작 모드 진입구간에서 동작 제어부(360)에 의해 인에이블되는 어느 하나의 입력부는, 제3 내부 클록(ICLK3)에 응답하여 외부 클록(CLK) 및 외부 어드레스(ADD)를 입력받기 때문이다. 즉, 노말 동작 구간 및 기어-다운 모드 진입구간에서 외부 클록(CLK)의 주파수를 1/2로 분주한 주파수를 갖는 제1 내부 클록(ICLK1) 또는 제2 내부 클록(ICLK2)에 응답하여 외부 클록(CLK) 및 외부 어드레스(ADD)를 입력받았던 동작이 고속 동작 모드 진입구간에서는 외부 클록(CLK)의 주파수와 동일한 주파수를 갖는 제3 내부 클록(ICLK3)에 응답하여 외부 클록(CLK) 및 외부 어드레스(ADD)를 입력받았던 동작으로 전환되기 때문이다.
따라서, 도 10에서는 고속 동작 모드에서 제1 입력부(322, 324)만 인에이블되고 제2 입력부(342, 344)는 디스에이블되는 구성이 개시된다. 따라서, 도 10에서는 제3 내부 클록(ICLK3)이 제1 입력부(322, 324)로만 입력되고 제2 입력부(342, 344)로는 입력되지 않는다. 도면에 직접적으로 도시되지 않았지만 만약, 고속 동작 모드에서 제2 입력부(342, 344)만 인에이블되고 제1 입력부(322, 324)는 디스에이블되는 구성이면, 제3 내부 클록(ICLK3)이 제2 입력부(342, 344)로만 입력되고 제1 입력부(322, 324)로는 입력되지 않을 것이다.
구체적으로, 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 고속 동작 모드 진입구간에서 동작 제어부(360)에 의해 인에이블되는 어느 하나의 입력부가 제1 입력부(322, 324)라고 가정하면, 제1 입력부(322, 324) 및 제1 입력부(322, 324)에 포함된 제1 커맨드 입력부(322)의 구성요소들, 즉, 제1 커맨드 래치부(3222)와 제1 커맨드 디코딩부(3224) 및 제1 커맨드 레이턴시 동작부(3226)과 제1 어드레스 입력부(324)의 구성요소들, 즉, 제1 어드레스 래치부(3242) 및 제1 어드레스 레이턴시 동작부(3244)는 다음과 같이 동작한다.
먼저, 제1 입력부(322, 324)는, 고속 동작 모드 진입구간에서 외부 커맨드(CMD)와 외부 어드레스(ADD)를 제3 내부 클록(ICLK3)에 동기화시켜 입력받되, 외부 커맨드(CMD)의 종류에 따라 그 크기가 달라지는 레이턴시 딜레이를 제3 내부 클록(ICLK3)의 토글링 횟수를 기준으로 적용하여 입력받는다. 반면, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 외부 커맨드(CMD)와 외부 어드레스(ADD)를 제1 내부 클록(ICLK1)에 동기화시켜 입력받되, 외부 커맨드(CMD)의 종류에 따라 그 크기가 달라지는 레이턴시 딜레이를 제1 내부 클록(ICLK1)의 토글링 횟수를 기준으로 적용하여 입력받는다.
이를 위해, 제1 입력부(322, 324)의 구성요소 중 제1 커맨드 입력부(322)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 내부 클록(ICLK1)에 응답하여 외부 커맨드(CMD)를 입력받아 내부 커맨드(INT CMD)를 생성한다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 래치부(3222)는, 외부 커맨드(CMD)를 고속 동작 모드 진입 여부에 따라 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)으로 래치한다. 즉, 제1 커맨드 래치부(3222)는, 외부 커맨드(CMD)를 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 래치하고, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 내부 클록(ICLK1)으로 래치한다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 디코딩부(3224)는, 제1 커맨드 래치부(3222)에 래치된 커맨드를 디코딩하여 커맨드 종류를 결정하고, 그 결과에 따라 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)의 카운팅 횟수를 결정한다.
여기서, 레이턴시 딜레이는 외부 커맨드(CMD)가 어떤 커맨드인지에 따라 그 크기가 가변되는 요소이다. 그리고, 제1 커맨드 입력부(322)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서는 제1 내부 클록(ICLK1) 도메인 영역에서 동작하고, 고속 동작 모드 진입구간에서는 제3 내부 클록(ICLK3) 도메인 영역에서 동작한다. 따라서, 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 레이턴시 딜레이만큼 지연시켜 내부 커맨드(INT CMD)로서 출력하기 위해서, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 레이턴시 딜레이가 몇 번의 제1 내부 클록(ICLK1) 토글링 횟수로 나타낼 수 있는지를 알아야 하고, 고속 동작 모드 진입구간에서 레이턴시 딜레이가 몇 번의 제3 내부 클록(ICLK3) 토글링 횟수로 나타낼 수 있는지를 알아야 한다. 때문에, 제1 커맨드 디코딩부(3224)는, 외부 커맨드(CMD)의 종류를 결정하는 동작에 이어서 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)의 토글링 횟수를 결정한다. 참고로, 메모리 레지스터 셋(MRS)과 같은 반도체 메모리 장치의 설정 정보를 저장하고 있는 공간에는 외부 커맨드(CMD)의 종류에 따라 필요한 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)의 토글링 횟수가 미리 결정되어 있다. 따라서, 제1 커맨드 디코딩부(3224)에서 외부 커맨드(CMD)의 종류를 결정하면, 그에 따라 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)의 토글링 횟수를 알 수 있다. 결론적으로, 제1 커맨드 디코딩부(3224)에서 디코딩한 외부 커맨드(CMD)의 종류가 동일하다고 가정하였을 때, 제3 내부 클록(ICLK3)는 제1 내부 클록(ICLK1)보다 2배 더 높은 주파수를 가지므로, 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 레이턴시 딜레이 길이를 카운팅한 횟수는 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 내부 클록(ICLK1)을 기준으로 레이턴시 딜레이 길이를 카운팅 횟수보다 2배 더 크다.
제1 커맨드 입력부(322)의 구성요소 중 제1 커맨드 레이턴시 동작부(3226)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1)의 토글링 횟수만큼 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다. 또한, 고속 동작 모드 진입구간에서 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제3 내부 클록(ICLK3)의 토글링 횟수만큼 제1 커맨드 래치부(3222)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다.
그리고, 제1 입력부(322, 324)의 구성요소 중 제1 어드레스 입력부(324)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 내부 클록(ICLK1)에 응답하여 외부 어드레스(ADD)를 입력받아 내부 어드레스(INT ADD)를 생성한다.
제1 어드레스 입력부(324)의 구성요소 중 제1 어드레스 래치부(3242)는, 외부 어드레스(ADD)를 고속 동작 모드 진입 여부에 따라 제1 내부 클록(ICLK1) 또는 제3 내부 클록(ICLK3)으로 래치한다. 즉, 제1 어드레스 래치부(3242)는, 외부 어드레스(ADD)를 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 래치하고, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 내부 클록(ICLK1)으로 래치한다.
제1 어드레스 입력부(324)의 구성요소 중 제1 어드레스 레이턴시 동작부(3244)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제1 내부 클록(ICLK1)의 토글링 횟수만큼 제1 어드레스 래치부(3242)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다. 또한, 고속 동작 모드 진입구간에서 제1 커맨드 디코딩부(3224)에서 결정된 레이턴시 딜레이에 대응하는 제3 내부 클록(ICLK3)의 토글링 횟수만큼 제1 어드레스 래치부(3242)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다.
그리고, 제1 입력부(322, 324)와 제2 입력부(342, 344) 중 고속 동작 모드 진입구간에서 동작 제어부(360)에 의해 인에이블되는 어느 하나의 입력부가 제2 입력부(342, 344)라고 가정하면, 제2 입력부(342, 344) 및 제2 입력부(342, 344)에 포함된 제2 커맨드 입력부(342)의 구성요소들, 즉, 제2 커맨드 래치부(3422)와 제2 커맨드 디코딩부(3424) 및 제2 커맨드 레이턴시 동작부(3426)과 제2 어드레스 입력부(344)의 구성요소들, 즉, 제2 어드레스 래치부(3442) 및 제2 어드레스 레이턴시 동작부(3444)는 다음과 같이 동작한다.
먼저, 제2 입력부(342, 344)는, 고속 동작 모드 진입구간에서 외부 커맨드(CMD)와 외부 어드레스(ADD)를 제3 내부 클록(ICLK3)에 동기화시켜 입력받되, 외부 커맨드(CMD)의 종류에 따라 그 크기가 달라지는 레이턴시 딜레이를 제3 내부 클록(ICLK3)의 토글링 횟수를 기준으로 적용하여 입력받는다. 반면, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 외부 커맨드(CMD)와 외부 어드레스(ADD)를 제2 내부 클록(ICLK2)에 동기화시켜 입력받되, 외부 커맨드(CMD)의 종류에 따라 그 크기가 달라지는 레이턴시 딜레이를 제2 내부 클록(ICLK2)의 토글링 횟수를 기준으로 적용하여 입력받는다.
이를 위해, 제2 입력부(342, 344)의 구성요소 중 제2 커맨드 입력부(342)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 내부 클록(ICLK2)에 응답하여 외부 커맨드(CMD)를 입력받아 내부 커맨드(INT CMD)를 생성한다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 래치부(3422)는, 외부 커맨드(CMD)를 고속 동작 모드 진입 여부에 따라 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)으로 래치한다. 즉, 제2 커맨드 래치부(3422)는, 외부 커맨드(CMD)를 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 래치하고, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 내부 클록(ICLK2)로 래치한다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 디코딩부(3424)는, 제2 커맨드 래치부(3422)에 래치된 커맨드를 디코딩하여 커맨드 종류를 결정하고, 그 결과에 따라 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)의 카운팅 횟수를 결정한다.
여기서, 레이턴시 딜레이는 외부 커맨드(CMD)가 어떤 커맨드인지에 따라 그 크기가 가변되는 요소이다. 그리고, 제2 커맨드 입력부(342)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서는 제2 내부 클록(ICLK2) 도메인 영역에서 동작하고, 고속 동작 모드 진입구간에서는 제3 내부 클록(ICLK3) 도메인 영역에서 동작한다. 따라서, 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 레이턴시 딜레이만큼 지연시켜 내부 커맨드(INT CMD)로서 출력하기 위해서, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 레이턴시 딜레이가 몇 번의 제2 내부 클록(ICLK2) 토글링 횟수로 나타낼 수 있는지를 알아야 하고, 고속 동작 모드 진입구간에서 레이턴시 딜레이가 몇 번의 제3 내부 클록(ICLK3) 토글링 횟수로 나타낼 수 있는지를 알아야 한다. 때문에, 제2 커맨드 디코딩부(3424)는, 외부 커맨드(CMD)의 종류를 결정하는 동작에 이어서 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)의 토글링 횟수를 결정한다. 참고로, 메모리 레지스터 셋(MRS)과 같은 반도체 메모리 장치의 설정 정보를 저장하고 있는 공간에는 외부 커맨드(CMD)의 종류에 따라 필요한 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)의 토글링 횟수가 미리 결정되어 있다. 따라서, 제2 커맨드 디코딩부(3424)에서 외부 커맨드(CMD)의 종류를 결정하면, 그에 따라 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)의 토글링 횟수를 알 수 있다. 결론적으로, 제2 커맨드 디코딩부(3424)에서 디코딩한 외부 커맨드(CMD)의 종류가 동일하다고 가정하였을 때, 제3 내부 클록(ICLK3)는 제2 내부 클록(ICLK2)보다 2배 더 높은 주파수를 가지므로, 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 레이턴시 딜레이 길이를 카운팅한 횟수는 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 내부 클록(ICLK2)을 기준으로 레이턴시 딜레이 길이를 카운팅 횟수보다 2배 더 크다.
제2 커맨드 입력부(342)의 구성요소 중 제2 커맨드 레이턴시 동작부(3426)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2)의 토글링 횟수만큼 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다. 또한, 고속 동작 모드 진입구간에서 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제3 내부 클록(ICLK3)의 토글링 횟수만큼 제2 커맨드 래치부(3422)에 래치된 외부 커맨드(CMD)를 지연시켜 내부 커맨드(INT CMD)로서 출력한다.
그리고, 제2 입력부(342, 344)의 구성요소 중 제2 어드레스 입력부(344)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 내부 클록(ICLK2)에 응답하여 외부 어드레스(ADD)를 입력받아 내부 어드레스(INT ADD)를 생성한다.
제2 어드레스 입력부(344)의 구성요소 중 제2 어드레스 래치부(3442)는, 외부 어드레스(ADD)를 고속 동작 모드 진입 여부에 따라 제2 내부 클록(ICLK2) 또는 제3 내부 클록(ICLK3)으로 래치한다. 즉, 제2 어드레스 래치부(3442)는, 외부 어드레스(ADD)를 고속 동작 모드 진입구간에서 제3 내부 클록(ICLK3)을 기준으로 래치하고, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 내부 클록(ICLK2)로 래치한다.
제2 어드레스 입력부(344)의 구성요소 중 제2 어드레스 레이턴시 동작부(3444)는, 노말 동작 구간 또는 기어-다운 모드 진입구간에서 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제2 내부 클록(ICLK2)의 토글링 횟수만큼 제2 어드레스 래치부(3442)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다. 또한, 고속 동작 모드 진입구간에서 제2 커맨드 디코딩부(3424)에서 결정된 레이턴시 딜레이에 대응하는 제3 내부 클록(ICLK3)의 토글링 횟수만큼 제2 어드레스 래치부(3442)에 래치된 외부 어드레스(ADD)를 지연시켜 내부 어드레스(INT ADD)로서 출력한다.
참고로, 전술한 고속 동작 모드 구간의 동작은 도 1에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 첫 번째 구성에서 노말 동작 구간에 진입하여 동작하는 것과 같은 상태가 될 수 있다. 즉, 전술한 고속 동작 모드 구간의 동작에서 고속 동작 모드가 제1 입력부(322, 324)에 적용되고 제2 입력부(342, 344)에는 적용되지 않는 경우, 제1 입력부(322, 324)의 제1 커맨드 입력부(322) 및 제1 어드레스 입력부(324)와 동일한 형태로 도 1에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 커맨드 입력부(100) 및 어드레스 입력부(110)가 개시될 수 있다. 반대로, 전술한 고속 동작 모드 구간의 동작에서 고속 동작 모드가 제2 입력부(342, 344)에 적용되고 제1 입력부(322, 324)에는 적용되지 않는 경우, 제2 입력부(342, 344)의 제2 커맨드 입력부(342) 및 제2 어드레스 입력부(344)와 동일한 형태로 도 1에 도시된 본 발명의 실시예에 따라 기어-다운 모드를 지원하는 반도체 메모리 장치의 커맨드 입력부(100) 및 어드레스 입력부(110)가 개시될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100 : 커맨드 입력부 110 : 어드레스 입력부
120 : 클록 입력부 130 : 기어-다운 제어부
200 : 제1 커맨드 입력부 202 : 제2 커맨드 입력부
210 : 제1 어드레스 입력부 212 : 제2 어드레스 입력부
220 : 클록 입력부 230 : 클록 분주부
300 : 클록 생성부 322, 324 : 제1 입력부
342, 344 : 제2 입력부 322 : 제1 커맨드 입력부
324 : 제1 어드레스 입력부 342 : 제2 커맨드 입력부
344 : 제2 어드레스 입력부 360 : 동작 제어부
370 : 클록 버퍼링부 380 : 커맨드 버퍼링부
390 : 어드레스 버퍼링부 3222 : 제1 커맨드 래치부
3224 : 제1 커맨드 디코딩부
3226 : 제1 커맨드 레이턴시 동작부 3242 : 제1 어드레스 래치부
3244 : 제1 어드레스 레이턴시 동작부
3422 : 제2 커맨드 래치부 3424 : 제2 커맨드 디코딩부
3426 : 제2 커맨드 레이턴시 동작부
3442 : 제2 어드레스 래치부 3444 : 제2 어드레스 동작부
362 : 동작 인에이블 신호 생성부 364 : 제1 클록 선택부
366 : 제2 클록 선택부 3622 : 제1 활성화 결정부
3624 : 제2 활성화 결정부

Claims (20)

  1. 외부 클록의 주파수를 1/2로 분주하여 상기 외부 클록의 홀수 번째 주기에 대응하는 제1 내부 클록과, 짝수 번째 주기에 대응하는 제2 내부 클록을 생성하는 클록 생성부;
    상기 제1 내부 클록에 응답하여 외부 커맨드 및 외부 어드레스를 입력받기 위한 제1 입력부;
    상기 제2 내부 클록에 응답하여 상기 외부 커맨드 및 상기 외부 어드레스를 입력받기 위한 제2 입력부;
    기어-다운 모드 진입구간에서 상기 제1 및 제2 입력부 중 어느 하나의 입력부는 인에이블시키고, 나머지 하나의 입력부는 디스에이블시키는 동작 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 동작 제어부는,
    노말 동작 구간에서 상기 제1 및 제2 입력부를 모두 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 동작 제어부는,
    상기 기어-다운 모드의 진입구간에서 클록선택신호와 상기 제1 및 제2 내부 클록에 응답하여 제1 및 제2 동작 인에이블 신호 중 어느 하나의 신호는 활성화시키고 나머지 하나의 신호를 비활성화시키는 동작 인에이블 신호 생성부;
    상기 제1 동작 인에이블 신호에 응답하여 선택적으로 상기 제1 내부 클록을 설정된 논리레벨로 고정시키기 위한 제1 클록 선택부; 및
    상기 제2 동작 인에이블 신호에 응답하여 선택적으로 상기 제2 내부 클록을 설정된 논리레벨로 고정시키기 위한 제2 클록 선택부를 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 동작 인에이블 신호 생성부는,
    상기 기어-다운 모드의 진입구간에서 상기 제1 내부 클록을 기준으로 상기 클록선택신호를 래치하여 상기 제1 동작 인에이블 신호의 활성화여부를 결정하는 제1 활성화 결정부; 및
    상기 기어-다운 모드의 진입구간에서 상기 제2 내부 클록을 기준으로 상기 클록선택신호를 래치하여 상기 제2 동작 인에이블 신호의 활성화여부를 결정하는 제2 활성화 결정부를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 활성화 결정부는, 상기 노말 동작 구간에서 상기 제1 동작 인에이블 신호를 활성화 상태로 유지하고,
    상기 제2 활성화 결정부는, 상기 노말 동작 구간에서 상기 제2 동작 인에이블 신호를 활성화 상태로 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 입력부는,
    상기 제1 동작 인에이블 신호의 활성화구간에서 상기 제1 내부 클록에 응답하여 외부 커맨드 및 외부 어드레스를 입력받고,
    상기 제1 동작 인에이블 신호의 비활성화구간에서 아무런 동작도 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 입력부는,
    상기 제2 동작 인에이블 신호의 활성화구간에서 상기 제2 내부 클록에 응답하여 외부 커맨드 및 외부 어드레스를 입력받고,
    상기 제2 동작 인에이블 신호의 비활성화구간에서 아무런 동작도 수행하지 않는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서,
    상기 클록 생성부는, 고속 동작 모드 진입구간에서 상기 외부 클록의 주파수와 동일한 주파수를 갖는 제3 내부 클록을 생성하고,
    상기 동작 제어부는, 상기 고속 동작 모드 진입구간에서 상기 제1 및 제2 입력부 중 어느 하나의 입력부는 인에이블시키고 나머지 하나의 입력부는 디스에이블시키며,
    상기 제1 및 제2 입력부 중 상기 고속 동작 모드 진입구간에서 상기 동작 제어부에 의해 인에이블되는 어느 하나의 입력부는, 상기 제3 내부 클록에 응답하여 상기 외부 클록 및 상기 외부 어드레스를 입력받는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 입력부는,
    상기 고속 동작 모드 진입구간에서 인에이블 되는 경우 상기 외부 커맨드와 상기 외부 어드레스를 상기 제3 내부 클록에 동기화시켜 입력받되, 상기 외부 커맨드의 종류에 따라 그 크기가 달라지는 레이턴시 딜레이를 상기 제3 내부 클록의 토글링 횟수를 기준으로 적용하여 입력받고,
    상기 노말 동작 구간 또는 상기 기어-다운 모드 진입구간에서 인에이블 되는 경우 상기 외부 커맨드와 상기 외부 어드레스를 상기 제1 내부 클록에 동기화시켜 입력받되, 상기 레이턴시 딜레이를 상기 제1 내부 클록의 토글링 횟수를 기준으로 적용하여 입력받으며,
    디스에이블된 경우 아무런 동작도 수행하지 않는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 입력부는,
    상기 고속 동작 모드 진입구간에서 인에이블 되는 경우 상기 외부 커맨드와 상기 외부 어드레스를 상기 제3 내부 클록에 동기화시켜 입력받되, 상기 레이턴시 딜레이를 상기 제3 내부 클록의 토글링 횟수를 기준으로 적용하여 입력받고,
    상기 노말 동작 구간 또는 상기 기어-다운 모드 진입구간에서 인에이블 되는 경우 상기 외부 커맨드와 상기 외부 어드레스를 상기 제2 내부 클록에 동기화시켜 입력받되, 상기 레이턴시 딜레이를 상기 제2 내부 클록의 토글링 횟수를 기준으로 적용하여 입력받으며,
    동작 모드와 상관없이 디스에이블된 경우 아무런 동작도 수행하지 않는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 입력부는,
    상기 외부 커맨드를 상기 고속 동작 모드 진입 여부에 따라 상기 제1 또는 제3 내부 클록으로 래치하는 제1 커맨드 래치부;
    상기 외부 어드레스를 상기 고속 동작 모드 진입 여부에 따라 상기 제1 또는 제3 내부 클록으로 래치하는 제1 어드레스 래치부;
    상기 제1 커맨드 래치부의 출력 커맨드를 디코딩하여 커맨드 종류를 결정하고, 그 결과에 따라 상기 레이턴시 딜레이에 대응하는 상기 제1 또는 제3 내부 클록의 카운팅 횟수를 결정하는 제1 커맨드 디코딩부; 및
    상기 제1 또는 제3 내부 클록을 기준으로 상기 제1 커맨드 디코딩부의 카운팅 횟수만큼 상기 제1 커맨드 래치부의 출력 커맨드 및 상기 제1 어드레스 래치부의 출력 어드레스를 지연시키는 제1 레이턴시 동작부를 구비하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 입력부는,
    상기 외부 커맨드를 상기 고속 동작 모드 진입 여부에 따라 상기 제2 또는 제3 내부 클록으로 래치하는 제2 커맨드 래치부;
    상기 외부 어드레스를 상기 고속 동작 모드 진입 여부에 따라 상기 제2 또는 제3 내부 클록으로 래치하는 제2 어드레스 래치부;
    상기 제2 커맨드 래치부의 출력 커맨드를 디코딩하여 커맨드 종류를 결정하고, 그 결과에 따라 상기 레이턴시 딜레이에 대응하는 상기 제2 또는 제3 내부 클록의 카운팅 횟수를 결정하는 제2 커맨드 디코딩부; 및
    상기 제2 또는 제3 내부 클록을 기준으로 상기 제2 커맨드 디코딩부의 카운팅 횟수만큼 상기 제2 커맨드 래치부의 출력 커맨드 및 상기 제2 어드레스 래치부의 출력 어드레스를 지연시키는 제2 레이턴시 동작부를 구비하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 고속 동작 모드 진입구간에 대응하여 상기 제3 내부 클록을 기준으로 결정된 상기 제1 및 제2 커맨드 디코딩부의 카운팅 횟수가
    상기 노말 동작 구간 또는 상기 기어-다운 모드 진입구간에 대응하여 상기 제1 및 제2 내부 클록을 기준으로 결정된 상기 제1 및 제2 커맨드 디코딩부의 카운팅 횟수보다 2배 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  14. 제5항에 있어서,
    상기 클록 생성부는,
    파워 업 이후 상기 외부 클록을 버퍼링하는 시점을 기준으로 상기 외부 클록의 홀수 번째 주기와 짝수 번째 주기를 구분하고,
    상기 제1 및 제2 동작 인에이블 신호에 응답하여 상기 기어-다운 모드 진입구간에서 상기 제1 및 제2 내부 클록 중 어느 하나의 클록은 토글링시키고 나머지 하나의 클록은 디스에이블시키며, 상기 노말 동작 구간에서 상기 제1 및 제2 내부 클록을 모두 토글링시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 클록 생성부는,
    외부 클록의 주파수를 1/2로 분주하여 상기 외부 클록의 홀수 번째 주기에 대응하는 제1 내부 클록을 생성하되, 상기 제1 동작 인에이블 신호에 응답하여 그 동작 여부가 제어되는 제1 내부 클록 생성부; 및
    외부 클록의 주파수를 1/2로 분주하여 상기 외부 클록의 짝수 번째 주기에 대응하는 제2 내부 클록을 생성하되, 상기 제2 동작 인에이블 신호에 응답하여 그 동작 여부가 제어되는 제2 내부 클록 생성부를 구비하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 내부 클록 생성부는,
    상기 제1 동작 인에이블 신호의 활성화구간에서 인에이블되며, 상기 외부 클록의 에지마다 번갈아 가면서 설정된 순서대로 활성화되고 서로 간에 활성화구간이 겹치지 않는 제1 내지 제4 홀수 동작제어신호를 생성하는 홀수 동작제어부; 및
    상기 제1 내지 제4 홀수 동작제어신호에 응답하여 상기 설정된 순서대로 상기 외부 클록과 상기 외부 클록의 위상을 반전한 클록과 전원전압과 접지전압을 각각 선택하여 상기 제1 내부 클록으로서 출력하는 제1 내부 클록 출력부를 구비하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제2 내부 클록 생성부는,
    상기 제2 동작 인에이블 신호의 활성화구간에서 인에이블되며, 상기 외부 클록의 에지마다 번갈아 가면서 상기 설정된 순서대로 활성화되고 서로 간에 활성화구간이 겹치지 않는 제1 내지 제4 짝수 동작제어신호를 생성하는 짝수 동작제어부;
    상기 제1 내지 제4 짝수 동작제어신호에 응답하여 상기 설정된 순서대로 상기 외부 클록과 상기 외부 클록의 위상을 반전한 클록과 전원전압과 접지전압을 각각 선택하여 상기 제2 내부 클록으로서 출력하는 제2 내부 클록 출력부를 구비하는 반도체 메모리 장치.
  18. 제15항에 있어서,
    상기 제1 내부 클록 생성부는,
    상기 제1 동작 인에이블 신호가 활성화되는 구간에서 인에이블되며, 상기 외부 클록의 제1 에지마다 그 논리레벨이 천이하는 홀수 카운팅 신호를 생성하기 위한 홀수 에지 카운팅부;
    상기 제1 동작 인에이블 신호가 활성화되는 구간에서 인에이블되며, 상기 홀수 카운팅 신호와 상기 외부 클록을 부정논리합 연산하여 제1 홀수 동작제어신호를 생성하고, 상기 홀수 카운팅 신호와 상기 외부 클록의 위상을 반전한 클록을 논리곱 연산하여 제2 홀수 동작제어신호를 생성하는 홀수 동작제어부; 및
    상기 제1 홀수 동작제어신호의 활성화구간에서 상기 외부 클록을 선택하고 상기 제2 홀수 동작제어신호의 활성화구간에서 상기 외부 클록의 위상을 반전한 클록을 선택하여 상기 제1 내부 클록으로서 출력하는 제1 내부 클록 출력부를 구비하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 제2 내부 클록 생성부는,
    상기 제2 동작 인에이블 신호가 활성화되는 구간에서 인에이블되며, 상기 외부 클록의 제1 에지마다 그 논리레벨이 천이하는 짝수 카운팅 신호를 생성하기 위한 짝수 에지 카운팅부;
    상기 제2 동작 인에이블 신호가 활성화되는 구간에서 인에이블되며, 상기 짝수 카운팅 신호와 상기 외부 클록을 부정논리합 연산하여 제1 짝수 동작제어신호를 생성하고, 상기 짝수 카운팅 신호와 상기 외부 클록의 위상을 반전한 클록을 논리곱 연산하여 제2 짝수 동작제어신호를 생성하는 짝수 동작제어부; 및
    상기 제1 짝수 동작제어신호의 활성화구간에서 상기 외부 클록을 선택하고 상기 제2 짝수 동작제어신호의 활성화구간에서 상기 외부 클록의 위상을 반전한 클록을 선택하여 상기 제2 내부 클록으로서 출력하는 제2 내부 클록 출력부를 구비하는 반도체 메모리 장치.
  20. 제8항에 있어서,
    상기 기어-다운 모드 진입구간에서는 상기 외부 클록의 2주기마다 상기 외부 커맨드 및 상기 외부 어드레스가 인가되고,
    상기 고속 동작 모드 진입구간 및 상기 노말 동작 구간에서는 상기 외부 클록의 1주기마다 상기 외부 커맨드 및 상기 외부 어드레스가 인가되는 것을 특징으로 하는 반도체 메모리 장치.
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