KR101092999B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

맥스 파워 다운 모드(max power down mode)를 지원하는 반도체 메모리 장치에 관한 것으로, 외부에서 입력되는 제1 모드 신호를 버퍼링하기 위한 제1 버퍼링부, 및 상기 제1 버퍼링부의 출력 신호에 응답하여 활성화되며, 외부에서 입력되는 제2 모드 신호를 버퍼링하기 위한 제2 버퍼링부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 맥스 파워 다운 모드(max power down mode)를 지원하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내부에는 모드 레지스터 셋(mode register set)이 구비되어 있으며, 반도체 메모리 장치는 이 모드 레지스터 셋에 설정되는 값에 따라 다양한 동작을 수행하게 된다. 모드 레지스터 셋은 다수의 어드레스 핀을 통해 입력되는 신호에 응답하여 원하는 값으로 설정되며, 이때 모드 레지스터 셋의 설정 동작은 외부 커맨드 신호에 의하여 정의된다.
여기서, 외부 커맨드 신호에는 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(row Address strobe) 신호와, 컬럼 어드레스 스트로브(colunm address strobe) 신호, 및 라이트 인에이블(write enable) 신호가 있으며, 반도체 메모리 장치는 이러한 외부 커맨드 신호들의 조합에 따라 모드 레지스터 셋의 설정 동작뿐 아니라, 읽기 동작, 쓰기 동작, 및 프리 차지 동작을 수행한다.
한편, 반도체 메모리 장치는 소비자의 요구에 따라 저전력화를 이루기 위한 방향으로 발전하고 있으며, 그 일환으로 맥스 파워 다운 모드를 지원하고 있다. 맥스 파워 다운 모드는 스펙(SPEC.)으로 정의되어 있으며, 반도체 메모리 장치에서 소모되는 전력을 최소화하기 위한 동작 모드이다.
도 1 은 일반적인 맥스 파워 다운 모드의 동작을 설명하기 위한 타이밍도이다. 여기서, 'NOP' 는 외부 커맨드 신호(CMD)와 칩 셀렉트 신호(CSB)가 반도체 메모리 장치의 동작과 상관없는 값을 가지는 경우를 의미하고, 'MRS' 는 외부 커맨드 신호(CMD)와 칩 셀렉트 신호(CSB)가 모드 레지스터 셋을 설정할 수 있는 값을 가지는 경우를 의미하며, 'VALID' 는 외부 커맨드 신호(CMD)와 칩 셀렉트 신호(CSB)가 반도체 메모리 장치의 어떤 동작에 대응하는 값을 가지는 경우를 의미한다. 참고로, 외부 커맨드 신호(CMD)는 칩 셀렉트 신호(CSB)를 제외한 로우 어드레스 스트로브 신호와, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호이다.
이하, 도 1 를 참조하여 맥스 파워 다운 모드의 진입 동작과 탈출 동작을 살펴보기로 한다.
우선, 외부 커맨드 신호(CMD)와 칩 셀렉트 신호(CSB)에 응답하여 모드 레지스터 셋의 설정 동작이 정의되고, 외부 어드레스 신호에 응답하여 모드 레지스터 셋이 맥스 파워 다운 모드로 설정되면, 반도체 메모리 장치는 맥스 파워 다운 모드로 진입(MPD_NTR)하게 된다. 다시 말하면, 칩 셀렉트 신호(CSB)가 논리'로우(low)'로 활성화되고, 외부 커맨드 신호(CMD)에 의하여 모드 레지스터 셋의 설정 동작이 정의되면, 모드 레지스터 셋은 외부 어드레스 신호에 응답하여 맥스 파워 다운 모드가 설정된다. 이때, 모드 레지스터 셋은 맥스 파워 다운 모드의 진입 동작에 대응하는 제어 신호를 출력하고, 외부 커맨드 신호(CMD)와 외부 어드레스 신호를 입력받는 버퍼링부는 이 제어 신호에 응답하여 비활성된다. 따라서, 반도체 메모리 장치는 외부 커맨드 신호(CMD)와 외부 어드레스 신호에 의한 버퍼링 동작을 수행하지 않게 되며, 이에 대응하는 전력 소모가 발생하지 않는다.
한편, 반도체 메모리 장치는 맥스 파워 다운 모드의 탈출 동작을 위해서 칩 셀렉트 신호(CSB)와 클럭 인에이블 신호(CKE)를 이용한다. 즉, 칩 셀렉트 신호(CSB)가 논리'로우'로 활성화된 상태에서 클럭 인에이블 신호(CKE)가 논리'로우'에서 논리'하이'로 천이하면, 반도체 메모리 장치는 맥스 파워 다운 모드를 탈출(MPD_EXT)하게 된다.
다시 말하면, 반도체 메모리 장치는 외부 커맨드 신호(CMD)와 칩 셀렉트 신호(CSB) 및 외부 어드레스 신호에 응답하여 모드 레지스터 셋을 맥스 파워 다운 모드에 대응하는 값으로 설정하고, 그에 따라 생성되는 제어 신호를 이용하여 맥스 파워 다운 모드에 진입 동작을 수행한다. 그리고, 이후 칩 셀렉트 신호(CSB)와 클럭 인에이블 신호(CKE)에 응답하여 맥스 파워 다운 모드의 탈출 동작을 수행한다. 따라서, 반도체 메모리 장치는 맥스 파워 다운 모드의 탈출 동작을 위하여 칩 셀렉트 신호(CSB)와 클럭 인에이블 신호(CKE)를 입력받기 위한 버퍼링부를 항상 활성화시켜 놓아야 한다. 참고로, 반도체 메모리 장치는 모드 레지스터 셋 등의 회로의 리셋 동작을 제어하기 위한 리셋 신호를 입력받으며, 이 리셋 신호를 입력받기 위한 버퍼링부 역시 항상 활성화시켜 놓아야 한다.
결국, 기존의 반도체 메모리 장치의 경우 맥스 파워 다운 모드에 진입하게 되면 칩 셀렉트 신호(CSB)와 클럭 인에이블 신호(CKE), 및 리셋 신호를 입력받기 위한 버퍼링부를 항상 활성화시켜 놓아야 한다. 따라서, 반도체 메모리 장치는 맥스 파워 다운 모드에 진입하더라도 적어도 세 개의 버퍼링부에 대응하는 전력을 소모하게 된다.
본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 맥스 파워 다운 모드의 진입 동작 이후 하나의 버퍼링부만 사용하더라도 맥스 파워 다운 모드의 탈출 동작이 가능한 반도체 메모리 장치와 그의 동작 방법을 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 외부에서 입력되는 제1 모드 신호를 버퍼링하기 위한 제1 버퍼링부; 및 상기 제1 버퍼링부의 출력 신호에 응답하여 활성화되며, 외부에서 입력되는 제2 모드 신호를 버퍼링하기 위한 제2 버퍼링부를 구비한다.
특히, 상기 제1 버퍼링부의 출력 신호와 상기 제2 버퍼링부의 출력 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 제어하기 위한 모드 탈출 제어부를 더 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 외부에서 입력되는 제1 모드 신호를 버퍼링하기 위한 제1 버퍼링부; 상기 제1 버퍼링부의 출력 신호에 응답하여 활성화되는 제어 신호를 생성하기 위한 제어 신호 생성부; 및 상기 제어 신호에 응답하여 활성화되며, 외부에서 입력되는 제2 모드 신호를 버퍼링하기 위한 제2 버퍼링부를 구비한다.
특히, 상기 제어 신호 생성부는 노말 모드시 상기 제2 버퍼링부를 활성화시키고, 맥스 파워 다운 모드의 탈출 동작시 상기 제1 버퍼링부의 출력 신호에 응답하여 상기 제2 버퍼링부를 활성화시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 외부에서 입력되는 제1 모드 신호와 제2 모드 신호를 버퍼링하기 위한 제1 및 제2 노말 버퍼링부; 상기 제1 노말 버퍼링부의 출력 신호에 응답하여 활성화되는 제어 신호를 생성하는 제어 신호 생성부; 및 상기 제어 신호에 응답하여 활성화되며, 상기 제2 모드 신호를 버퍼링하기 위한 모드 버퍼링부를 구비한다.
특히, 상기 모드 버퍼링부의 구동력은 상기 제2 노말 버퍼링부의 구동력보다 작은 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 맥스 파워 다운 모드의 진입 동작시 제1 버퍼링부를 제외한 모든 버퍼링부를 비활성화시키는 단계; 상기 제1 버퍼링부를 통해 입력되는 제1 모드 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작 정보를 검출하는 단계; 상기 맥스 파워 다운 모드의 탈출 동작 정보를 검출하는 단계의 출력 신호에 응답하여 제2 모드 신호를 입력받는 제2 버퍼링부를 활성화시키는 단계; 및 상기 제1 및 제2 모드 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 수행하는 단계를 포함한다.
특히, 상기 맥스 파워 다운 모드의 탈출 동작을 수행하는 단계의 출력 신호에 응답하여 상기 모든 버퍼링부를 활성화시키는 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 탈출 동작을 위한 제1 모드 신호와 이 제1 모드 신호에 응답하여 활성화되는 버퍼링부로 입력되는 제2 모드 신호를 이용하여 맥스 파워 다운 모드의 탈출 동작을 수행하는 것이 가능하다. 즉, 반도체 메모리 장치는 제1 모드 신호를 입력받기 위한 버퍼링부만 활성화되더라도 맥스 파워 다운 모드의 탈출 동작을 수행하는 것이 가능하다. 따라서, 본 발명의 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작 이후 리셋 신호를 입력받기 위한 버퍼링부 이외에 한 개의 버퍼링부에 대응하는 전력만을 소모한다.
본 발명은 맥스 파워 다운 모드의 진입 동작 이후 최소 개수의 버퍼링부에 대응하는 전력만을 소모함으로써, 반도체 메모리 장치의 저전력화를 이룰 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 맥스 파워 다운 모드의 동작을 설명하기 위한 타이밍도.
도 2 는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 2 의 제1 및 제2 버퍼링부(221, 222)와, 모드 탈출 제어부(260), 및 제어 신호 생성부(270)를 보다 자세히 설명하기 위한 도면.
도 4 는 도 3 에 도시된 회로의 동작 타이밍을 설명하기 위한 타이밍도.
도 5 는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 6 은 본 발명의 제3 실시 예에 따른 펄스 검출부를 설명하기 위한 도면.
도 7 은 도 6 의 펄스 검출부의 동작 타이밍을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 제1 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 다수의 패드(210)를 통해 리셋 신호(RST)와, 클럭 인에이블 신호(CKE)와, 칩 셀렉트 신호(CSB)와, 외부 커맨드 신호(CMD)와, 외부 어드레스 신호(ADDR), 및 정/부 클럭 신호(CK, CKB)를 입력받고, 이렇게 입력된 신호는 다수의 버퍼링부(220)에서 버퍼링(buffering) 된다. 여기서, 외부 커맨드 신호(CMD)는 칩 셀렉트 신호(CSB)를 제외한 로우 어드레스 스트로브 신호와, 컬럼 어드레스 스트로브 신호, 및 라이트 인에이블 신호이다.
이어서, 다수의 버퍼링부(220)의 출력 신호 중 칩 셀렉트 신호(CSB)와, 외부 커맨드 신호(CMD), 및 외부 어드레스 신호(ADDR)에 대응하는 신호는 다수의 래칭부(230)로 입력되고, 정/부 외부 클럭 신호(CK, CKB)에 응답하여 래칭된다. 커맨드 디코딩부(240)는 다수의 래칭부(230)의 출력 신호(ICST, ICMDT)를 디코딩하여 액티브 제어 신호(ACT)와, 프리차지 제어 신호(PRE)와, 라이트 제어 신호(WT)와, 리드 제어 신호(RD)와, 리프레쉬 제어 신호(REF), 및 모드 레지스터 제어 신호(MRS)를 생성한다.
이어서, 모드 레지스터 셋(250)은 커맨드 디코딩부(240)에서 출력되는 모드 레지스터 제어 신호(MRS)에 응답하여 다수의 래칭부(230)의 출력 신호 중 외부 어드레스 신호(ADDR)에 대응하는 출력 신호(IADDR)를 저장한다. 모드 레지스터 셋(250)은 이렇게 저장되는 값에 따라 다양한 제어 신호를 출력하며, 만약 맥스 파워 다운 모드의 진입 동작에 대응하는 값이 저장되는 경우 맥스 파워 다운 모드 제어 신호(MPD_CTR)를 활성화시킨다. 이렇게 활성화된 맥스 파워 다운 모드 제어 신호(MPD_CTR)는 외부 커맨드 신호(CMD)와 외부 어드레스 신호(ADDR)에 대응하는 버퍼링부를 비활성화시킨다. 이러한 동작을 통해 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작시 외부 커맨드 신호(CMD)와 외부 어드레스 신호(ADDR)를 입력받지 않게 되며, 이에 따른 전력 소모가 발생하지 않는다.
한편, 맥스 파워 다운 모드의 진입 동작시 활성화되는 맥스 파워 다운 모드 제어 신호(MPD_CTR)는 맥스 파워 다운 모드의 탈출 동작시 맥스 파워 다운 모드 리셋 신호(MPD_RST)에 응답하여 비활성화된다. 이 맥스 파워 다운 모드 리셋 신호(MPD_RST)는 모드 탈출 제어부(260)에서 생성되며, 모드 탈출 제어부(260)는 다수의 버퍼링부(220)의 출력 신호 중 클럭 인에이블 신호(CKE)와 칩 셀렉트 신호(CSB)에 대응하는 신호에 응답하여 맥스 파워 다운 모드 리셋 신호(MPD_RST)를 생성한다. 즉, 맥스 파워 다운 모드의 탈출 동작은 맥스 파워 다운 모드 리셋 신호(MPD_RST)에 응답하여 제어된다.
이어서, 제어신호 생성부(270)는 칩 셀렉트 신호(CSB)를 버퍼링하여 생성한 내부 칩 셀렉트 신호(ICSB)에 응답하여 클럭 인에이블 신호(CKE)를 버퍼링하기 위한 제2 버퍼링부(222)의 활성화 동작을 제어하기 위한 제어 신호(CTR)를 생성한다. 즉, 본 발명의 제1 실시 예에 따른 제2 버퍼링부(222)는 맥스 파워 다운 모드의 진입 동작시 칩 셀렉트 신호(CSB)에 응답하여 활성화되거나 비활성화되는 것이 가능하다.
도 3 은 도 2 의 제1 및 제2 버퍼링부(221, 222)와, 모드 탈출 제어부(260), 및 제어 신호 생성부(270)를 보다 자세히 설명하기 위한 도면이다.
도 3 을 참조하면, 제1 버퍼링부(221)는 칩 셀렉트 신호(CSB)를 버퍼링하여 내부 칩 셀렉트 신호(ICSB)를 생성한다. 여기서, 제1 버퍼링부(221)는 내부 리셋 신호(IRST)와 리프레쉬 제어 신호(REF) 및 파워 다운 모드 제어 신호(PD)에 응답하여 활성화 동작 및 비활성화 동작이 제어될 수 있으며, 이를 위하여 내부 리셋 신호(IRST)와 리프레쉬 제어 신호(REF) 및 파워 다운 모드 제어 신호(PD)를 입력받는 부정 논리 합 게이트(NOR)의 출력 신호가 제1 버퍼링부(221)를 제어하도록 설계하였다.
이어서, 제2 버퍼링부(222)는 클럭 인에이블 신호(CKE)를 버퍼링하여 내부 클럭 인에이블 신호(ICKE)를 생성한다. 여기서, 제2 버퍼링부(222)는 제어신호 생성부(270)에서 생성되는 제어 신호(CTR)에 응답하여 활성화 동작 및 비활성화 동작이 제어된다.된다. 제어 신호 생성부(270)는 위에서 설명한 바와 같이 제2 버퍼링부(222)의 활성화 동작을 제어하기 위한 것으로, 다중화부(271)와 출력부(272)를 구비한다.
여기서, 다중화부(271)는 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 응답하여 내부 칩 셀렉트 신호(ICSB)를 출력하거나 예정된 논리 레벨인 논리'로우'(L)를 출력한다. 여기서, 논리'로우'(L)를 가지는 신호는 그 논리 레벨 값이 바뀔 수 있으며 여기서는 제2 버퍼링부(222)가 논리'하이'에 응답하여 활성화되는 경우를 일례로 하였기 때문에 다중화부(271)에 논리'로우'(L)의 신호를 입력하였다. 이어서, 출력부(272)는 다중화부(271)의 출력 신호를 반전하여 제어 신호(CTR)를 출력한다. 다시 말하면, 출력부(272)에서 출력되는 제어 신호(CTR)는 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 따라 논리'로우'(L)를 반전한 논리'하이' 신호가 되거나, 내부 칩 셀렉트 신호(ICSB)를 반전한 신호가 된다. 즉, 제어 신호(CTR)는 반도체 메모리 장치의 노말 모드 동작시 논리'하이'가 되고, 맥스 파워 다운 모드에 진입 동작시 내부 칩 셀렉트 신호(ICSB)를 반전한 신호가 된다.
한편, 모드 탈출 제어부(260)는 제1 및 제2 버퍼링부(221, 222)에서 출력되는 내부 칩 셀렉트 신호(ICSB)와 내부 클럭 인에이블 신호(ICKE)에 응답하여 맥스 파워 다운 모드 리셋 신호(MPD_RST)를 생성하기 위한 것으로, 동기화부(261)와, 지연부(262), 및 펄스 발생부(263)를 구비한다.
동기화부(261)는 내부 클럭 인에이블 신호(ICKE)에 응답하여 내부 칩 셀렉트 신호(ICSB)를 동기화시켜 모드 탈출 신호(DET_EXT)를 생성하고, 지연부(262)는 모드 탈출 신호(DET_EXT)를 예정된 시간만큼 지연시켜 출력하며, 펄스 발생부(263)는 지연부(262)의 출력 신호를 입력받아 펄스 폭을 조절하여 맥스 파워 다운 모드 리셋 신호(MPD_RST)를 생성한다.
도 4 는 도 3 에 도시된 회로의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여 반도체 메모리 장치가 맥스 파워 다운 모드의 진입 동작을 수행한 이후라고 가정하기로 한다.
도 2 내지 도 4 를 참조하면, 외부에서 입력되는 칩 셀렉트 신호(CSB)는 논리'로우'의 펄스 신호이고, 제1 버퍼링부(221)에서 출력되는 내부 칩 셀렉트 신호(ICSB) 역시 이와 동일한 신호이다. 이어서, 제어 신호 생성부(270)의 다중화부(271)는 맥스 파워 다운 모드의 진입 동작 이후 내부 칩 셀렉트 신호(ICSB)를 출력하며, 출력부(272)는 다중화부(271)의 출력 신호를 반전한 제어 신호(CTR)를 출력한다. 제2 버퍼링부(222)는 이 제어 신호(CTR)에 응답하여 활성화되거나 비활성화된다. 여기서는 제어 신호(CTR)가 논리'하이'인 구간에서 제2 버퍼링부(222)가 활성화되고, 제어 신호(CTR)가 논리'로우'인 구간(BUF_DIS)에서 제2 버퍼링부(222)가 비활성화된다. 즉, 본 발명의 제1 실시 예에 따른 제2 버퍼링부(222)는 제어 신호(CTR)가 논리'로우'인 구간(BUF_DIS)에서 비활성화되며, 이에 따라 제2 버퍼링부(222)에 의한 전력 소모는 발생하지 않게 된다.
한편, 제어 신호(CTR)가 논리'하이'인 구간에서 클럭 인에이블 신호(CKE)가 논리'로우'에서 논리'하이'로 천이하면 모드 탈출 제어부(260)의 동기화부(261)는 제2 버퍼링부(222)의 출력 신호인 내부 클럭 인에이블 신호(ICKE)에 응답하여 내부 칩 셀렉트 신호(ICSB)를 모드 탈출 검출 신호(DET_EXT)로 출력한다. 반도체 메모리 장치는 이 모드 탈출 검출 신호(DET_EXT)에 응답하여 맥스 파워 다운 모드의 탈출 동작을 제어한다. 이어서, 모드 탈출 검출 신호(DET_EXT)는 지연부(262)와 펄스 발생부(263)를 거쳐 맥스 파워 다운 모드 리셋 신호(MPD_RST)가 되고, 이 맥스 파워 다운 모드 리셋 신호(MPD_RST)는 모드 레지스터 셋(250)으로 입력되어 모드 레지스터 셋(250)에서 출력되는 맥스 파워 다운 모드 제어 신호(MPD_CTR)를 비활성화시킨다.
따라서, 다수의 버퍼링부(220) 중 외부 커맨드 신호(CMD)와 외부 어드레스 신호(ADDR)에 대응하는 버퍼링부는 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 응답하여 활성화되고, 이는 반도체 메모리 장치의 맥스 파워 다운 모드의 탈출 동작이 수행되었음을 의미한다. 참고로, 위에서 설명하였듯이 맥스 파워 다운 모드 제어 신호(MPD_CTR)는 맥스 파워 다운 모드의 진입 동작시 활성화되어 외부 커맨드 신호(CMD)와 어드레스 신호(ADDR)에 대응하는 버퍼링부를 비활성화시키는 신호이다.
결국, 본 발명의 제1 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작 이후 리셋 신호(RST)에 대응하는 버퍼링부를 제외한 칩 셀렉트 신호(CSB)에 대응하는 버퍼링부 즉, 한 개의 버퍼링부만 활성화되더라도 맥스 파워 다운 모드의 탈출 동작을 수행하는 것이 가능하며, 이는 맥스 파워 다운 모드의 진입 동작 이후 소모되는 전력이 최소화될 수 있음을 의미한다.
한편, 도 2 의 도시된 다수의 버퍼링부(220)는 노말 동작시 빠른 동작을 수행하기 위하여 구동력이 큰 회로로 설계된다. 이하, 설명될 본 발명의 따른 제2 실시 예는 맥스 파워 다운 모드의 탈출 동작시 구동력이 작은 회로로 구성된 버퍼링부를 사용하여 전력 소모를 줄이는 것이 가능하다.
도 5 는 본 발명의 제2 실시 예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도로서, 설명의 편의를 위하여 도 2 와 동일한 구성에 대해서는 동일한 도면 부호를 부여하였다. 이하, 도 2 와 비교하여 달라진 점을 위주로 설명하기로 한다.
도 5 를 참조하면, 클럭 인에이블 신호(CKE)는 노말 버퍼링부(510)를 통해 입력되며, 이 노말 버퍼링부(510)는 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 의하여 활성화 동작 및 비활성화 동작이 제어된다. 즉, 노말 버퍼링부(510)는 맥스 파워 다운 모드의 진입 동작시 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 응답하여 비활성화되고, 맥스 파워 다운 모드의 탈출 동작시 맥스 파워 다운 모드 제어 신호(MPD_CTR)에 응답하여 활성화된다.
모드 버퍼링부(520)는 노말 버퍼링부(510)의 구동력보다 작은 구동력을 가지는 회로로서, 클럭 인에이블 신호(CKE)를 버퍼링하여 출력한다. 이 모드 버퍼링부(520)는 제어 신호 생성부(530)에서 생성되는 제어 신호(CTR)에 의하여 제어된다. 여기서, 제어 신호 생성부(530)는 맥스 파워 다운 모드 제어 신호(MPD_CTR)와 내부 칩 셀렉트 신호(ICSB)를 입력받는 논리 곱 게이트(AND)로 설계될 수 있다. 따라서, 맥스 파워 다운 모드의 진입 동작시 맥스 파워 다운 모드 제어 신호(MPD_CTR)가 논리'하이'로 활성화된 상태에서 내부 칩 셀렉트 신호(ICSB)가 논리'하이'의 펄스 신호로 입력되면, 모드 버퍼링부(520)는 활성화된다. 이때, 클럭 인에이블 신호(CKE)가 논리'하이'로 천이하게 되면 모드 탈출 제어부(260)는 내부 클럭 인에이블 신호(ICKE)에 응답하여 내부 칩 셀렉트 신호(ICSB)를 동기화시키고 맥스 파워 다운 모드 리셋 신호(MPD_RST)를 활성화시킨다.
이어서, 모드 레지스터 셋(250)는 맥스 파워 다운 모드 리셋 신호(MPD_RST)에 응답하여 맥스 파워 다운 모드 제어(MPD_CTR)를 비활성화시키고, 클럭 인에이블 신호(CKE)를 입력받는 노말 버퍼링부(510)와, 외부 커맨드 신호(CMD)를 입력받는 버퍼링부, 및 어드레스 신호(ADDR)를 입력받는 버퍼링부는 활성화된다. 이는 반도체 메모리 장치가 맥스 파워 다운 모드의 탈출 동작이 수행되었음을 의미한다.
전술한 바와 같이, 본 발명의 제2 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작 이후 구동력이 작은 모드 버퍼링부(520)가 칩 셀렉트 신호(CSB)에 응답하여 활성화된다. 결국, 본 발명의 제2 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작시 리셋 신호(RST)에 대응하는 버퍼링부를 제외한 칩 셀렉트 신호(CSB)에 대응하는 버퍼링부 즉, 한 개의 버퍼링부만 활성화되더라도 맥스 파워 다운 모드의 탈출 동작을 수행하는 것이 가능하며, 이는 맥스 파워 다운 모드의 진입 동작 이후 소모되는 전력이 최소화될 수 있음을 의미한다. 또한, 맥스 파워 다운 모드의 탈출 동작시 활성화되는 모드 버퍼링부(520)의 경우 구동력이 작은 회로이며, 이는 맥스 파워 다운 모드의 탈출 동작시 소모되는 전력 또한 최소화할 수 있음을 의미한다.
한편, 지금까지 살펴본 실시 예에서는 칩 셀렉트 신호(CSB)가 논리'로우'의 예정된 펄스 폭을 가지는 경우를 일례로 하였다. 이하, 제3 실시 예는 맥스 파워 다운 모드의 탈출 동작시 칩 셀렉트 신호(CSB)의 펄스 폭이 달라지는 경우에 적용될 수 있는 구성을 살펴보기로 한다. 즉, 반도체 메모리 장치에 입력되는 칩 셀렉트 신호(CSB)는 맥스 파워 다운 모드의 탈출 동작시 비교적 긴 펄스 폭으로 입력될 수 있다. 따라서, 본 발명의 제3 실시 예는 맥스 파워 다운 모드의 탈출 동작시 칩 셀렉트 신호(CSB)의 긴 펄스 폭을 검출하기 위한 펄스 검출부가 더 구비된다.
도 6 은 본 발명의 제3 실시 예에 따른 펄스 검출부를 설명하기 위한 도면이다. 여기서, 펄스 검출부는 도 2 의 실시 예와 도 5 의 다른 실시 예에 도시된 내부 칩 셀렉트 신호(ICSB)를 입력받아 모드 검출 신호(DET_ICS)를 생성하며, 이 모드 검출 신호(DET_ICS)는 도 2 의 실시 예와 도 5 의 실시 예의 해당 제어 신호 생성부(270, 530)로 입력된다. 참고로, 도 5 의 실시 예의 경우 신호의 논리 레벨을 맞추기 위하여 내부 칩 셀렉트 신호(ICSB)를 반전하여 제어 신호 생성부(530)로 입력하기 위한 인버터를 제거하는 것도 가능하다.
도 6 을 참조하면, 펄스 검출부는 맥스 파워 다운 모드의 탈출 동작시 입력되는 긴 펄스 폭을 가지는 칩 셀렉트 신호(CSB)를 검출하기 위한 것으로, 입력부(610)와, 지연부(620), 및 출력부(630)를 구비한다.
입력부(610)는 내부 칩 셀렉트 신호(ICSB)를 입력받아 반전하기 위한 것으로, 인버터(inverter)로 구성될 수 있다. 지연부(620)는 입력부(610)에서 출력되는 신호(A)를 예정된 시간만큼 지연시켜 출력한다. 이어서, 출력부(630)는 입력부(610)의 출력 신호(A)와 지연부(620)의 출력 신호(B)에 응답하여 모드 검출 신호(DET_ICS)를 생성하기 위한 것으로, 논리 합 게이트(AND)로 구성될 수 있다. 여기서, 지연부(620)에서 반영되는 지연 시간은 맥스 파워 다운 모드의 탈출 동작이 아닌 상황에서 입력되는 칩 셀렉트 신호(CSB)의 펄스 폭에 대응하는 시간 이상, 맥스 파워 다운 모드의 탈출 동작시 입력되는 칩 셀렉트 신호(CSB)의 펄스 폭에 대응하는 시간 이하로 설정될 수 있다.
도 7 은 도 6 의 펄스 검출부의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 맥스 파워 다운 모드의 탈출 동작이 아닌 상황에서 입력되는 칩 셀렉트 신호(CSB)의 펄스 폭은 't1' 이 되고, 맥스 파워 다운 모드의 탈출 동작시 입력되는 칩 셀렉트 신호(CSB)의 펄스 폭은 't2' 가 된다고 가정하기로 한다. 즉, 도 6 의 지연부(620)에서 반영되는 지연 시간은 't1' 이상 't2' 이하가 될 수 있으며, 이로 인하여 생성되는 모드 검출 신호(DET_ICS)의 활성화 구간 내에 클럭 인에이블 신호(CKE)가 천이하기만 하면 된다.
도 6 및 도 7 을 참조하면, 외부에서 입력되는 칩 셀렉트 신호(CSB)는 논리'로우'의 펄스 신호이고, 입력부(610)의 출력 신호(A)는 이를 반전한 신호가 된다. 이어서, 지연부(620)의 출력 신호(B)는 입력부(610)의 출력 신호(A)를 예정된 시간만큼 지연한 신호이다. 도면에서 볼 수 있듯이, 칩 셀렉트 신호(CSB)는 맥스 파워 다운 모드의 탈출 동작시 't1' 보다 긴 't2' 의 펄스 폭을 가진다. 따라서, 출력부(630)에서 출력되는 모드 검출 신호(DET_ICS)는 't2' 에 대응하는 칩 셀렉트 신호(CSB)에 응답하여 활성화되는 펄스 신호가 된다. 이후 이 모드 검출 신호(DET_ICS)는 제1 및 제2 실시 예의 제어 신호 생성부(270, 530)로 입력되어 클럭 인에이블 신호(CKE)를 입력받는 버퍼링부를 제어하기 위한 제어 신호(CTR)로 사용된다.
결국, 본 발명의 제3 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작 이후, 모드 검출 신호(DET_ICS)가 논리'로우'인 구간(BUF_DIS)에서 클럭 인에이블 신호(CKE)를 입력받는 버퍼링부를 비활성화시켜 주고, 모드 검출 신호(DET_ICS)가 논리'하이'인 구간에서 클럭 인에이블 신호(CKE)를 입력받는 버퍼링부를 활성화시켜 주는 것이 가능하다. 이는 맥스 파워 다운 모드의 진입 동작 이후 소모되는 전력을 최소화할 수 있음을 의미한다.
전술한 본 발명의 제1 내지 제3 실시 예에 따른 반도체 메모리 장치는 맥스 파워 다운 모드의 진입 동작 이후 리셋 신호(RST)에 대응하는 버퍼링부를 제외한 칩 셀렉트 신호(CSB)에 대응하는 버퍼링부 즉, 한 개의 버퍼링부만 활성화되더라도 맥스 파워 다운 모드의 탈출 동작을 수행하는 것이 가능하다. 특히, 제2 실시 예의 경우 클럭 인에이블 신호(CKE)를 입력받는 버퍼링부가 구동력이 작은 버퍼링부이기 때문에 파워 다운 모드의 탈출 동작시 소모되는 전력 역시 줄여 주는 것이 가능하다. 또한, 제3 실시 예의 경우 맥스 파워 다운 모드의 탈출 동작을 검출하고 그 결과에 따라 클럭 인에이블 신호(CKE)를 입력받는 버퍼링부를 꼭 필요한 구간에서만 활성화시켜 줌으로써, 파워 다운 모드의 진입 동작 이후 소모되는 전력을 최소화하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 반도체 메모리 장치가 맥스 파워 다운 모드의 탈출 동작에 대응하는 칩 셀렉트 신호(CSB)와 클럭 인에이블 신호(CKE)를 입력받아 동작하는 경우를 일례로 설명하였으나, 본 발명의 실시 예에 따른 반도체 메모리 장치는 어떤 동작 모드에 대응하는 신호를 입력받아 동작하는 경우에도 적용할 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 다수의 패드 220 : 다수의 버퍼링부
221 : 제1 버퍼링부 222 : 제2 버퍼링부
230 : 다수의 래칭부 240 : 커맨드 디코딩부
250 : 모드 레지스터 셋 260 : 모드 탈출 제어부
270 : 제어 신호 생성부

Claims (44)

  1. 외부에서 입력되는 제1 모드 신호를 버퍼링하기 위한 제1 버퍼링부; 및
    상기 제1 버퍼링부의 출력 신호에 응답하여 활성화되며, 외부에서 입력되는 제2 모드 신호를 버퍼링하기 위한 제2 버퍼링부를 구비하되,
    상기 제1 모드 신호는 외부 커맨드 신호이고, 상기 제2 모드 신호는 클럭 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 버퍼링부의 출력 신호와 상기 제2 버퍼링부의 출력 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 제어하기 위한 모드 탈출 제어부를 더 구비하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    외부 커맨드 신호에 응답하여 맥스 파워 다운 모드의 진입 동작에 대응하는 모드 제어 신호를 생성하고, 상기 모드 탈출 제어부의 출력 신호에 응답하여 상기 맥스 파워 다운 모드의 탈출 동작에 대응하는 모드 제어 신호를 생성하기 위한 모드 레지스터 셋을 더 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제2 버퍼링부는 상기 맥스 파워 다운 모드의 진입 동작시 상기 모드 제어 신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 모드 신호는 예정된 펄스 폭을 가지는 신호이고, 상기 제2 모드 신호는 예정된 시점에 천이하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 모드 신호는 맥스 파워 다운 모드의 탈출 동작에 대응하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 모드 신호는 노말 모드와 맥스 파워 다운 모드의 탈출 동작시 서로 다른 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 맥스 파워 다운 모드의 탈출 동작시 입력되는 상기 제1 모드 신호의 펄스 폭을 검출하기 위한 펄스 검출부를 더 구비하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 펄스 검출부는 상기 제1 모드 신호의 펄스 폭이 상기 노말 모드에서 입력되는 펄스 폭과 다른 경우 상기 제2 버퍼링부를 제어하기 위한 모드 검출 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. 외부에서 입력되는 제1 모드 신호를 버퍼링하기 위한 제1 버퍼링부;
    상기 제1 버퍼링부의 출력 신호에 응답하여 활성화되는 제어 신호를 생성하기 위한 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 활성화되며, 외부에서 입력되는 제2 모드 신호를 버퍼링하기 위한 제2 버퍼링부
    상기 제어 신호 생성부는 노말 모드시 상기 제2 버퍼링부를 활성화시키고, 맥스 파워 다운 모드의 탈출 동작시 상기 제1 버퍼링부의 출력 신호에 응답하여 상기 제2 버퍼링부를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. 제11항에 있어서,
    상기 제1 버퍼링부의 출력 신호와 상기 제2 버퍼링부의 출력 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 제어하기 위한 모드 탈출 제어부를 더 구비하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 모드 탈출 제어부는 상기 제2 버퍼링부의 출력 신호에 응답하여 상기 제1 버퍼링부의 출력 신호를 동기화시키는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    외부 커맨드 신호에 응답하여 맥스 파워 다운 모드의 진입 동작에 대응하는 모드 제어 신호를 생성하고, 상기 모드 탈출 제어부의 출력 신호에 응답하여 상기 맥스 파워 다운 모드의 탈출 동작에 대응하는 모드 제어 신호를 생성하는 모드 레지스터 셋을 더 구비하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제어 신호 생성부는 상기 모드 제어 신호와 상기 제1 버퍼링부의 출력신호에 응답하여 상기 제2 버퍼링부의 활성화 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제11항에 있어서,
    상기 제1 모드 신호는 예정된 펄스 폭을 가지는 신호이고, 상기 제2 모드 신호는 예정된 시점에 천이하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제11항에 있어서,
    상기 제1 및 제2 모드 신호는 맥스 파워 다운 모드의 탈출 동작에 대응하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제11항에 있어서,
    상기 제1 모드 신호는 노말 모드와 맥스 파워 다운 모드의 탈출 동작시 서로 다른 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    상기 맥스 파워 다운 모드의 탈출 동작시 입력되는 상기 제1 모드 신호의 펄스 폭을 검출하기 위한 펄스 검출부를 더 구비하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 펄스 검출부는 상기 제1 모드 신호의 펄스 폭이 상기 노말 모드에서 입력되는 펄스 폭과 다른 경우 활성화되는 모드 검출 신호를 생성하여 상기 제어 신호 생성부에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 제어 신호는 상기 모드 검출 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제11항에 있어서,
    상기 제1 모드 신호는 외부 커맨드 신호이고, 상기 제2 모드 신호는 클럭 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치.
  24. 외부에서 입력되는 제1 모드 신호와 제2 모드 신호를 버퍼링하기 위한 제1 및 제2 노말 버퍼링부;
    상기 제1 노말 버퍼링부의 출력 신호에 응답하여 활성화되는 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 제어 신호에 응답하여 활성화되며, 상기 제2 모드 신호를 버퍼링하기 위한 모드 버퍼링부
    를 구비하는 반도체 메모리 장치.

  25. 제24항에 있어서,
    상기 모드 버퍼링부의 구동력은 상기 제2 노말 버퍼링부의 구동력보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  26. 제24항에 있어서,
    상기 제어 신호 생성부는 맥스 파워 다운 모드의 탈출 동작시 상기 제1 노말 버퍼링부의 출력 신호에 응답하여 상기 모드 버퍼링부를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제24항에 있어서,
    상기 제2 노말 버퍼링부는 맥스 파워 다운 모드의 진입 동작시 비활성화되고, 노말 모드시 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제24항에 있어서,
    상기 제1 버퍼링부의 출력 신호와 상기 제2 버퍼링부의 출력 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 제어하기 위한 모드 탈출 제어부를 더 구비하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 모드 탈출 제어부는 상기 제2 버퍼링부의 출력 신호에 응답하여 상기 제1 버퍼링부의 출력 신호를 동기화시키는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제28항에 있어서,
    외부 커맨드 신호에 응답하여 맥스 파워 다운 모드의 진입 동작에 대응하는 모드 제어 신호를 생성하고, 상기 모드 탈출 제어부의 출력 신호에 응답하여 상기 맥스 파워 다운 모드의 탈출 동작에 대응하는 모드 제어 신호를 생성하는 모드 레지스터 셋을 더 구비하는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 제2 버퍼링부는 상기 모드 제어 신호에 응답하여 활성화 동작이 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서,
    상기 제어 신호 생성부는 상기 모드 제어 신호와 상기 제1 버퍼링부의 출력신호에 응답하여 상기 제2 버퍼링부의 활성화 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제24항에 있어서,
    상기 제1 모드 신호는 예정된 펄스 폭을 가지는 신호이고, 상기 제2 모드 신호는 예정된 시점에 천이하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  34. 제24항에 있어서,
    상기 제1 및 제2 모드 신호는 맥스 파워 다운 모드의 탈출 동작에 대응하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  35. 제24항에 있어서,
    상기 제1 모드 신호는 노말 모드와 맥스 파워 다운 모드의 탈출 동작시 서로 다른 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제35항에 있어서,
    상기 맥스 파워 다운 모드의 탈출 동작시 입력되는 상기 제1 모드 신호의 펄스 폭을 검출하기 위한 펄스 검출부를 더 구비하는 반도체 메모리 장치.
  37. 제36항에 있어서,
    상기 펄스 검출부는 상기 제1 모드 신호의 펄스 폭이 상기 노말 모드에서 입력되는 펄스 폭과 다른 경우 활성화되는 모드 검출 신호를 생성하여 상기 제어 신호 생성부에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서,
    상기 제어 신호는 상기 모드 검출 신호에 응답하여 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 맥스 파워 다운 모드의 진입 동작시 제1 버퍼링부를 제외한 모든 버퍼링부를 비활성화시키는 단계;
    상기 제1 버퍼링부를 통해 입력되는 제1 모드 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작 정보를 검출하는 단계;
    상기 맥스 파워 다운 모드의 탈출 동작 정보를 검출하는 단계의 출력 신호에 응답하여 제2 모드 신호를 입력받는 제2 버퍼링부를 활성화시키는 단계; 및
    상기 제1 및 제2 모드 신호에 응답하여 맥스 파워 다운 모드의 탈출 동작을 수행하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  40. 제39항에 있어서,
    상기 맥스 파워 다운 모드의 탈출 동작을 수행하는 단계의 출력 신호에 응답하여 상기 모든 버퍼링부를 활성화시키는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  41. 제39항에 있어서,
    상기 맥스 파워 다운 모드의 진입 동작은 외부 커맨드 신호와 외부 어드레스 신호에 응답하여 정의되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  42. 제39항에 있어서,
    상기 맥스 파워 다운 모드의 진입 동작시 상기 제2 버퍼링부를 비활성화시키기 위한 제어 신호를 생성하고, 상기 맥스 파워 다운 모드의 탈출 동작시 상기 제2 버퍼링부를 활성화시키기 위한 제어 신호를 생성하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  43. 제39항에 있어서,
    상기 제1 모드 신호는 노말 모드와 상기 맥스 파워 다운 모드의 탈출 동작시 서로 다른 펄스 폭을 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  44. 제39항에 있어서,
    상기 맥스 파워 다운 모드의 탈출 동작 정보를 검출하는 단계는 상기 제1 모드 신호의 펄스 폭을 검출하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012115839A1 (en) * 2011-02-23 2012-08-30 Rambus Inc. Protocol for memory power-mode control
KR101907068B1 (ko) * 2012-06-20 2018-10-11 에스케이하이닉스 주식회사 메모리 장치
KR20140081288A (ko) * 2012-12-21 2014-07-01 삼성전자주식회사 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치
KR102062365B1 (ko) * 2013-06-17 2020-01-03 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
EP4328916A4 (en) 2022-03-23 2024-07-10 Changxin Memory Tech Inc SIGNAL SAMPLING CIRCUIT AND SEMICONDUCTOR MEMORY

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269313B1 (ko) * 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
JP4726334B2 (ja) * 2001-06-13 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4447227B2 (ja) * 2003-02-20 2010-04-07 富士通マイクロエレクトロニクス株式会社 半導体装置及びその制御方法
US7385860B2 (en) * 2005-06-10 2008-06-10 Hynix Semiconductor Inc. Data output circuit of synchronous memory device
KR100674994B1 (ko) * 2005-09-10 2007-01-29 삼성전자주식회사 메모리 장치의 입력 버퍼와 메모리 제어장치 및 이를이용한 메모리 시스템
KR100650845B1 (ko) * 2005-12-27 2006-11-28 주식회사 하이닉스반도체 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법
US8005995B2 (en) * 2007-08-16 2011-08-23 Micron Technology, Inc. Command interface systems and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법

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