KR20100055238A - 프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치 - Google Patents

프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치를 공개한다. 본 발명의 반도체 메모리 장치는 라이트 명령이 연속적으로 인가되는지를 감지하여 연속 라이트 명령 감지 신호를 발생하는 라이트 감지부, 상기 연속 라이트 명령 감지 신호 및 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 입출력 프리차지 제어부, 및 상기 연속 라이트 명령 감지 신호에 응답하여 DLL 인에이블 신호를 비활성화하여 출력하는 DLL 제어부를 구비하는 것을 특징으로 한다. 따라서 연속적인 라이트 명령이 인가되면, 프리차지 동작을 생략하고, DLL을 비활성화 한다.

Description

프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치{Semiconductor memory device having circuit to control precharge and DLL}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 리드(read)와 라이트(write) 동작을 반복하며, 리드 동작 또는 라이트 동작이 완료된 이후에는 다음 동작을 수행하기 이전에 글로벌 입출력 라인들을 프리차지(precharge)한다. 프리차지 동작은 반도체 메모리 장치의 리드 동작 시에 반도체 메모리 장치의 데이터를 용이하게 감지하기 위하여 리드 동작 이전에 글로벌 입출력 라인을 미리 지정된 소정의 전압 레벨(예를 들면, 내부 전원 전압(Vdd) 레벨 또는 Vdd/2 레벨)로 충전하는 동작이다.
또한 반도체 메모리 장치는 리드 동작 시에 반도체 메모리 장치에 저장된 데이터를 외부의 클럭 신호에 동기하여 출력하기 위하여 지연 고정 루프(Delay Lock Loop : 이하 DLL) 회로를 구비한다.
본 발명의 목적은 연속적인 라이트 동작 수행 시에 프리차지 동작을 생략하고 DLL을 비활성화하는 프리차지 및 지연 고정 루프 제어회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 라이트 명령이 연속적으로 인가되는지를 감지하여 연속 라이트 명령 감지 신호를 발생하는 라이트 감지부, 상기 연속 라이트 명령 감지 신호 및 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 입출력 프리차지 제어부, 및 상기 연속 라이트 명령 감지 신호에 응답하여 DLL 인에이블 신호를 비활성화하여 출력하는 DLL 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 라이트 감지부는 이전에 인가된 상기 라이트 명령을 소정시간 지연하여 지연 라이트 신호를 출력하는 지연부, 및 상기 지연 라이트 신호에 응답하여 현재 라이트 명령을 래치하여 출력하는 출력 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 지연부는 종속 연결되고, 각각 내부 클럭에 응답하여 상기 라이트 명령 또는 이전 단의 플립플롭의 출력을 인가받아 래치하여 출력하는 복수개의 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 지연부는 종속 연결되고, 각각 내부 클럭에 응답하여 상기 라이트 명령 또는 이전 단의 플립플롭의 출력을 인가받아 래치하여 출력하는 복수개의 플립플롭, 및 상기 복수개의 플립플롭 각각의 출력을 인가받고, 버스트 길이에 응답하여 상기 복수개의 플립플롭의 출력 중 하나를 상기 지연 라이트 신호로 선택하여 출력하는 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부에서 인가되는 명령을 디코딩하여 상기 라이트 명령을 포함하는 내부 명령을 발생하는 명령 디코더, 상기 내부 명령에 응답하여 제어 신호를 발생하여 출력하고, 상기 내부 명령이 리드 명령 또는 상기 라이트 명령이면, 상기 프리차지 인에이블 신호를 발생하여 출력하는 제어부, 및 상기 DLL 인에이블 신호에 응답하여 활성화되어 외부 클럭에 동기되는 DLL 출력 클럭을 발생하는 DLL을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입출력 프리차지 제어부는 카스 라이트 레이턴시에 대응하는 기간 동안 상기 연속 라이트 명령 감지 신호를 지연하는 감지 신호 지연부, 및 상기 지연된 연속 라이트 명령 감지 신호가 비활성화되어 있으면, 상기 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 프리차지 신호 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 입출력 프리차지 제어부는 상기 제어부에서 추가로 인가되는 프리차지 제어 신호에 의해 설정되는 기간 동안 상기 연속 라이트 명령 감지 신호를 지연하는 감지 신호 지연부, 및 상기 지연된 연속 라이트 명령 감지 신호가 비활성화되어 있으면, 상기 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 프리차지 신호 출력부를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 연속적인 라이트 명령이 인가되면, 프리차지 동작을 생략하고, DLL을 비활성화하여 반도체 메모리 장치의 전류 소모를 줄일 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명에 따른 프리차지 및 DLL 제어회로를 구비하는 반도체 장치의 일예를 나타내는 도면으로, 반도체 메모리 장치의 일부만을 도시하였다.
먼저 명령 디코더(110)는 반도체 메모리 장치의 외부에서 인가되는 외부 명령(COM)을 디코딩하여 외부 명령(COM)에 대응하는 내부 명령(iCOM)을 생성하여 출력한다. 명령 디코더(110)는 외부 명령(COM)이 라이트 명령인 경우에 외부 라이트 명령에 동기된 내부 라이트 신호(WR)를 프리차지 및 DLL 제어회로(200)로 출력한다.
제어부(120)는 명령 디코더(110)에서 인가되는 각종 내부 명령(iCOM)에 응답하여 반도체 메모리 장치를 제어하기 위한 제어 신호(con)를 출력하고, 특히 리드 또는 라이트 동작이 수행된 이후에는 글로벌 입출력 라인을 프리차지하기 위한 프리차지 인에이블 신호(PRE-en)를 입출력 프리차지 제어부(220)로 출력한다. 프리 차지 인에이블 신호(PRE-en)는 기존의 반도체 메모리 장치에서 글로벌 입출력 라인의 프리차지 동작을 활성화하는 신호로서 리드 또는 라이트 동작 이후에 활성화되는 신호이다.
프리차지 및 DLL 제어회로(200)는 라이트 감지부(210), 입출력 프리차지 제어부(220) 및 DLL 제어부(230)를 구비한다. 프리차지 및 DLL 제어회로(200)에서 라이트 감지부(210)는 명령 디코더(110)에서 인가되는 내부 라이트 신호(WR)와 반도체 메모리 장치의 내부 클럭 신호(iCLK)를 인가받아 내부 라이트 신호(WR)가 연속적으로 인가되는지를 감지하고, 내부 라이트 신호(WR)가 연속적으로 인가되면, 연속 라이트 감지 신호(PWGL)를 활성화하여 출력한다.
입출력 프리차지 제어부(220)는 프리차지 인에이블 신호(PRE-en)와 연속 라이트 감지 신호(PWGL)에 응답하여 프리차지 신호(IOPRB)를 활성화하여 출력한다. 입출력 프리차지 제어부(220)는 프리차지 인에이블 신호(PRE-en)가 활성화되면, 프리차지 신호(IOPRB)를 활성화하지만 연속 라이트 감지 신호(PWGL)가 활성화되면 프리차지 인에이블 신호(PRE-en)의 활성화 여부에 무관하게 프리차지 신호(IOPRB)를 비활성화한다. 따라서 프리차지 및 DLL 제어회로(200)에 연속적으로 내부 라이트 신호(WR)가 인가되어 연속 라이트 감지 신호(PWGL)가 활성화되면 입출력 프리차지 제어부(220)는 프리차지 신호(IOPRB)를 비활성화하고, 글로벌 입출력 라인은 프리차지 되지 않는다. 즉 반도체 메모리 장치가 글로벌 입출력 라인에 대한 프리차지 동작을 수행하지 않는다. 또한 경우에 따라서는 연속 라이트 감지 신호(PWGL)를 소정시간 지연하고 지연된 연속 라이트 감지 신호(PWGL)에 응답하여 프리차지 신 호(IOPRB)를 비활성화하도록 구성할 수 있다. 연속 라이트 감지 신호(PWGL)를 소정시간 지연하는 이유는 내부 라이트 신호(WR)가 인가되어 라이팅 동작이 완료된 이후에 프리차지 인에이블 신호(PRE-en)가 발생하므로, 지연된 연속 라이트 감지 신호(PWGL) 또한 프리차지 인에이블 신호(PRE-en)에 대응하는 타이밍에 발생하도록 하기 위함이다. 지연된 연속 라이트 감지 신호(PWGL)는 복수개의 지연 소자를 이용하여 구현 될 수 있으며, 복수개의 플립플롭으로 구현될 수도 있다. 그리고 입출력 프리차지 제어부(220)는 연속 라이트 감지 신호(PWGL)를 가변 지연할 수도 있다. 입출력 프리차지 제어부(220)는 제어부(120)로부터 프리차지 제어 신호를 인가받고, 프리차지 제어 신호에 응답하여 연속 라이트 감지 신호(PWGL)를 가변 지연한 지연된 연속 라이트 감지 신호(PWGL)에 응답하여 프리차지 신호(IOPRB)를 비활성화하도록 구성할 수 있다. 반도체 메모리 장치의 동작 타이밍은 미리 지정되어 고정될 수도 있지만, 설정에 따라 타이밍이 가변될 수도 있다. 따라서 입출력 프리차지 제어부(220)가 제어부로부터 프리차지 제어 신호를 인가받아 연속 라이트 감지 신호(PWGL)를 가변 지연하도록 구성되면, 반도체 메모리 장치의 다양한 동작 타이밍 설정에 대응할 수 있게 된다.
DLL 제어부(230)는 연속 라이트 감지신호(PWGL)를 반전하여 DLL 인에이블 신호(DLL-en)를 비활성화 출력한다. DLL 제어부(230)는 인버터를 이용하여 구현 될 수 있으며, 경우에 따라서는 복수개의 논리 소자 및 지연 소자를 사용하여 구현할 수도 있다.
한편 반도체 메모리 장치의 DLL(140)은 DLL 인에이블 신호(DLL-en)에 응답하 여 활성화되어, 외부 클럭(eCLK)과 DLL 출력 클럭(PDLL)을 동기시켜서 DLL 출력 클럭(PDLL)을 출력한다. 그리고 연속 라이트 감지 신호(PWGL)에 응답하여 DLL 제어부(230)가 DLL 인에이블 신호(DLL-en)를 비활성화하면, DLL(140)은 비활성화되고 DLL 출력 클럭(PDLL)을 출력하지 않게 된다.
상기한 바와 같이 반도체 메모리 장치에서 글로벌 입출력 라인의 프리차지 동작은 리드 동작 시에 반도체 메모리 장치의 데이터를 용이하게 감지하기 위한 동작이며, DLL 회로는 리드 동작 시에 반도체 메모리 장치에 저장된 데이터를 외부 클럭 신호(eCLK)에 동기하여 출력하기 위하여 구비되는 회로이다. 반도체 메모리 장치의 라이트 동작 시에는 데이터가 글로벌 입출력 라인의 데이터를 센싱하지 않고, 라이트 드라이버를 통해 데이터가 인가되므로 프리차지가 불필요하다. 마찬가지로 반도체 메모리 장치의 라이트 동작 시에는 외부에서 데이터가 인가되므로 외부 클럭과 동기하여 데이터를 외부로 출력하기 위한 DLL 회로 또한 불필요하다. 따라서 프리차지 동작 및 DLL 회로는 반도체 메모리 장치가 라이트 동작 시에는 불필요한 동작 및 회로이다. 그러나 DLL 회로는 초기 구동 후 DLL 출력 클럭(PDLL)을 외부 클럭(eCLK)과 동기시키기에는 소정의 기간이 필요하며, 프리차지 동작은 리드 동작 이전에 수행되어야 하지만 라이트 명령이 인가된 이후에 어떠한 명령이 인가될지 알 수 없다. 이러한 이유로 반도체 메모리 장치는 DLL 회로를 항상 구동하고 있으며, 리드 및 라이트 동작을 수행한 이후에는 프리차지 동작을 수행하였다.
도 1에 도시된 본 발명의 프리차지 및 DLL 제어 회로를 구비하는 반도체 메 모리 장치는 라이트 감지부(210)에서 라이트 명령이 연속적으로 인가되는지 여부를 감지하여 연속 라이트 감지 신호(PWGL)를 출력하여 입출력 제어부(220)의 글로벌 입출력 라인에 대한 프리차지 동작을 비활성화하고, DLL 제어부(230)는 DLL(140)을 비활성화 시키므로 반도체 메모리 장치의 전류 소모를 줄이도록 한다.
도 2는 도 1의 라이트 감지부의 일예를 나타내는 도면이다.
도 2에서 라이트 감지부(310)는 내부 라이트 신호(WR)를 인가받아 지연하여 지연 라이트 신호(DWR)를 출력하는 지연부(311) 및 지연 라이트 신호(DWR)에 응답하여 내부 라이트 신호(WR)를 인가받아 연속 라이트 감지 신호(PWGL)를 발생하는 출력 플립플롭(PFF)을 구비한다. 지연부(311)의 복수개의 플립플롭(FF0 ~ FFn)은 종속 연결되며, 각각의 플립플롭(FF0 ~ FFn)은 클럭 신호(CLK)에 응답하여 내부 라이트 신호(WR) 또는 이전 단의 플립플롭(FF0 ~ FFn)의 출력 신호를 래치하여 출력한다. 지연부(311)의 첫 번째단의 플립플롭(FF0)은 내부 라이트 신호(WR)를 인가받고, 나머지 플립플롭(FF1 ~ FFn)은 이전 단의 플립플롭(FF0 ~ FFn-1)의 출력을 각각 인가받는다.
출력 플립플롭(PFF)은 지연부(311)에서 출력되는 지연 라이트 신호(DWR)에 응답하여 내부 라이트 신호(WR)를 래치하여 연속 라이트 감지 신호(PWGL)를 출력한다.
상기한 바와 같이 라이트 감지부(310)는 명령 디코더(110)에서 내부 라이트 신호(WR)가 연속적으로 인가되는지를 감지하여 연속 라이트 감지 신호(PWGL)를 출력한다. 여기서 내부 라이트 신호(WR)가 연속적으로 인가된다는 것은 이전 내부 라이트 신호(WR)가 인가된 이후 무연산 명령(No opreration : 이하 NOP)을 포함한 다른 명령이 인가됨이 없이 곧바로 내부 라이트 신호(WR)가 다시 인가되는 것이다. 그리고 이전 내부 라이트 신호(WR) 이후 연속적으로 두 번째 내부 라이트 신호(WR)가 인가될 수 있는 타이밍은 반도체 메모리 장치에 지정된 버스트 길이(Burst Length : BL)에 의해 결정된다.
반도체 메모리 장치가 버스트 라이트(Burst write) 기능을 지원하는 경우에 한 번의 라이트 명령에 응답하여 반도체 메모리 장치는 버스트 길이에 해당하는 데이터를 연속적으로 인가받게 된다. 일예로 반도체 메모리 장치가 DDR 메모리 장치이며, 버스트 길이가 8로 지정된 경우에 한 번의 라이트 명령으로 4클럭 동안 연속적으로 반도체 메모리 장치에 인가된다. 따라서 이전 라이트 명령이 인가되고 4클럭 이후에 다음 라이트 명령이 인가될 수 있다. 도 2의 라이트 감지부(310)에서 지연부(311)는 이전 내부 라이트 신호(WR)가 인가된 후 최소 4클럭 이후에 다시 내부 라이트 신호(WR)가 인가되는지 여부를 판별할 수 있도록 적어도 5개의 플립플롭(FF0 ~ FFn)을 구비한다. 즉 지연부(311)는 적어도 반도체 메모리 장치의 버스트 길이의 절반에 대응하는 개수의 플립플롭(FF0 ~ FFn)을 구비한다. 그리고 구비된 플립플롭의 개수에 따라 갭(gap)없이 인가되는 연속 라이트 명령만을 감지할 것인지, 1 클럭 또는 2클럭의 갭을 갖는 라이트 명령까지 감지할 것인지 선택할 수 있다.
도 3은 도 1의 라이트 감지부의 다른 예를 나타내는 도면으로 버스트 길이(BL)가 가변되는 반도체 메모리 장치를 위한 라이트 감지부(410)를 도시한 도면 이다.
반도체 메모리 장치가 고정된 버스트 길이(BL)를 갖는 경우에 도 2의 라이트 감지부(410)의 지연부(411)는 버스트 길이에 대응하도록 플립플롭(FF0 ~ FFn)의 개수를 지정하여 연속되는 내부 라이트 신호를 정확하게 감지할 수 있다. 그러나 최근의 반도체 메모리 장치는 대부분 버스트 길이를 가변 할 수 있도록 구성된다. 따라서 도 3의 라이트 감지부(410)는 버스트 길이가 가변되더라도 내부 라이트 신호가 연속되는지 감지할 수 있도록 구성된다. 또한 감지하고자 하는 연속되는 라이트 신호간의 갭에 따라서 플립플롭 출력을 적절히 선택하여 가변 할 수 있다.
도 3에서 출력 플립플롭(PFF)은 도 2의 출력 플립플롭(PFF)과 동일하게 지연부(411)에서 출력되는 지연 라이트 신호(DWR)에 응답하여 내부 라이트 신호(WR)를 래치하여 연속 라이트 감지 신호(PWGL)를 출력한다. 그러나 지연부(411)는 도 2의 지연부(311)와 달리 먹스(MUX)를 추가로 더 구비한다. 지연부(411)의 복수개의 플립플롭(FF0 ~ FFn)은 도 2의 지연부와 마찬가지로 종속 연결되며, 플립플롭(FF0 ~ FFn) 각각은 클럭 신호(CLK)에 응답하여 내부 라이트 신호(WR) 또는 이전 단의 플립플롭(FF0 ~ FFn)의 출력 신호를 래치하여 출력한다. 지연부(411)의 첫 번째단의 플립플롭(FF0)은 내부 라이트 신호(WR)를 인가받고, 나머지 플립플롭(FF1 ~ FFn)은 이전 단의 플립플롭(FF0 ~ FFn-1)의 출력을 각각 인가받는다. 먹스(MUX)는 복수개의 플립플롭(FF0 ~ FFn) 각각에서 출력되는 지연 라이트 신호(DWR0 ~ DWRn)를 인가받고 제어부에서 인가되는 버스트 길이의 절반(BL/2) 또는 감지하고자 하는 연속된 라이트 신호 간의 갭에 응답하여 복수개의 지연 라이트 신호(DWR0 ~ DWRn) 중 하나 를 선택하여 출력 플립플롭(PFF)로 출력한다. 즉 갭없이 내부 라이트 신호(WR)를 감지하도록 설정하였을 경우, 버스트 길이(BL)가 8로 설정되어 있으면, 플립플롭(FF4)에서 출력되는 지연 라이트 신호(DWR4)를 선택하여 출력 플립플롭(PFF)로 출력한다. 따라서 도 3의 지연부(411)는 버스트 길이(BL)에 대응하는 지연 라이트 신호(DWR)를 출력 플립플롭(PFF)으로 출력한다. 출력 플립플롭(PFF)은 지연 라이트 신호(DWR)에 응답하여 내부 라이트 신호(WR)를 래치하여 연속 라이트 감지 신호(PWGL)를 출력하므로, 반도체 메모리 장치의 버스트 길이(BL)가 가변되더라도 내부 라이트 신호(WR)가 연속적으로 인가되는지를 판별할 수 있다.
도 4는 본 발명의 프리차지 및 DLL 제어 회로의 동작을 설명하기 위한 타이밍도로서, 버스트 길이가 4인 DDR 메모리 장치의 동작을 일예로 도시하였다.
도 1을 참조하여 도 4의 타이밍도를 설명하면, 외부 명령에 응답하여 명령 디코더(110)가 내부 라이트 신호(WR) 또는 내부 리드 신호(RD)를 출력하면, 라이트 감지부(210)는 내부 라이트 신호(WR)가 연속적으로 인가되는지를 감지한다. 내부 라이트 신호(WR)가 연속적으로 인가되면, 라이트 감지부(210)는 연속 라이트 감지 신호(PWGL)를 활성화하여 출력한다. 도 4에서는 3회 연속으로 내부 라이트 신호(WR)가 인가되므로 연속 라이트 감지 신호(PWGL)는 세 번째 내부 라이트 신호(WR)가 인가되고 연속 라이트 감지부(110)에서 설정된 시간 이후에 비활성화된다. 도 4에서 버스트 길이(BL)가 4이고 갭 없이 내부 라이트 신호를 감지하도록 설정하였을 때, 연속 라이트 감지 신호(PWGL)는 두 번째 내부 라이트 신호(WR)가 인가되면 활성화되고, 세 번째 내부 라이트 신호가 인가되고 2클럭 후에 비활성화 된다.
한편 반도체 메모리 장치에서 CAS 레이턴시(CL)는 리드 명령이 메모리 장치에 입력된 후에 외부로 데이터가 출력되기까지의 클럭수를 나타낸다. 예를 들어 CAS 레이턴시(CL)가 5이라는 말은 리드 명령어가 메모리 장치에 입력되고 난 후에 5번의 클럭 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 CAS 레이턴시(CL)는 데이터를 출력하는 타이밍을 정하게 되는 데, 반도체 메모리 장치는 초기 동작 시에 설정된 CAS 레이턴시(CL)를 감지하여 데이터를 액세스하여 출력하는데 사용하게 된다. CAS 라이트 레이턴시(CWL)는 CAS 레이턴시(CL)에 대응하는 명령으로서 라이트 명령이 메모리 장치에 입력된 후에 외부로부터 데이터가 입력되기까지의 클럭 수를 나타내고, 일반적으로 CAS 라이트 레이턴시(CWL)는 CAS 레이턴시(CL)보다 한 클럭 작게 설정된다.
도 4에서는 CAS 레이턴시(CL)가 5인 반도체 메모리 장치를 예로 나타내었다. CAS 레이턴시(CL)가 5이므로 CAS 라이트 레이턴시(CWL)는 4이다. 따라서 라이트 드라이버 제어 신호(PDT)는 내부 라이트 신호(WR)가 인가되고 4클럭 후 라이트 데이터 입력 버퍼가 활성화되면 외부에서 인가되는 데이터(DATA)를 글로벌 입출력 라인쌍(GIO/GIOB1, GIO/GIOB2)으로 전송한다.
제어부(120)는 내부 라이트 신호(WR)이 인가되면, CAS 라이트 레이턴시(CWL)로 지정된 4클럭 이후, 라이트 드라이버 제어 신호(PDT)가 비활성화될 때 프리차지 인에이블 신호(PRE-en)를 활성화하여 출력한다.
입출력 프리차지 제어부(220)는 연속 라이트 명령 감지 신호(PWGL)를 CAS 라 이트 레이턴시(CWL)인 4클럭 지연하여 지연된 연속 라이트 명령 감지 신호를 활성화하고, 프리차지 인에이블 신호(PRE-en)의 활성화 여부에 무관하에 프리차지 제어 신호(IOPRB)를 비활성화하여 출력하고, 지연된 연속 라이트 명령 감지 신호 비활성화된 이후에 인가되는 프리차지 인에이블 신호(PRE-en)에 응답하여 프리차지 제어 신호(IOPRB)를 활성화하여 출력한다.
글로벌 입출력 라인쌍(GIO/GIOB1, GIO/GIOB2)은 연속적으로 라이트 명령이 인가되면, 프리차지 동작이 수행되지 않는다. 따라서 도 4에서 글로벌 입출력 라인쌍(GIO/GIOB1, GIO/GIOB2)에는 프리차지 기간이 없다. 제1 글로벌 입출력 라인쌍(GIO/GIOB1)은 동일한 값의 데이터(DATA)가 연속적으로 인가되는 경우를 나타내며, 제2 글로벌 입출력 라인쌍(GIO/GIOB2)은 다른 값의 데이터(DATA)가 연속적으로 인가되는 경우를 나타낸다. 연속 라이트 감지 신호(PWGL)에 의해 제어된 프리차지 제어 신호(IOPRB)에 응답하여 글로벌 입출력 라인쌍(GIO/GIOB1, GIO/GIOB2)은 지정된 소정의 전압 레벨(Vdd 또는 Vdd/2)로 프리차지된다.
한편 DLL 제어부(230)는 활성화된 연속 라이트 명령 감지 신호(PWGL)에 응답하여 DLL 인에이블 신호(DLL-en)를 비활성화하여 출력하고, DLL(140)은 비활성화된 DLL 인에이블 신호(DLL-en)에 응답하여 비활성화된다. 그리고 이후 연속 라이트 명령 감지 신호(PWGL)가 비활성화되면 DLL 인에이블 신호(DLL-en)를 활성화하여 출력한다.
DLL(140)은 DLL 인에이블 신호(DLL-en)에 응답하여 활성화되어 외부 클럭(eCLK)과 DLL 출력 클럭(PDLL)을 동기시켜서 DLL 출력 클럭(PDLL)을 출력한다. 상기한 바와 같이 DLL(140)이 DLL 출력 클럭(PDLL)을 외부 클럭(eCLK)과 동기시키기 위해서는 소정의 시간이 필요하다. 그러나 반도체 메모리 장치에서 내부 라이트 신호(WR)가 인가된 이후 내부 리드 신호(RD)는 라이트-리드 지연 기간(write to read time : tWTR) 이후에 인가될 수 있다. 라이트-리드 지연 기간(tWTR)은 CAS 라이트 레이턴시(CWL)와 버스트 길이(BL) 및 라이트-리드 기간(WTR)에 의해 결정되며, 도 4에서 카스 라이트 레이턴시(CWL)는 4클럭이고, 버스트 길이는 2클럭이며, 라이트-리드 기간이 4클럭이므로, 라이트-리드 지연 기간(tWTR)은 10클럭이다. 즉 내부 라이트 신호(WR)이 인가되고, 10클럭 이후에 내부 리드 신호(RD)가 인가될 수 있다. 또한 DLL(140) 은 내부 리드 신호(RD)가 인가되어 반도체 메모리 장치의 데이터를 외부로 출력할 때 데이터를 외부 클럭에 동기시키기 위한 회로이며, 데이터는 내부 리드 신호(RD)가 인가된 이후 CAS 레이턴시(CL) 이후에 외부로 출력된다. 따라서 내부 라이트 신호(WR)가 연속적으로 인가되는 동안 반도체 메모리 장치의 DLL(140)을 비활성화하고, 연속 라이트 감지 신호(PWGL)에 동기된 DLL-en에 응답하여 DLL(140)을 활성화하여도, 라이트-리드 지연 기간(tWTR)과 CAS 레이턴시 기간 동안 DLL 은 DLL 출력 클럭(PDLL)을 외부 클럭(eCLK)에 동기시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명에 따른 프리차지 및 DLL 제어회로를 구비하는 반도체 장치의 일예를 나타내는 도면이다.
도 2는 도 1 의 라이트 감지부의 일예를 나타내는 도면이다.
도 3은 도 1 의 라이트 감지부의 다른 예를 나타내는 도면이다.
도 4는 본 발명의 프리차지 및 DLL 제어 회로의 동작을 설명하기 위한 타이밍도이다.

Claims (7)

  1. 라이트 명령이 연속적으로 인가되는지를 감지하여 연속 라이트 명령 감지 신호를 발생하는 라이트 감지부;
    상기 연속 라이트 명령 감지 신호 및 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 입출력 프리차지 제어부; 및
    상기 연속 라이트 명령 감지 신호에 응답하여 DLL 인에이블 신호를 비활성화하여 출력하는 DLL 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 라이트 감지부는
    이전에 인가된 상기 라이트 명령을 소정시간 지연하여 지연 라이트 신호를 출력하는 지연부; 및
    상기 지연 라이트 신호에 응답하여 현재 라이트 명령을 래치하여 출력하는 출력 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 지연부는
    종속 연결되고, 각각 내부 클럭에 응답하여 상기 라이트 명령 또는 이전 단의 플립플롭의 출력을 인가받아 래치하여 출력하는 복수개의 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 지연부는
    종속 연결되고, 각각 내부 클럭에 응답하여 상기 라이트 명령 또는 이전 단의 플립플롭의 출력을 인가받아 래치하여 출력하는 복수개의 플립플롭; 및
    상기 복수개의 플립플롭 각각의 출력을 인가받고, 버스트 길이에 응답하여 상기 복수개의 플립플롭의 출력 중 하나를 상기 지연 라이트 신호로 선택하여 출력하는 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 반도체 메모리 장치는
    외부에서 인가되는 명령을 디코딩하여 상기 라이트 명령을 포함하는 내부 명령을 발생하는 명령 디코더;
    상기 내부 명령에 응답하여 제어 신호를 발생하여 출력하고, 상기 내부 명령이 리드 명령 또는 상기 라이트 명령이면, 상기 프리차지 인에이블 신호를 발생하여 출력하는 제어부; 및
    상기 DLL 인에이블 신호에 응답하여 활성화되어 외부 클럭에 동기되는 DLL 출력 클럭을 발생하는 DLL을 추가로 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제6 항에 있어서, 상기 입출력 프리차지 제어부는
    카스 라이트 레이턴시에 대응하는 기간 동안 상기 연속 라이트 명령 감지 신호를 지연하는 감지 신호 지연부; 및
    상기 지연된 연속 라이트 명령 감지 신호가 비활성화되어 있으면, 상기 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 프리차지 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 입출력 프리차지 제어부는
    상기 제어부에서 추가로 인가되는 프리차지 제어 신호에 의해 설정되는 기간 동안 상기 연속 라이트 명령 감지 신호를 지연하는 감지 신호 지연부; 및
    상기 지연된 연속 라이트 명령 감지 신호가 비활성화되어 있으면, 상기 프리차지 인에이블 신호에 응답하여 프리차지 제어 신호를 출력하는 프리차지 신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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