KR20020084956A - 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치 - Google Patents

클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 동기식 반도체 메모리 장치는 클럭 신호의 주파수에 해당하는 주파수 정보를 이용하여 워드라인이 디스에이블되고 프리차지 되는 시점을 조정할 수 있도록 하기 위해, 상태 제어신호 및 내부 어드레스를 이용하여 클럭 신호의 주파수를 확인하고 이를 복수개의 주파수 정보 형태로 출력하는 주파수 정보 발생수단을 포함하여 구성됨으로써, 고주파수의 클럭 신호가 입력될 경우에도 셀 노드의 전위가 충분히 높아진 상태에서 워드라인이 디스에이블 되고 프리차지 되어 셀 동작의 패일을 방지할 수 있기 때문에 동기식 반도체 메모리 장치의 동작 효율을 높일 수 있다.

Description

클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는 동기식 반도체 메모리 장치{Synchronous semiconductor memory device for controlling cell operation using frequency informations of clock signal}
본 발명은 동기식 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 클럭 신호에 해당하는 주파수 정보를 이용하여 데이터 입력 후에 워드라인이 디스에이블 되고 프리차지 되는 시점을 설정하도록 개선하여 고주파수의 클럭 신호가 입력되더라도 패일 없이 동작할 수 있는 클럭 주파수 정보를 이용하여 셀 동작을 제어하는 동기식 반도체 메모리 장치에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치는 입력되는 모든 입출력 신호를 클럭 신호에 동기시키며 입출력 레지스터를 사용하여 데이터를 입출력하도록 동작한다.
이러한 동기식 반도체 메모리 장치의 동작 원리를 간단하게 설명하면 다음과 같다.
먼저, 리드 동작은, 클럭 신호의 라이징 에지에서 칩 선택신호 /CS로부터 로우 어드레스 스트로브 신호 /RAS가 생성되고, 그 로우 어드레스 스트로브 신호 /RAS에 따라 로우 어드레스가 입력되고, 그 로우 어드레스에 대응하는 워드라인이 선택된다.
이어서, 선택된 워드라인에 연결된 메모리 셀의 데이터들이 각각의 비트라인에 실리게 되고, 비트 라인에 실린 데이터들은 센스앰프에 의해 센싱 및 증폭된다.
클럭 신호의 다음 라이징 에지에서 생성된 칼럼 어드레스 스트로브 신호 /CAS에 따라 칼럼 어드레스가 입력되고, 칼럼 디코더에 의해 선택된 비트 라인에 실린 증폭된 데이터가 데이터 버스로 출력되고, 입출력 레지스터에 입력되어 클럭 신호 CLK에 동기되어 출력된다.
한편, 라이트 동작은, 클럭 신호의 라이징 에지에서 칩 선택신호 /CS로부터 로우 어드레스 스트로브 신호 /RAS가 생성되고, 그 로우 어드레스 스트로브 신호 /RAS에 따라 로우 어드레스가 입력되고, 그 로우 어드레스에 대응하는 워드라인이 선택된다.
이때 외부로부터 데이터가 입력되고, 클럭 신호에 동기되어 입출력 레지스터에 저장된 데이터가 데이터 버스에 실리게 된다.
이어서, 클럭 신호의 다음 라이징 에지에서 생성된 칼럼 어드레스 스트로브 신호 /CAS에 따라 칼럼 어드레스가 입력되고, 칼럼 디코더에 의해 선택된 비트 라인에 데이터 버스에 실린 데이터가 출력되고, 선택된 워드라인에 연결된 메모리 셀에 비트라인에 실린 데이터가 저장된다.
여기서, 입출력 레지스터의 기능을 활용하여 프리차지 등의 내부 동작을 클럭 신호 CLK에 동기하여 제어하는 것이 가능하여 고속 동작을 수행할 수 있다.
동기식 반도체 메모리 장치의 모든 동작 모드는 레벨화된 신호들 대신에 그 동작 모드의 상태(state)를 나타내는 명령(command)들에 의해 제어된다.
여기서, 각 명령들은 클럭 신호에 동기되어 동작하는데, 하나의 동작을 여러 개의 클럭 사이클로 나누어서 클럭 신호의 매 클럭 신호마다 특정 동작 상태가 존재한다.
즉, 동기식 반도체 메모리 장치의 동작은 다수 개의 동작 상태(state)로 구성되어 있다.
따라서, 각 클럭 사이클에서 상태를 지정하기 위한 상태 장치(finite state machine)가 필요하며 여기에 입력신호 /CAS, /RAS, /CS, /WE 등과 클럭 신호 CLK를 인가함으로써 다음 동작 상태로 진행할 수 있다.
로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS 등의 제어신호들을 클럭 신호의 하나의 주기 동안만 신호를 인에이블 시키면 내부 레지스터에 저장되므로 레지스터의 내용을 바꾸지 않는 한 입력된 상태를 그대로 유지하게 된다.
따라서, 클럭 신호의 펄스 폭에 동일하게 입력되는 외부 신호 /CS, /RAS, /CAS 및 /WE 등의 조합에 의해 칩의 동작 상태가 결정된다. 이러한 동작 상태는 칩 내의 명령 디코더에 의해 해독되어 그 동작 상태에 해당하는 명령들을 출력하고, 그 명령에 따라 칩 동작이 이루어진다.
먼저, 리드 동작을 예를 들어 설명하면, 클럭 신호의 라이징 에지에서 워드라인 인에이블 명령 ACT와 로우 어드레스가 입력되어, 반도체 메모리 장치를 액티브 상태로 설정한다. 이때, 워드라인은 로우 어드레스에 의해 선택된다.
이어서, 리드 명령이 입력되며 칼럼 어드레스가 입력되면, 센스앰프에 의해증폭된 비트 라인에 실린 데이터가 데이터 버스에 출력되고 클럭 신호 CLK에 동기하여 입출력 레지스터에 저장된 데이터가 외부로 출력된다.
여기서, 리드 명령이 입력된 후 유효한 데이터가 출력되기까지의 시간을 카스 레이턴시(CAS latency; CL)라 하는데, 이는 클럭 사이클의 정수 배로 이루어진다.
카스 레이턴시 CL후에 일정한 개수의 데이터가 연속적으로 출력되는데, 여기서, 그 일정한 개수가 버스트 길이(burst length) BL가 된다.
리드 명령이 입력된 후 버스트 길이 BL의 데이터를 읽은 후에 자동으로 프리차지 상태로 설정되는데, 이를 오토 프리차지(auto precharge)라고 한다.
여기서, 오토 프리차지의 동작은, 버스트 길이 BL 만큼의 데이터를 읽은 후에 버스트 종료 명령 BEND이 인가되고, 이에 따라 오토 프리차지 명령 APCG이 발생하여 워드라인을 디스에이블 시키고, 프리차지를 수행하게 된다.
한편, 라이트 동작은, 클럭 신호의 라이징 에지에서 워드라인 인에이블 명령 ACT와 로우 어드레스가 입력되어, 반도체 메모리 장치를 액티브 상태로 설정한다. 이때, 워드라인은 로우 어드레스에 의해 선택된다.
이어서, 라이트 명령이 입력되며 칼럼 어드레스가 입력되면, 클럭 신호 CLK에 동기하여 입출력 레지스터에 저장된 데이터를 데이터 버스에 출력하고, 칼럼 어드레스에 해당하는 비트 라인에 데이터를 출력하여 선택된 워드라인에 연결된 메모리 셀에 데이터가 저장된다.
라이트 명령이 입력된 후 버스트 길이 BL의 데이터를 읽은 후에 오토 프리차지 명령에 의해 자동으로 프리차지 상태로 설정된다.
그러나, 고주파수의 클럭 신호가 인가될 경우, 리드 동작 또는 라이트 동작은 워드라인 인에이블 명령 ACT와 로우 어드레스에 의해 선택된 워드라인을 액티브 시켜 선택된 메모리 셀에 저장된 데이터를 읽거나 선택된 메모리 셀에 입력된 데이터를 저장하는 동작을 수행하는데, 이때, 파라미터에 의해 미리 설정된 주기에 따라 동작 상태를 나타내는 명령들에 의해 수행되므로, 셀 노드 CN의 전위가 충분히 높아지지 않은 상태에서 리드 동작 또는 라이트 동작이 수행되어 버스트 종료 명령 BEND이 인가되고, 이에 따라 오토 프리차지 명령 APCG이 발생하여 워드라인이 디스에이블되고 프리차지 되기 때문에 유효한 데이터를 리드 또는 라이트하지 못하여 셀 동작이 패일되는 문제점이 발생한다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 클럭 신호의 주파수 정보를 저장하고, 그 저장된 주파수 정보를 이용하여 워드라인의 디스에이블 시점을 설정하여 셀 동작의 패일을 방지하는 것이다.
본 발명의 또 다른 목적은, 클럭 신호의 주파수를 검출하여 그 검출된 결과에 해당하는 주파수 정보를 출력하고, 그 주파수 정보를 이용하여 워드라인의 디스에이블 시점을 설정하여 셀 동작의 패일을 방지하는 것이다.
도 1은 본 발명에 따른 바람직한 실시예로서 동기식 반도체 메모리 장치의 중요부분을 나타낸 블록도.
도 2a는 도 1의 블록도에 따른 저주파수의 클럭 신호가 입력될 경우의 동작 타이밍도.
도 2b는 도 1의 블록도에 따른 고주파수의 클럭 신호가 입력될 경우의 동작 타이밍도.
도 3은 본 발명에 따른 다른 실시예로서 동기식 반도체 메모리 장치의 중요부분을 나타낸 블록도.
도 4는 본 발명에 따른 또 다른 실시예로서 동기식 반도체 메모리 장치의 중요부분을 나타낸 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
1, 11, 21 : 상태 제어부2, 12, 22 : 어드레스 버퍼
3, 13, 23 : 모드 레지스터4 : 주파수 레지스터
5, 15, 25 : 구동부6, 16, 26 : 데이터 입출력 버퍼
7, 17, 27 : 메모리 부8, 18, 28 : 버스트 제어부
9, 19, 29 : 오토 프리차지 제어부10, 20, 30 : 로우 제어부
14 : 주파수 검출기24 : 퓨즈부
상기 목적을 달성하기 위한 본 발명의 동기식 반도체 메모리 장치는, 동작 상태를 설정하는 상태 제어수단과, 어드레스를 입력받아 버퍼링하는 어드레스 버퍼와, 상기 상태 제어수단의 출력신호 및 어드레스 버퍼의 어드레스를 이용하여 동작 모드를 설정하는 모드 레지스터를 포함하는 동기식 반도체 메모리 장치에 있어서, 상기 상태 제어수단의 출력신호 및 어드레스 버퍼의 어드레스를 이용하여 클럭 신호의 주파수를 확인하고 이를 복수개의 주파수 정보 형태로 출력하는 주파수 정보 발생 수단과, 상기 상태 제어수단의 출력신호, 모드 레지스터의 출력신호 및 상기 주파수 정보 발생 수단의 주파수 정보에 따라 워드라인을 구동하는 구동 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예로서 동기식 반도체 메모리 장치의 중요 부분을 나타낸 블록도이다.
이에 도시된 바와 같이, 동기식 반도체 메모리 장치는, 동작 상태를 설정하는 상태 제어부(1)와, 어드레스 Ai를 입력받아 버퍼링하는 어드레스 버퍼(2)와, 상태 제어부(1)의 모드 레지스터 세트 신호 MRS 및 어드레스 버퍼(2)의 내부 어드레스 ADDi를 이용하여 동작 모드를 설정하는 모드 레지스터(3)와, 입력되는 클럭 신호 CLK의 주파수 정보를 출력하는 주파수 레지스터(4)와, 워드라인을 구동하는 구동부(5)와, 입력 데이터 DIN 및 출력 데이터 DOUT를 버퍼링하는 데이터 입출력 버퍼(6)와, 데이터 입출력 버퍼(6)를 통해 입력 데이터 DIN을 받아 저장하고, 저장된데이터를 출력 데이터 DOUT로 출력하는 메모리 부(7)를 포함한다.
상태 제어부(1)는 외부 클럭 신호 CLK, 칩 선택신호 /CS, 라이트 인에이블 신호 /WE, 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS를 입력받아 워드라인 인에이블 명령 ACT, 프리차지 명령 PRE, 오토 프리차지 제어신호 WTAPCG 및 모드 레지스터 세트 신호 MRS를 출력하여 셀 동작 상태를 설정한다.
주파수 레지스터(4)는 상태 제어부(1)의 모드 레지스터 세트 신호 MRS 및 어드레스 버퍼(2)의 내부 어드레스 ADDi를 이용하여 외부로부터 입력되는 외부 클럭 신호 CLK의 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 출력한다.
여기서, 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH는 외부로부터 입력되는 외부 클럭 신호 CLK에 해당하는 것이지만, 다른 실시예로서 외부로부터 입력된 외부 클럭 신호 CLK를 이용하여 생성된 내부 클럭 신호에 대한 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 사용할 수도 있다.
주파수 레지스터(4)는 모드 레지스터(3)의 동작과 동일하게 동작하는데, 상태 제어부(1)의 모드 레지스터 세트 신호 MRS 및 어드레스 버퍼(2)의 내부 어드레스 ADDi를 이용하여 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 발생한다.
모드 레지스터 세트 신호 MRS는 모드 레지스터(3)를 제어하기 위한 신호이자만, 주파수 레지스터(4)를 제어하는 제어신호로도 사용된다.
모드 레지스터 세트 신호 MRS에 대응되는 별도의 제어신호를 상태 제어부(1)에서 생성하여 주파수 레지스터(4)를 제어할 수도 있다.
또한, 본 발명의 동기식 반도체 메모리 장치가 DDR(Double Data Rate) SDRAM(Synchronous DRAM)일 경우, DDR SDRAM에서 일반적인 동기식 반도체 메모리 장치에서는 사용하지 않는 여러 가지 모드를 제어하는데 사용되는 EMRS (extended MRS)를 모드 레지스터 세트 신호 MRS에 대응하는 신호로써 사용하여 주파수 레지스터(4)를 제어할 수도 있다.
여기서, 주파수 정보인 고주파 제어신호 FH는 외부로부터 입력되는 클럭 신호 CLK가 고주파수일 때 인에이블 되고, 저주파 제어신호 FL는 저주파수일 때 인에이블 되는 플래그(flag) 신호이다.
예를 들어, 133MHz는 저주파로, 166MHz을 고주파로 설정하고, 동기식 반도체 메모리 장치가 133MHz에서 동작한다면, 저주파 제어신호 FL가 인에이블 되고, 166MHz에서 동작한다면 고주파 제어신호 FH가 인에이블 된다.
동기식 반도체 메모리 장치가 사용하는 외부 클럭 신호 CLK의 주파수가 많을 경우 각각에 대하여 주파수 정보를 발생할 수 있다. 즉, 100MHz, 133MHz 및 166MHz에서 동기식 반도체 메모리 장치가 동작한다면 각각에 대해 주파수 정보를 발생한다. 여기서, 주파수 정보는 플래그 신호(flag signal)이다.
구동부(5)는 상태 제어부(1)의 오토 프리차지 제어신호 WTAPCG에 의해 제어되어 모드 레지스터(3)의 버스트 길이 신호 BL 및 주파수 레지스터(4)의 저주파 제어신호 FL 및 고주파 제어신호 FH를 이용하여 버스트 종료 명령 BEND을 출력하는 버스트 제어부(8)와, 상태 제어부(1)의 오토 프리차지(write with auto precharge)제어신호 WTAPCG에 의해 제어되어 버스트 제어부(8)의 버스트 종료 명령 BEND을 이용하여 오토 프리차지 명령 APCG을 발생하는 오토 프리차지 제어부(9)와, 워드라인 인에이블 명령 ACT 및 프리차지 명령 PRE에 의해 제어되어 오토 프리차지 명령 APCG을 이용하여 워드라인을 인에이블 시키거나 디스에이블 시키고 프리차지 시키는 로우 제어부(10)를 포함한다.
여기서, 버스트 제어부(8)는 주파수 레지스터(4)의 저주파 제어신호 FL가 인에이블 되었을 경우와, 고주파 제어신호 FH가 인에이블 되었을 경우에 각각 다른 파라미터를 가지고 모드 레지스터(3)의 버스트 길이 신호 BL를 이용하여 버스트 길이 만큼의 데이터가 입력된 후에 버스트 종료 명령 BEND을 발생한다.
즉, 라이트 후에 오토 프리차지를 수행하는 명령 WTA에 의해 마지막 입력 데이터가 입력된 후 워드라인 인에이블 명령 ACT이 입력될 때까지의 시간을 나타내는 파라미터 tDAL가 저주파 제어신호 FL가 인에이블 되었을 때에는 3 클럭으로 설정되고, 고주파 제어신호 FH가 인에이블 되었을 때에는 4 클럭으로 설정된다.
따라서, 마지막 데이터가 입력된 후 로우 프리차지를 수행하기까지의 시간을 나타내는 파라미터 tRDL는 저주파 제어신호 FL가 인에이블 되었을 경우 1 클럭으로 설정되고, 고주파 제어신호 FH가 인에이블 되었을 경우 2 클럭으로 설정된다.
이러한 동작은 버스트 제어부(8)가 버스트 카운터(미도시)를 포함하고 있어서, 그 버스트 카운터(미도시)에 의해 클럭 수를 제어하여 수행할 수 있다.
버스트 제어부(8)의 다른 실시예로서 지연 회로(미도시)가 포함되어 버스트 종료 명령 BEND이 주파수 레지스터(4)의 저주파 제어신호 FL가 인에이블 되었을 때에는 지연 없이 발생되고, 고주파 제어신호 FH가 인에이블 되었을 때에는 지연 회로(미도시)에 의해 지연시켜 셀 노드 CN의 전위가 충분히 충전된 후에 발생시킬 수 있다.
버스트 제어부(8)의 또 다른 실시예로서 펄스폭 조절 회로(미도시)가 포함되어 버스트 종료 명령 BEND이 주파수 레지스터(4)의 저주파 제어신호 FL가 인에이블 되었을 때에는 빠르게 발생하고, 고주파 제어신호 FH가 인에이블 되었을 때에는 느리게 발생하도록 설정할 수도 있다.
오토 프리차지 제어부(9)는 상태 제어부(1)의 오토 프리차지 제어신호 WRAPCG 및 버스트 제어부(8)의 버스트 종료 명령 BEND를 이용하여 오토 프리차지 명령 APCG을 발생한다.
로우 제어부(10)는 오토 프리차지 제어부(9)의 오토 프리차지 명령 APCG에 따라 상태 제어부(1)의 워드라인 인에이블 명령 ACT 및 프리차지 명령 PCG을 이용하여 워드라인을 인에이블 시키거나 디스에이블 시키고 프리차지 시킨다.
도 2a 및 도 2b는 버스트 제어부(5)가 버스트 카운터(미도시)를 포함하여 마지막 입력 데이터 DIN가 입력되고 다음 워드라인 인에이블 명령 ACT이 입력되기까지의 시간(Last Data in to Active)을 나타내는 파라미터 tDAL의 설정을 다르게 하여 버스트 종료 명령 BEND을 발생하는 경우의 본 발명의 동기식 반도체 메모리 장치의 일실시예의 동작을 나타낸 타이밍도이다.
먼저, 도 2a는 저주파수의 외부 클럭 신호 CLK가 입력되는 경우의 본 발명의 동기식 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
저주파수의 외부 클럭 신호 CLK가 입력되면, 주파수 레지스터(4)에서 저주파 제어신호 FL가 인에이블 된다.
여기서, 저주파 제어신호 FL가 인에이블 되었을 경우에는, 마지막 입력 데이터 DIN가 입력되고 다음 워드라인 인에이블 명령 ACT이 입력되기까지의 시간(Last Data in to Active)을 나타내는 파라미터 tDAL가 3 클럭으로 설정된다. 즉, 마지막 입력 데이터 DIN가 입력되고 로우 프리차지가 수행되기까지의 시간(Last Data in to Row precharge)을 나타내는 파라미터 tRDL가 1 클럭으로 설정되고, 로우 프리차지 시간(Row Precharge time)을 나타내는 파라미터 tRP가 2 클럭으로 설정된다.
따라서, 버스트 제어부(8)는 라이트 후에 오토 프리차지를 수행하는 명령 WTA에 따라 라이트 후에 오토 프리차지를 수행하는 플래그 신호인 오토 프리차지 제어신호 WTAPCG가 인에이블 되고, 마지막 입력 데이터 DIN가 입력된 후 외부 클럭 신호 CLK의 첫 번째 펄스의 라이징 에지에서 버스트 종료 명령 BEND이 발생한다.
버스트 종료 명령 BEND이 발생하면 오토 프리차지 제어부(9)는 그 버스트 종료 명령 BEND을 이용하여 오토 프리차지 명령 APCG을 발생하며, 로우 제어부(10)는 오토 프리차지 제어부(9)의 오토 프리차지 명령 APCG을 이용하여 워드라인 제어신호 WLCON을 발생하여 워드라인을 디스에이블 시키고 프리차지 시킨다.
한편, 도 2b는 고주파수의 외부 클럭 신호 CLK가 입력되는 경우의 본 발명의 동기식 반도체 메모리 장치의 동작을 나타낸 타이밍도이다.
고주파수의 외부 클럭 신호 CLK가 입력되면, 주파수 레지스터(4)에서 고주파 제어신호 FH가 인에이블 된다.
여기서, 고주파 제어신호 FH가 인에이블 되었을 경우에는, 마지막 입력 데이터 DIN가 입력되고 다음 워드라인 인에이블 명령 ACT이 입력되기까지의 시간을 나타내는 파라미터 tDAL가 4 클럭으로 설정된다. 즉, 마지막 입력 데이터 DIN가 입력되고 로우 프리차지가 수행되기까지의 시간을 나타내는 파라미터 tRDL가 2 클럭으로 설정되고, 로우 프리차지 시간을 나타내는 파라미터 tRP가 2 클럭으로 설정된다.
따라서, 버스트 제어부(5)는 라이트 후에 오토 프리차지를 수행하는 명령 WTA에 따라 라이트 후에 오토 프리차지를 수행하는 플래그 신호인 오토 프리차지 제어신호 WTAPCG가 인에이블 되고, 마지막 입력 데이터 DIN가 입력된 후 외부 클럭 신호 CLK의 두 번째 펄스의 라이징 에지에서 버스트 종료 명령 BEND이 발생한다.
버스트 종료 명령 BEND이 발생하면 오토 프리차지 제어부(9)는 그 버스트 종료 명령 BEND을 이용하여 오토 프리차지 명령 APCG을 발생하며, 로우 제어부(10)는 오토 프리차지 제어부(9)의 오토 프리차지 명령 APCG을 이용하여 워드라인 제어신호 WLCON을 발생하여 워드라인을 디스에이블 시키고 프리차지 시킨다.
이와 같이, 저주파수 외부 클럭 신호 CLK가 입력될 때와 고주파수 외부 클럭 신호 CLK가 입력될 때 각각 파라미터 tDAL를 다르게 설정하여 고주파수 외부 클럭 신호 CLK가 입력되더라도 셀 노드 CN의 전위가 충분히 높아진 후에 워드라인이 디스에이블되기 때문에 리드 또는 라이트 동작이 패일 되는 경우를 방지할 수 있다.
예를 들어, 반도체 메모리 장치가 133MHz 및 166MHz의 주파수를 갖는 외부 클럭 신호 CLK에 동기되어 동작할 경우, 133MHz의 외부 클럭 신호 CLK를 저주파로정의하고, 166MHz의 외부 클럭 신호 CLK를 고주파로 정의하였다면, 라이트 후에 오토 프리차지를 수행하는 명령 WTA에 의해 마지막 입력 데이터가 입력된 후 워드라인 인에이블 명령 ACT이 입력될 때까지의 파라미터 tDAL가 외부 클럭 신호 CLK의 주파수가 133MHz로 입력될 경우 저주파 제어신호 FL이 인에이블 되어 3 클럭으로 설정되지만, 외부 클럭 신호 CLK의 주파수가 166MHz로 입력될 경우 고주파 제어신호 FH가 인에이블 되어 4 클럭으로 설정된다.
따라서, 외부 클럭 신호 CLK가 166MHz로 입력될 경우 라이트 후 오토 프리차지를 수행하는 명령 WTA에 의해 마지막 입력 데이터 DIN가 입력된 후 워드라인 인에이블 명령 ACT이 입력될 때까지의 파라미터 tDAL가 3 클럭으로 설정되었다면, 셀 노드 CN의 전위가 충분히 높아지기 전에 프리차지 동작이 수행되므로 패일이 발생할 수 있지만, 본 발명에서는 라이트 후에 자동으로 프리차지 하라는 명령 WTA에 의해 마지막 입력 데이터가 입력된 후 워드라인 인에이블 명령 ACT이 입력될 때까지의 파라미터 tDAL가 4 클럭으로 설정되기 때문에 셀 노드 CN의 전위가 충분히 높아진 후에 프리차지가 수행되기 때문에 패일을 방지할 수 있다.
도 3은 본 발명의 다른 실시예로서 동기식 반도체 메모리 장치의 중요 부분을 나타낸 블록도이다.
이에 도시된 바와 같이, 동기식 반도체 메모리 장치는 상기한 실시예와 동일하게 상태 제어부(11), 어드레스 버퍼(12), 모드 레지스터(13), 구동부(15), 데이터 입출력 버퍼(16) 및 메모리 부(17)를 포함하며, 구동부(15)는 버스트 제어부(18), 오토 프리차지 제어부(19) 및 로우 제어부(20)를 포함한다.
상기한 실시예와는 다른 구성소자는 주파수 레지스터(4)에 대응되는 주파수 검출기(14)가 사용된다.
주파수 검출기(14)는 입력된 외부 클럭 신호 CLK의 주파수를 검출하여 그 검출된 결과에 해당하는 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 출력한다. 여기서, 주파수 정보는 사용되는 주파수의 수에 따라 다수개일 수도 있다.
예를 들어, 반도체 메모리 장치가 133MHz 및 166MHz의 주파수를 갖는 외부 클럭 신호 CLK에 동기되어 동작할 경우, 133MHz의 외부 클럭 신호 CLK를 저주파로 정의하고, 166MHz의 외부 클럭 신호 CLK를 고주파로 정의하였다면, 133MHz의 주파수를 갖는 외부 클럭 신호 CLK가 입력될 경우, 저주파수 제어신호 FL가 인에이블 되고, 166MHz의 주파수를 갖는 외부 클럭 신호 CLK가 입력될 경우, 고주파수 제어신호 FH가 인에이블 된다.
여기서, 주파수 검출기(14)는 외부로부터 입력된 외부 클럭 신호 CLK의 주파수를 검출하는 경우를 예를 들어 설명하였지만, 외부로부터 입력된 외부 클럭 신호 CLK에 의해 생성된 내부 클럭 신호의 주파수를 검출하여 그 검출된 결과에 해당하는 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 출력할 수도 있다.
이러한 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH에 따른 이 후의 동작은 상기한 실시예의 동작과 동일하므로 여기서는 자세한 동작 설명은 생략한다.
여기서, 주파수 검출기(14)는 DLL(delay locked loop) 회로에 사용되는 주파수 검출기를 공용할 수 있다.
도 4는 본 발명의 또 다른 실시예로써 동기식 반도체 메모리 장치의 중요 부분을 나타낸 블록도이다.
이에 도시된 바와 같이, 동기식 반도체 메모리 장치는 상기한 실시예와 동일하게 상태 제어부(21), 어드레스 버퍼(22), 모드 레지스터(23), 구동부(25), 데이터 입출력 버퍼(26) 및 메모리 부(27)를 포함하며, 구동부(25)는 버스트 제어부(28), 오토 프리차지 제어부(29) 및 로우 제어부(30)를 포함한다.
상기한 실시예와는 다른 구성소자는 주파수 레지스터(4)에 대응되는 퓨즈부(24)가 사용된다.
퓨즈부(24)는 입력된 클럭 신호 CLK의 주파수를 검출하여 그 검출된 결과에 해당하는 퓨즈를 끊어서 그 퓨즈 컷팅 정보에 해당하는 주파수 정보인 저주파 제어신호 FL 및 고주파 제어신호 FH를 출력한다. 여기서, 주파수 정보는 사용되는 주파수의 수에 따라 다수 개를 사용할 수도 있다.
예를 들어, 반도체 메모리 장치가 133MHz 및 166MHz의 주파수를 갖는 외부 클럭 신호 CLK에 동기되어 동작할 경우, 133MHz의 외부 클럭 신호 CLK를 저주파로 정의하고, 166MHz의 외부 클럭 신호 CLK를 고주파로 정의하였다면, 133MHz의 주파수를 갖는 외부 클럭 신호 CLK가 입력될 경우, 저주파수에 해당하는 퓨즈를 끊어 저주파수 제어신호 FL가 인에이블 되고, 166MHz의 주파수를 갖는 외부 클럭 신호 CLK가 입력될 경우, 고주파수에 해당하는 퓨즈를 끊어 고주파수 제어신호 FH가 인에이블 된다.
여기서, 퓨즈부(24)는 외부로부터 입력된 외부 클럭 신호 CLK의 주파수를 검출하여 그 결과에 따라 해당하는 퓨즈를 끊을 수도 있고, 반도체 메모리 장치 내부에서 생성된 내부 클럭 신호 CLK의 주파수를 검출하여 그 결과에 따라 해당하는 퓨즈를 끊을 수도 있다.
이러한 주파수 정보인 저주파수 제어신호 FL 및 고주파수 제어신호 FH에 따른 이 후의 동작은 상기한 실시예의 동작과 동일하므로 여기서는 자세한 동작 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 동기식 반도체 메모리 장치는 현재 동기되어 있는 클럭 신호의 주파수에 대한 주파수 정보를 메모리 장치에 입력하고, 그 주파수 정보를 이용하여 워드라인이 디스에이블 되는 시점을 설정하여 메모리 장치의 셀 동작 효율을 높일 수 있다.
또한, 본 발명에 따른 동기식 반도체 메모리 장치는 현재 동기되어 있는 클럭 신호의 주파수를 검출하여 그 검출된 결과에 대한 주파수 정보를 메모리 장치에 입력하고, 그 주파수 정보를 이용하여 워드라인이 디스에이블 되는 시점을 설정하여 메모리 장치의 셀 동작 효율을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 동작 상태를 설정하는 상태 제어수단과, 어드레스를 입력받아 버퍼링하는 어드레스 버퍼와, 상기 상태 제어수단의 출력신호 및 어드레스 버퍼의 어드레스를 이용하여 동작 모드를 설정하는 모드 레지스터를 포함하는 동기식 반도체 메모리 장치에 있어서,
    상기 상태 제어수단의 출력신호 및 어드레스 버퍼의 어드레스를 이용하여 클럭 신호의 주파수를 확인하고 이를 복수개의 주파수 정보 형태로 출력하는 주파수 정보 발생 수단과,
    상기 상태 제어수단의 출력신호, 모드 레지스터의 출력신호 및 상기 주파수 정보 발생 수단의 주파수 정보에 따라 워드라인을 구동하는 구동 수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 구동 수단은,
    상기 주파수 정보 발생 수단의 주파수 정보에 따라 상기 상태 제어수단의 출력신호와 모드 레지스터의 출력신호를 이용하여 버스트 종료를 알리는 버스트 종료 명령을 발생하는 버스트 제어수단;
    상기 버스트 제어수단의 버스트 종료 명령 및 상기 상태 제어수단의 출력을 이용하여 오토 프리차지를 수행하는 오토 프리차지 명령을 발생하는 오토 프리차지제어수단; 및
    상기 오토 프리차지 제어수단의 오토 프리차지 명령 및 상기 상태 제어수단의 출력신호를 이용하여 워드라인을 구동하는 로우 제어수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 버스트 제어 수단은,
    상기 클럭 신호의 클럭 수를 카운트하여 버스트 종료 명령의 발생 시점을 제어하는 버스트 카운터를 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 버스트 제어 수단은,
    상기 클럭 신호를 지연시켜 버스트 종료 명령의 발생 시점을 제어하는 지연 수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 버스트 제어 수단은,
    상기 클럭 신호의 펄스폭을 제어하여 버스트 종료 명령의 발생 시점을 제어하는 펄스폭 조절 수단을 포함하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 주파수 정보 발생 수단은,
    상기 클럭 신호의 주파수에 해당하는 상기 복수개의 주파수 정보를 저장하고 상기 상태 제어수단의 출력신호에 의해 제어되어 입력된 클럭 신호에 해당하는 상기 주파수 정보를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 주파수 정보 발생 수단은,
    상기 클럭 신호의 주파수를 검출하여 그 검출된 결과에 해당하는 상기 주파수 정보를 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주파수 정보 발생 수단은,
    복수개의 퓨즈로 구성되어, 상기 클럭 신호에 해당하는 퓨즈를 끊어서, 그 퓨즈 컷팅 정보를 상기 주파수 정보로써 출력하는 것을 특징으로 하는 동기식 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 클럭 신호는 외부로부터 입력된 외부 클럭 신호인 것을 특징으로 하는동기식 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 클럭 신호는 외부로부터 입력된 클럭 신호를 이용하여 생성된 내부 클럭 신호인 것을 특징으로 하는 동기식 반도체 메모리 장치.
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