KR100886180B1 - 의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법 - Google Patents

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Abstract

어드레스 스큐에 상관없이 안정적인 동작을 수행하는 의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법이 개시된다. 복수의 단위 메모리 셀을 가지는 메모리 어레이 및 외부로부터 제공된 어드레스 데이터 유효 신호에 기초하여 메모리 어레이로부터 데이터를 독출하는 독출 노말 사이클 및 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 제어부를 포함한다. 따라서, 어드레스 데이터 유효 신호가 활성화 상태에서 어드레스의 천이 즉, 어드레스 스큐가 발생하는 경우에도 무효 어드레스에 의한 무효 노말 사이클을 수행하지 않게 되어 PSRAM의 오동작을 방지할 수 있고, 무효 노말 사이클의 수행으로 인한 어드레스 액세스 타임의 상승을 방지할 수 있어 PSRAM의 규정을 만족시킬 수 있다.
PSRAM, 어드레스, 스큐, 액세스 타임, 셋업 타임, 메모리

Description

의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법{Pseudo Static Random Access Memory Device, Memory Device And Method Of Operating Pseudo Static Random Access Memory Device}
도 1은 종래의 PSRAM 장치의 제어부를 나타내는 블록도이다.
도 2는 종래의 PSRAM의 독출 동작을 나타내는 타이밍도이다.
도 3은 종래의 PSRAM에서 어드레스 셋업 타임에 따른 어드레스 액세스 타임의 변화를 나타내는 그래프이다.
도 4는 본 발명의 일실시예에 따른 PSRAM 장치의 전체 구성을 나타내는 블록도이다.
도 5는 도 4에 도시된 PSRAM 제어부의 상세한 구성을 나타내는 블록도이다.
도 6은 본 발명의 일실시예에 따른 PSRAM에서 내부 리프레쉬 요청 신호가 발생하지 않은 경우의 독출 동작을 나타내는 타이밍도이다.
도 7은 본 발명의 일실시예에 따른 PSRAM에서 내부 리프레쉬 요청 신호가 발생한 경우의 독출 동작을 나타내는 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 PSRAM에서 어드레스 스큐가 발생한 경우의 독출 동작을 나타내는 타이밍도이다.
도 9는 본 발명의 일실시예에 따른 PSRAM에서 어드레스 셋업 타임에 따른 어드레스 액세스 타임의 변화를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 어드레스 디코딩부 120 : 리프레쉬 설정 레지스터
130 : 버스 설정 레지스터 140 : 입출력 버퍼
160 : PSRAM 제어부 161 : 커맨드 디코더
163 : 액티브 검출부 165 : 액티브 커맨드 생성부
167 : 독출 및 기록 커맨드 생성부 169 : 프리차지 커맨드 생성부
171 : 리프레쉬 오실레이터 173 : 어드레스 래치
본 발명은 의사 스태틱 랜덤 액세스 메모리 장치에 관한 것으로, 더욱 상세하게는 어드레스 스큐에 의한 오동작 및 동작 지연을 방지할 수 있는 의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법에 관한 것이다.
일반적으로 랜덤 액세스 메모리(RAM: Random Access Memory) 장치는 크게 동적 랜덤 액세스 메모리(DRAM: Dynamic RAM, 이하 ‘DRAM’이라 약칭함) 장치와 정적 랜덤 액세스 메모리(SRAM: Static RAM, 이하 ‘SRAM’이라 약칭함) 장치로 구분될 수 있다.
DRAM 장치는 단일 트랜지스터와 단일 커패시터로 구성되는 단위 메모리 셀을 포함하기 때문에 레이아웃 면적이 작아서 단위 면적당 집적도가 높은 장점이 있다. 그러나, DRAM은 데이터가 전하 형태로 저장되는 커패시터가 완벽하지 않기 때문에 누설 전류로 인해 커패시터에 저장된 전하가 외부로 소멸되어 데이터가 완전히 소멸되기 전에 저장된 데이터를 판독하여 다시 기록하는 리프레쉬 과정이 필요하다는 단점이 있다.
SRAM 장치는 통상적으로 래치 구조를 이루는 4개의 트랜지스터와 전송 게이트로 작용하는 2개의 트랜지스터로 구성된 단위 메모리 셀을 가진다. SRAM 장치는 래치 구조의 단위 메모리 셀에 데이터를 저장하기 때문에 DRAM과 같은 리프레쉬 동작이 필요없고, DRAM에 비하여 동작 속도가 빠르며 소모전력이 적다는 장점을 가진다. 그러나, SRAM은 단위 메모리 셀이 6개의 트랜지스터로 구현되기 때문에 DRAM의 단위 메모리 셀에 비하여 레이아웃 면적이 크다는 단점을 가진다.
상기와 같은 DRAM과 SRAM의 단점을 보완하기 위해 내부적으로 DRAM의 메모리 셀을 이용하고, 외부적으로 SRAM과 유사하게 동작하는 의사 스태틱 랜덤 액세스 메모리(PSRAM: Pseudo Static Random Access Memory, 이하 ‘PSRAM’이라 약칭함)가 핸드폰 등과 같은 휴대용 단말기의 메모리로 주로 사용되고 있다.
PSRAM은 DRAM과 동일한 메모리 셀을 사용하기 때문에 메모리 셀에 저장된 데이터의 손실을 방지하기 위해서 리프레쉬가 필수적으로 요구된다. PSRAM은 외부 제어 없이 소정 주기마다 리프레쉬를 실행하기 위해 내부에 리프레쉬 발진기를 구비하고, 상기 리프레쉬 발진기로부터 생성되는 제어 신호를 이용하여 자동으로 리프 레쉬를 수행하고 있다.
도 1은 종래의 PSRAM 장치의 제어부를 나타내는 블록도로서, 어드레스 버스의 일부가 데이터 입출력 버스와 공유되어 사용되는 경우를 예를 들어 설명한다.
도 1을 참조하면, 종래의 PSRAM 장치의 제어부(10)는 커맨드 디코더(Command Decoder)(11), 어드레스 천이 검출부(Address Transition Detection)(12), 검출신호 결합부(13), 커맨드 펄스 생성부(Command Pulse Generator)(14), 액티브 커맨드 생성부(Active Command Generator)(15), 독출 및 기록 커맨드 생성부(Read/Write Command Generator)(16), 프리차지 커맨드 생성부(Precharge Command Generator)(17) 및 리프레쉬 오실레이터(refresh oscillator)(18)로 구성된다.
커맨드 디코더(11)는 어드레스 데이터 유효(Address Data Valid) 신호(/ADV), 칩 인에이블(Chip Enable) 신호(/CE), 하위 바이트(Lower Byte) 신호(/LB), 상위 바이트(Upper Byte) 신호(/UB), 출력 인에이블(Output Enable) 신호(/OE) 및 기록 인에이블(Write Enable) 신호(/WE) 중 적어도 하나의 신호를 입력받고 입력받은 신호를 디코딩한 후 디코딩된 명령 신호(cmd)를 출력한다.
어드레스 천이 검출부(12)는 PSRAM 장치가 초기화된 후 커맨드 디코더(11)로부터 칩 인에이블 활성화 신호(cen) 및 어드레스 데이터 유효 활성화 신호(advn)를 제공받고 이에 상응하여 디폴트(default)의 천이 검출 신호(atd)를 생성한다.
또한, 어드레스 천이 검출부(12)는 어드레스 데이터 입력 버퍼(5)로부터 버퍼링된 내부 어드레스(adi)를 제공받고 제공된 어드레스의 천이를 검출하여 천이 검출 신호(atd)를 생성한다.
검출신호 결합부(13)는 어드레스 천이 검출부(12)로부터 천이 검출 신호(atd)를 제공받고 이에 상응하여 사이클 동기 신호(satdn)를 생성한다. 사이클 동기 신호(satdn)는 PSRAM의 액티브 동작 및 독출/기록 사이클의 동기 신호로 사용된다.
커맨드 펄스 생성부(14)는 검출 신호 결합부(13)로부터 사이클 동기 신호(satdn)를 제공받고 이에 상응하여 커맨드 사이클 신호(cmdcycp)를 생성한다. 커맨드 사이클 신호(cmdcycp)는 소정의 논리 ‘로우’(logical low)의 펄스 폭(pulse width)을 가지는 신호로서, 커맨드 사이클 신호(cmdcycp)가 논리 ‘로우’ 상태에서는 더 이상의 어드레스 천이를 허용하지 않고, 단일 사이클 타임 동안 리프레쉬 사이클과 독출 또는 기록을 위한 노말 사이클간의 중첩을 방지한다.
액티브 커맨드 생성부(15)는 커맨드 펄스 생성부(14)로부터 커맨드 사이클 신호(cmdcycp)를 제공받고, 제공받는 커맨드 사이클 신호(cmdcycp)의 상승 에지를 검출하여 액티브 신호(act)를 생성한다. 또한, 액티브 커맨드 생성부(15)는 리프레쉬 오실레이터(18)로부터 리프레쉬 요청 신호(refreqp)를 제공받고 이에 상응하여 액티브 신호(act)를 생성한다.
독출 및 기록 커맨드 생성부(16)는 커맨드 디코더(11)로부터 제공된 명령 신호(cmd)에 기초하여 독출 신호(rd) 또는 기록 신호(wt)를 생성한다. 예를 들어, 커맨드 디코더(11)에 기록 인에이블 신호(/WE)로 논리 ‘로우’가 입력되면 커맨드 디코더(11)는 이를 디코딩하여 이에 상응하는 명령 신호(cmd)를 독출 및 기록 커맨드 생성부(16)에 제공하고, 독출 및 기록 커맨드 생성부(16)는 제공된 명령 신 호(cmd)에 상응하여 기록 신호(wt)를 활성화 시킨다.
프리차지 커맨드 생성부(17)는 커맨드 디코더(11)로부터 제공된 칩 인에이블 활성화 신호(cen) 및 커맨드 펄스 생성부(14)로부터 제공된 커맨드 사이클 신호(cmdcycp)에 기초하여 프리차지 신호(pre)를 생성한다.
리프레쉬 오실레이터(18)는 소정 주기마다 리프레쉬 요청 신호(refreqp)를 생성하여 액티브 커맨드 생성부(15)에 제공한다.
도 2는 종래의 PSRAM의 독출 동작을 나타내는 타이밍도로서 PSRAM의 내부에서 리프레쉬 요청 신호(refreqp)가 먼저 발생한 후 어드레스 스큐가 발생한 경우를 나타낸다.
도 1 및 도 2를 참조하여 종래의 PSRAM에서 어드레스 스큐가 발생한 경우에 PSRAM의 독출 동작을 설명하면, 먼저, 칩 인에이블 신호(/CE), 하위 바이트 신호(/LB), 상위 바이트 신호(/UB) 및 어드레스 데이터 유효 신호(/ADV)가 커맨드 디코더(11)에 입력되고, 외부 어드레스가 어드레스 데이터 입력 버퍼(5)에 입력되면서 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)에 의해 디폴트의 천이 검출 신호(atd)가 생성된다.
그리고 이와 동시에 검출신호 결합부(13)는 상기 천이 검출 신호(atd)를 입력받고 이에 상응하여 사이클 동기 신호(satdn)를 생성하고, 커맨드 펄스 생성부(14)는 상기 사이클 동기 신호(satdn)에 기초하여 논리 ‘로우’가 소정의 펄스 폭을 가지는 커맨드 사이클 신호(cmdcycp)를 생성한다.
도 2에 도시된 종래의 PSRAM에서는 커맨드 사이클 신호(cmdcycp)가 논리 ‘ 로우’가 되는 시점보다 소정 시간(t1) 만큼 먼저 리프레쉬 요청신호(refreqp)가 생성되고, 리프레쉬 요청신호(refreqp)에 상응하여 생성된 액티브 신호(act)에 의해 리프레쉬 사이클(refresh cycle)이 먼저 수행된다.
그리고, 어드레스 데이터 유효 신호(/ADV)가 활성화 상태(즉, /ADV가 논리 ‘로우’)로 있는 동안 외부 어드레스에 천이가 발생하게 되어 천이 검출 신호(atd)가 생성되고 이에 상응하여 사이클 동기 신호(satdn)가 생성된다.
따라서, 리프레쉬 요청신호(refreqp)에 의한 리프레쉬 사이클의 수행이 끝나면 커맨드 사이클 신호(cmdcycp)의 상승 에지에 기초하여 생성된 액티브(act) 신호에 동기되어 무효 어드레스(invalid address)의한 무효 노말 사이클(invalid normal cycle)(즉, 무효 독출 사이클)이 수행된다.
그리고, 상기 무효 노말 사이클의 수행이 끝나면 어드레스 데이터 유효 신호(/ADV)가 활성화 상태로 있는 동안 외부 어드레스의 천이로 인해 생성된 액티브 신호(act)에 동기되어 유효 어드레스(valid address)에 의한 유효 노말 사이클(valid normal cycle)(즉, 독출 사이클)이 수행된다.
도 2에 도시된 바와 같이 종래의 PSRAM에서는 내부적으로 리프레쉬 요청신호(refreqp)가 먼저 발생하고, 어드레스 데이터 유효 신호(/ADV)가 활성화 상태에서 어드레스 천이가 발생하면, 리프레쉬 사이클이 가장 먼저 수행되고, 무효 어드레스에 의한 무효 노말 사이클이 수행된 후 유효 어드레스에 의한 유효 노말 사이클이 수행되기 때문에 PSRAM의 중요 파라미터인 어드레스 액세스 타임(tAA)를 만족할 수 없게 된다.
도 3은 종래의 PSRAM에서 어드레스 셋업 타임에 따른 어드레스 액세스 타임의 변화를 나타내는 그래프로서 어드레스 액세스 타임(tAA)의 최대값이 70ns로 규정된 PSRAM의 경우를 예를 들어 도시한다.
도 3에 도시된 바와 같이 종래의 PSRAM에서는 소정 어드레스 셋업 타임(tAVS)(예를 들면, 20ns)에서 어드레스 스큐가 발생할 경우 어드레스 액세스 타임(tAA)이 규정 값을 초과하게 된다.
상기와 같은 종래의 PSRAM은 커맨드 사이클 신호(cmdcycp)가 소정의 논리 ‘로우’의 펄스 폭을 가지고 내부적으로 발생되기 때문에 PSRAM의 동작 전압 및 동작 온도 등과 같은 환경적인 요인에 의해 상기 펄스 폭의 변동이 발생할 수 있고, 도 2에 도시된 바와 같이 커맨드 사이클 신호(cmdcycp)가 논리 ‘로우’에서 논리 ‘하이’로 천이되기 직전에 어드레스 스큐가 발생하게 되면 어드레스 천이를 검출하는 어드레스 천이 검출부(12)에서 생성된 천이 검출 신호(atd)에 기초하여 무효 노말 사이클의 수행됨으로써 잘못된 값을 독출하거나 어드레스 셋업 타임(address setup time)(tAVS)의 변동으로 인한 전체 어드레스 액세스 타임(tAA)이 증가하게 된다는 단점이 있다.
따라서, 본 발명의 제1 목적은 어드레스 스큐에 상관없이 안정적인 동작을 수행하는 의사 스태틱 랜덤 액세스 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제2 목적은 어드레스 스큐에 상관없이 안정적인 동작을 수행하는 메모리 장치를 제공하는 것이다.
또한, 본 발명의 제3 목적은 어드레스 스큐에 상관없이 안정적인 동작을 수행하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 의사 스태틱 랜덤 액세스 메모리 장치는 복수의 단위 메모리 셀을 가지는 메모리 어레이 및 외부로부터 제공된 어드레스 데이터 유효 신호에 기초하여 상기 메모리 어레이로부터 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 제어부를 포함한다. 상기 제어부는 상기 어드레스 데이터 유효 신호의 천이에 응답하여 상기 액티브 제어 신호를 생성할 수 있다. 상기 제어부는 어드레스의 천이에 상관없이 상기 어드레스 데이터 유효 신호가 논리 ‘로우’의 활성화 상태에서 논리 ‘하이’의 비활성화 상태로 천이하는 경우 상기 액티브 제어신호를 생성할 수 있다. 상기 제어부는 칩 인에이블 신호 및 상기 어드레스 데이터 유효 신호가 모두 논리 ‘로우’로 활성화 된 구간에서 액티브 동기 신호를 논리 ‘로우’로 활성화시키고, 상기 액티브 동기 신호가 논리 ‘로우’에서 논리 ‘하이’로 천이하는 상승 에지에 기초하여 상기 액티브 제어 신호를 생성할 수 있다. 상기 어드레스 데이터 유효 신호와 상기 액티브 동기 신호는 동일한 논리 ‘로우’의 펄스폭을 가질 수 있다. 상기 제어부는 상기 어드레스 데이터 유효 신호가 논리 ‘로우’로 활성화 상태가 되기 이전에 리프레쉬 리퀘스트 요청 신호가 먼저 발생한 경우는 리프레쉬 사이클을 먼저 수행하기 위한 액티브 제어 신호를 생성할 수 있다. 상기 제어부는 어드레스 데이터 유효 신호, 칩 인에이블 신호, 하위 바이트 신호, 상위 바이트 신호, 출력 인에이블 신호 및 기록 인에이블 신호 중 적어도 하나의 신호를 입력받고 입력받은 신호를 디코딩한 후 디코딩된 신호를 출력하는 커맨드 디코더와, 상기 어드레스 데이터 유효 신호 및 상기 칩 인에이블 신호가 모두 논리 ‘로우’로 활성화 되는 구간에서 논리 ‘로우’로 활성화되는 액티브 동기 신호를 생성하는 액티브 검출부 및 상기 액티브 동기 신호가 논리 ‘로우’에서 논리 ‘하이’로 천이하는 상승 에지에 동기되어 상기 액티브 제어 신호를 생성하는 액티브 커맨드 생성부를 포함할 수 있다. 상기 제어부는 소정 주기마다 리프레쉬 요청 신호를 생성하여 상기 액티브 커맨드 생성부에 제공하는 리프레쉬 오실레이터를 더 포함할 수 있다. 상기 의사 스태틱 랜덤 액세스 메모리 장치는 제1 크기를 가지는 어드레스 버스와 제2 크기를 가지는 데이터 버스를 포함하고, 상기 제2 크기를 가지는 데이터 버스는 상기 제1 크기를 가지는 어드레스 비트의 하위 비트를 공유하여 사용할 수 있다.
또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 메모리 장치는 복수의 단위 메모리 셀을 가지는 메모리 어레이 및 어드레스 데이터 유효 신호 및 칩 인에이블 신호를 제공받아 상기 어드레스 데이터 유효 신호의 천이에 응답하여 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 제어부를 포함한다. 상기 제어부는 어드레스의 천이에 상관없이 상기 어드레스 데이터 유효 신호가 논리 ‘로우’의 활성화 상태에서 논리 ‘하 이’의 비활성화 상태로 천이하는 경우 상기 액티브 제어신호를 생성할 수 있다.
또한, 상술한 본 발명의 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법은 어드레스 데이터 유효 신호 및 칩 인에이블 신호가 제공되는 단계 및 상기 어드레스 데이터 유효 신호에 기초하여 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 단계를 포함한다. 상기 액티브 제어신호를 생성하는 단계는 상기 어드레스 데이터 유효 신호가 논리 ‘로우’의 활성화 상태에서 논리 ‘하이’의 비활성화 상태로 천이하는 경우 상기 액티브 제어 신호를 생성할 수 있다. 상기 액티브 제어신호를 생성하는 단계는 상기 칩 인에이블 신호 및 상기 어드레스 데이터 유효 신호가 모두 논리 ‘로우’로 활성화 된 구간에서 액티브 동기 신호를 논리 ‘로우’로 활성화시키는 단계 및 상기 액티브 동기 신호가 논리 ‘로우’의 활성화 상태에서 논리 ‘하이’의 비활성화 상태로 천이되는 상승 에지에 기초하여 상기 액티브 제어 신호를 생성하는 단계를 포함할 수 있다. 상기 어드레스 데이터 유효 신호와 상기 액티브 동기 신호는 동일한 논리 ‘로우’의 펄스폭을 가질 수 있다. 상기 액티브 제어신호를 생성하는 단계는 상기 어드레스 데이터 유효 신호가 논리 ‘로우’로 활성화 상태가 되기 이전에 리프레쉬 리퀘스트 요청 신호가 먼저 발생한 경우는 리프레쉬 사이클을 먼저 수행하기 위한 액티브 제어 신호를 생성하는 단계를 포함할 수 있다. 상기 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법은 상기 액티브 제어 신호에 기초하여 독출을 위한 노말 사이클 및 기록을 위한 노말 사이클 중 어느 하나의 노말 사이클을 수행하는 단계를 더 포함할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 4는 본 발명의 일실시예에 따른 PSRAM 장치의 전체 구성을 나타내는 블록도이다. 이하, 어드레스 버스는 22비트(A[21:0])이고 데이터 버스는 16비트(DQ[15:0])를 예를 들어 설명한다. 그리고, 16비트의 데이터 버스(DQ[15:0])는 어드레스 버스의 하위 16비트를 공유하여 사용한다.
도 4를 참조하면, 본 발명의 일실시예에 따른 PSRAM 장치는 어드레스 디코딩부(address decoding logic)(110), 리프레쉬 설정 레지스터(refresh configuration register)(120), 버스 설정 레지스터(bus configuration register)(130), 입출력 버퍼(input/output buffer)(140), DRAM 메모리 어레이(memory array)(150) 및 PSRAM 제어부(160)를 포함한다.
어드레스 디코딩부(110)의 상세 구성은 도시하지 않았으나 어드레스 데이터 입력 버퍼, 리프레쉬 컨트롤러(refresh controller), 로우 디코더(row decoder) 및 컬럼 디코더(column decoder)를 포함할 수 있고, 어드레스 데이터 입력 버퍼는 로우 버퍼(row buffer) 및 컬럼 버퍼(column buffer)를 포함할 수 있다.
로우 버퍼는 PSRAM 제어부(160)의 제어하에 입력되는 어드레스 중 로우 어드레스(row address)를 버퍼링하여 로우 디코더로 제공한다.
컬럼 버퍼는 PSRAM 제어부(160)의 제어하에 입력되는 어드레스 중 컬럼 어드레스(column address)를 버퍼링하여 컬럼 디코더로 제공한다.
리프레쉬 컨트롤러는 PSRAM 제어부(160)의 제어하에 내부 리프레쉬 동작을 수행하기 위하여 내부 리프레쉬 동작을 수행하는 타이밍에 리프레쉬할 워드 라인을 지시하는 로우 어드레스를 생성하여 로우 디코더로 제공한다.
로우 디코더에서는 PSRAM 제어부(160)의 제어하에 로우 버퍼로부터 출력된 로우 어드레스를 디코딩하여 출력하고, 컬럼 디코더에서는 PSRAM 제어부(160)의 제어하에 컬럼 버퍼로부터 출력된 컬럼 어드레스를 디코딩하여 출력한다.
리프레쉬 설정 레지스터(120)는 PSRAM 제어부(160)의 제어하에 어드레스를 입력받고 내부 리프레쉬 동작을 수행하기 위해 필요한 정보를 저장한다.
버스 설정 레지스터(130)는 PSRAM 제어부(160)의 제어하에 어드레스를 입력받아 동작 모드(비동기 모드, 동기 버스트 모드, 페이지 모드)정보, 버스트 독출(burst read) 또는 버스트 기록(burst write) 동작 중의 버스트 길이(burst length) 정보 등을 저장하며 상기 동작 모드 정보 및 버스트 길이 정보 등을 PSRAM 제어부(160)에 제공한다.
리프레쉬 설정 레지스터(120) 및 버스 설정 레지스터(130)는 PSRAM 장치가 파워 업(power up)될 경우에 소정의 디폴트(default)값으로 설정되고, PSRAM의 동작 중에 업데이트 될 수 있다. 예를 들어, 버스 설정 레지스터(130)는 파워 업시에 비동기 모드로 설정되고, 동작 중에 동기 버스트 모드로 설정될 수 있다.
입출력 버퍼(140)는 PSRAM 제어부(160)의 제어하에 데이터를 입력 버퍼(미도시)에 버퍼링한 후 PSRAM의 기록 동작 타이밍에 따라 DRAM 메모리 어레이(140)에 데이터를 기록하고, DRAM 메모리 어레이(150)로부터 데이터를 읽어들여 출력 버퍼에 버퍼링한 후 PSRAM의 독출 동작 타이밍에 따라 데이터를 독출한다.
DRAM 메모리 어레이(150)는 단일 트랜지스터와 단일 커패시터로 구성되는 단위 메모리 셀들이 매트릭스 형태로 집적되어 있고, 각각의 단위 메모리 셀들은 1비트의 데이터를 저장하고 있다.
PSRAM 제어부(160)는 어드레스 데이터 유효 신호(/ADV), 칩 인에이블 신호(/CE), 하위 바이트 신호(/LB), 상위 바이트 신호(/UB), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE) 중 적어도 하나의 신호를 제공받고 이에 기초하여 독출, 기록 및 리프레쉬 동작을 제어하기 위한 소정의 커맨드들을 생성하고, 상기 소정의 커맨드들에 기초하여 상기 독출, 기록 및 리프레쉬 동작을 수행하기 위한 소정의 타이밍 신호들을 생성하여 어드레스 디코더, 리프레쉬 설정 레지스터, 버스 설정 레지스터 및 입출력 버퍼를 제어한다.
구체적으로, PSRAM 제어부(160)는 어드레스 데이터 유효 신호(/ADV)가 활성 화 상태에서 비활성화 상태로 천이하는 경우 액티브 제어신호(act)를 생성하여 어드레스를 래치하고 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)에 기초하여 노말 사이클을 수행함으로써 래치된 어드레스에 상응하는 메모리 어레이로부터 데이터를 독출하거나 래치된 어드레스에 상응하는 메모리 어레이로 데이터가 기록될 수 있도록 제어신호를 생성한다.
또한, PSRAM 제어부(160)는 소정 주기마다 리프레쉬 요청신호(refreqp)를 생성하여 메모리 어레이(150)에 저장된 데이터를 복구하고, 비트 라인쌍(bit/bitb)의 프리차지를 위한 프리차지 신호(pre)를 생성한다.
도 5는 도 4에 도시된 PSRAM 제어부의 상세한 구성을 나타내는 블록도이다.
도 5를 참조하면, PSRAM 제어부(160)는 커맨드 디코더(Command Decoder)(161), 액티브 검출부(Active Detection Logic)(163), 액티브 커맨드 생성부(Active Command Generator)(165), 독출 및 기록 커맨드 생성부(Read/Write Command Generator)(167), 프리차지 커맨드 생성부(Precharge Command Generator)(169), 리프레쉬 오실레이터(Refresh Oscillator)(171) 및 어드레스 래치(Address Latch)(173)를 포함한다.
커맨드 디코더(161)는 어드레스 데이터 유효 신호(/ADV), 칩 인에이블 신호(/CE), 하위 바이트 신호(/LB), 상위 바이트 신호(/UB), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE) 중 적어도 하나의 신호를 입력받고 입력받은 신호를 디코딩한 후 디코딩된 명령 신호(cmd)를 출력한다.
특히, 커맨드 디코더(161)는 외부로부터 어드레스 데이터 유효 신호(/ADV)가 입력되면 어드레스 데이터 유효 활성화 신호(advn)를 생성하여 액티브 검출부(173)에 제공하고, 칩 인에이블 신호(/CE)가 입력되면 칩 인에이블 활성화 신호(cen)를 생성하여 액티브 검출부(173) 및 프리차지 커맨드 생성부(169)에 제공한다.
액티브 검출부(163)는 커맨드 디코더(161)로부터 칩 인에이블 활성화 신호(cen) 및 어드레스 데이터 유효 활성화 신호(advn)를 제공받고 이에 기초하여 액티브 동기 신호(avdrcvp)를 생성한다.
즉, 액티브 검출부(163)는 커맨드 디코더(161)로부터 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)가 활성화된 신호인 칩 인에이블 활성화 신호(cen) 및 어드레스 데이터 유효 활성화 신호(advn)를 제공받고 이에 기초하여 상기 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)가 모두 논리 ‘로우’인 구간에서 논리 ‘로우’이고, 그 밖의 구간에서는 논리 ‘하이’인 액티브 동기 신호(avdrcvp)를 생성한다.
액티브 커맨드 생성부(165)는 액티브 검출부(163)로부터 액티브 동기 신호(avdrcvp)를 제공받고, 상기 액티브 동기 신호(avdrcvp)의 상승 에지(rising edge)를 검출하여 액티브 제어신호(act)를 생성한다. 또한, 액티브 커맨드 생성부(165)는 리프레쉬 오실레이터(171)로부터 리프레쉬 요청 신호(refreqp)를 제공받고 이에 상응하여 액티브 제어신호(act)를 생성한다.
상기 액티브 제어신호(act)는 리프레쉬 사이클과 노말 사이클(즉, 독출 또는 기록을 수행하는 사이클)의 동기화를 위해 이용된다. 즉 상기 액티브 제어신호(act)의 상승 에지에 동기되어 리프레쉬 사이클 또는 노말 사이클이 시작된다.
독출 및 기록 커맨드 생성부(167)는 커맨드 디코더(161)로부터 제공된 명령 신호(cmd)에 기초하여 독출 신호(rd) 또는 기록 신호(wt)를 생성한다. 예를 들어, 커맨드 디코더(161)에 기록 인에이블 신호(/WE)로 논리 ‘로우’가 입력되면 커맨드 디코더(161)는 이를 디코딩하여 이에 상응하는 명령 신호(cmd)를 독출 및 기록 커맨드 생성부(167)에 제공하고, 독출 및 기록 커맨드 생성부(167)는 제공된 명령 신호(cmd)에 상응하여 기록 신호(wt)를 활성화 시킨다.
또는, 커맨드 디코더(161)에 기록 인에이블 신호(/WE)로 논리 ‘하이’가 입력되면 커맨드 디코더(161)는 이를 디코딩하여 이에 상응하는 명령 신호(cmd)를 독출 및 기록 커맨드 생성부(167)에 제공하고, 독출 및 기록 커맨드 생성부(167)는 제공된 명령 신호(cmd)에 상응하여 독출 신호(rd)를 활성화 시킨다.
프리차지 커맨드 생성부(169)는 커맨드 디코더(161)로부터 제공된 칩 인에이블 활성화 신호(cen) 및 액티브 검출부(163)로부터 제공된 액티브 동기 신호(avdrcvp)에 기초하여 프리차지 신호(pre)를 생성한다. 예를 들어, 프리차지 커맨드 생성부(169)는 칩 인에이블 활성화 신호(cen)가 비활성화(예를 들면, 논리 ‘로우’로 천이)되거나 또는 액티브 동기 신호(avdrcvp)가 비활성화(예를 들면, 논리 ‘로우’로 천이되는 경우에 프리차지 신호(pre)를 활성화 시킨다.
리프레쉬 오실레이터(171) 소정 주기마다 리프레쉬 요청 신호(refreqp)를 생성하여 액티브 커맨드 생성부(165)에 제공한다.
어드레스 래치(173)는 액티브 검출부(163)로부터 제공된 액티브 동기 신호(avdrcvp)에 기초하여 어드레스 데이터 입력 버퍼(111)에서 출력된 내부 어드레 스(adi[n:0])를 래치한다. 상기 내부 어드레스(adi[n:0])는 액티브 동기 신호(avdrcvp)의 상승 에지 또는 어드레스 데이터 유효 신호(/ADV)의 상승 에지에서 래치될 수 있다.
도 6은 본 발명의 일실시예에 따른 PSRAM에서 내부 리프레쉬 요청 신호가 발생하지 않은 경우의 독출 동작을 나타내는 타이밍도이다.
도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 PSRAM의 독출 동작을 설명하면, 먼저, 외부 어드레스(ADQ[n:0])가 입력되고, 하위 바이트 신호(/LB) 및 상위 바이트 신호(/UP)가 논리 ‘로우’로 활성화된 상태에서, 칩 인에이블 신호(/CE)가 초기 상태인 논리 ‘하이’에서 논리 ‘로우’로 천이하여 활성화되고, 이어 어드레스 데이터 유효 신호(/ADV)가 초기 상태인 논리 ‘하이’에서 논리 ‘로우’로 천이하여 활성화되면, 액티브 검출부(163)는 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)가 모두 논리 ‘로우’인 구간에서 액티브 동기 신호(avdrcvp)를 논리 ‘로우’로 활성화시킨다.
여기서, 칩 인에이블 신호(/CE)가 먼저 논리 ‘로우’로 활성화되고 이어 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’로 활성화 되었으므로 액티브 동기 신호(avdrcvp)는 어드레스 데이터 유효 신호(/ADV)의 논리 ‘로우’구간과 동일한 논리 ‘로우’의 펄스폭을 가지게 된다.
그리고, 어드레스 래치(173)는 액티브 동기 신호(avdrcvp) 또는 어드레스 데이터 유효 신호(/ADV)의 상승 에지에서 어드레스 데이터 입력 버퍼(111)로부터 제공된 내부 어드레스(adi[n:0])를 래치한다.
액티브 커맨드 생성부(165)는 액티브 검출부(163)로부터 제공된 액티브 동기 신호(avdrcvp)의 상승 에지를 검출하고 이에 동기되어 액티브 제어신호(act)를 논리 ‘로우’에서 논리 ‘하이’로 천이시킴으로써 상기 액티브 제어신호(act)의 상승 에지에 동기되어 독출을 위한 노말 사이클이 수행된다.
여기서, 액티브 제어신호(act)는 액티브 동기 신호(avdrcvp)의 상승 에지에 동기되어 생성되고, 액티브 동기 신호(avdrcvp)는 어드레스 데이터 유효 신호(/ADV)와 논리 ‘로우’의 펄스폭이 동일하고, 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’에서 논리 ‘하이’로 천이될 때 이에 동기되어 천이되기 때문에 결과적으로 액티브 제어신호(act)는 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’에서 논리 ‘하이’로 천이시 이에 동기되어 생성된다.
독출 노말 사이클은 먼저 상기 액티브 제어신호(act)의 상승 에지에 동기되어 상기 래치된 어드레스에 상응하는 워드 라인(WL)이 구동되고 프리차지된 비트라인쌍(bit/bitb)에 메모리 셀의 전하가 전달된다. 이어서 센스 앰프가 활성화되어 비트라인쌍(bit/bitb)에 실린 데이터가 증폭된다.
그리고, 활성화된 출력 인에이블 신호(/OE)에 상응하여 컬럼 선택 라인(CSL)이 구동되어 래치된 센스 앰프에 의해 증폭된 데이터가 독출된다.
이후, 액티브 제어신호(act)가 논리 ‘하이’에서 논리 ‘로우’로 천이되어 비활성화되고, 프리차지 신호(pre)는 논리 ‘로우’에서 논리 ‘하이’로 천이되어 활성화되어 워드라인(WL)은 구동을 정지하게 되고 컬럼 선택 라인(CSL)은 프리차지 상태가 된다.
도 7은 본 발명의 일실시예에 따른 PSRAM에서 내부 리프레쉬 요청 신호가 발생한 경우의 독출 동작을 나타내는 타이밍도로서, 리프레쉬 요청신호(refreqp)가 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’로 천이하기 전에 발생된 경우를 예를 들어 설명한다.
도 7을 참조하면, 먼저 외부 어드레스(ADQ[n:0])가 입력되고, 하위 바이트 신호(/LB) 및 상위 바이트 신호(/UP)가 논리 ‘로우’로 활성화된 상태에서, 칩 인에이블 신호(/CE)가 활성화되고, 이어 어드레스 데이터 유효 신호(/ADV)가 활성화되면, 액티브 동기 신호(avdrcvp)는 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)가 모두 논리 ‘로우’인 구간에서 논리 ‘로우’가 되어 활성화된다.
여기서, 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’로 천이하여 활성화 상태가 되기 이전에 리프레쉬 요청신호(refreqp)가 발생하게 되고, 상기 리프레쉬 요청신호(refreqp)에 상응하여 생성된 액티브 제어신호(act)에 의해 리프레쉬 사이클(refresh cycle)이 먼저 수행된다.
리프레쉬 사이클이 수행된 후 액티브 동기 신호(avdrcvp)가 논리 ‘로우’에서 논리 ‘하이’로 천이하게 되면 액티브 동기 신호(avdrcvp)의 상승 에지에 동기되어 액티브 제어신호(act)가 논리 ‘로우’에서 논리 ‘하이’로 활성화되고, 액티브 제어신호(act)의 상승 에지에서 독출을 위한 노말 사이클이 시작된다.
독출 노말 사이클은 도 6에 도시된 독출 노말 사이클과 동일하게 수행되므로 상세한 설명을 생략한다.
도 8은 본 발명의 일 실시예에 따른 PSRAM에서 어드레스 스큐가 발생한 경우의 독출 동작을 나타내는 타이밍도로서 PSRAM의 내부에서 리프레쉬 요청 신호(refreqp)가 먼저 발생한 후 어드레스 데이터 유효 신호(/ADV)가 활성화 상태에서 어드레스에 천이가 발행한 경우를 나타낸다.
도 8를 참조하면, 먼저 외부 어드레스(ADQ[n:0])가 입력되고, 하위 바이트 신호(/LB) 및 상위 바이트 신호(/UP)가 논리 ‘로우’로 활성화된 상태에서, 칩 인에이블 신호(/CE)가 활성화되고, 이어 어드레스 데이터 유효 신호(/ADV)가 활성화되면, 액티브 동기 신호(avdrcvp)는 칩 인에이블 신호(/CE) 및 어드레스 데이터 유효 신호(/ADV)가 모두 논리 ‘로우’인 구간에서 논리 ‘로우’가 되어 활성화된다.
여기서, 어드레스 데이터 유효 신호(/ADV)가 논리 ‘로우’로 천이하여 활성화 상태가 되기 이전에 리프레쉬 요청신호(refreqp)가 발생하게 되고, 상기 리프레쉬 요청신호(refreqp)에 상응하여 생성된 액티브 제어신호(act)에 의해 리프레쉬 사이클(refresh cycle)이 먼저 수행된다.
그리고, 어드레스 데이터 유효 신호(/ADV)가 활성화 상태(즉, /ADV가 논리 ‘로우’)로 있는 동안 외부 어드레스에 천이가 발생하게 된다.
그러나, 본 발명의 일 실시예에 따른 PSRAM에서는 어드레스 천이와는 상관없이 어드레스 데이터 유효 신호(/ADV) 및 칩 인에이블 신호(/CE)에 기초하여 액티브 동기 신호(avdrcvp)가 생성되고, 상기 생성된 액티브 동기 신호(avdrcvp)의 상승 에지에 동기되어 노말 사이클을 위한 액티브 제어신호(act)가 생성되기 때문에 어 드레스 데이터 유효 신호(/ADV)가 활성화 상태에서 어드레스의 천이가 발생해도 리프레쉬 사이클이 종료되면 프리차지 상태를 계속 유지하고, 액티브 동기 신호(avdrcvp)의 상승 에지에서 어드레스를 래치하고 독출을 위한 노말 사이클을 수행하게 된다.
독출 노말 사이클은 도 6에 도시되고 설명된 독출 노말 사이클과 동일하게 수행되므로 중복을 피하기 위해 상세한 설명을 생략한다.
도 8에 도시된 바와 같이 본 발명의 일 실시예에 따른 PSRAM에서 소정의 사이클 타임 동안 어드레스 스큐가 발생해도 무효 어드레스에 의한 무효 노말 사이클을 수행하지 않기 때문에 전체 어드레스 액세스 타임(tAA)이 증가하지 않게 된다.
도 9는 본 발명의 일실시예에 따른 PSRAM에서 어드레스 셋업 타임에 따른 어드레스 액세스 타임의 변화를 나타내는 그래프이다.
도 9에서는 PSRAM의 어드레스 액세스 타임(tAA)의 허용 최대값이 70ns로 규정되고, 어드레스 홀드 타임(tAVH)이 5ns, 출력 인에이블 타임(tOE)이 20ns로 고정되고, 어드레스 데이터 유효 신호(/ADV)의 활성화(즉, 논리 ‘로우’) 구간이 40ns인 경우, 어드레스 셋업 타임(tAVS)의 변화에 대한 어드레스 액세스 타임(tAA)의 변화를 도시하였다.
여기서 출력 인에이블 타임(tOE)는 출력 인에이블 신호(/OE)가 활성화된 후부터 유효한 데이터가 출력될 때까지의 지연시간을 나타낸다.
도 9를 참조하면, 어드레스 액세스 타임(tAA)은 어드레스 셋업 타임(tAVS), 어드레스 홀드 타임(tAVH) 및 출력 인에이블(tOE)를 합한 시간이기 때문에 어드레 스 셋업 타임(tAVS)이 적은 값을 가질수록 어드레스 액세스 타임(tAA)도 적은 값을 가지게 된다.
또한, 어드레스 셋업 타임(tAVS)에 상관없이 어드레스 액세스 타임(tAA)이 규정된 허용 최대값인 70ns를 초과하지 않음을 알 수 있다.
상기와 같은 의사 스태틱 랜덤 액세스 메모리 장치, 메모리 장치 및 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법에 따르면, 어드레스 천이 검출부에 의한 어드레스 천이를 검출하지 않고 어드레스 데이터 유효 신호 및 칩 인에이블 신호가 모두 논리 ‘로우’로 활성화된 경우에만 액티브 동기 신호를 생성하고, 액티브 동기 신호의 상승 에지에 동기되어 액티브 제어신호가 생성된다. 그리고 상기 생성된 액티브 제어신호에 동기되어 독출 또는 기록을 위한 노말 사이클을 수행한다.
따라서, 어드레스 데이터 유효 신호가 활성화 상태에서 어드레스의 천이 즉, 어드레스 스큐가 발생하는 경우에도 무효 어드레스에 의한 무효 노말 사이클을 수행하지 않게 되어 PSRAM의 오동작을 방지할 수 있고, 무효 노말 사이클의 수행으로 인한 어드레스 액세스 타임의 상승을 방지할 수 있어 PSRAM의 규정을 만족시킬 수 있다.
또한, 어드레스 스큐에 의한 무효 노말 사이클을 수행하지 않기 때문에 불필요한 동작으로 인한 전력 소모를 줄일 수 있고, 어드레스의 천이를 검출하지 않기 때문에 어드레스 천이를 검출하기 위한 회로를 구비하지 않게 되어 PSRAM 장치의 구성이 간단하다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 복수의 단위 메모리 셀을 가지는 메모리 어레이; 및
    어드레스 천이에 상관없이 외부로부터 제공된 어드레스 데이터 유효 신호가 활성화 상태인 제1 논리 레벨에서 비활성화 상태인 제2 논리 레벨로 천이되면 상기 메모리 어레이로부터 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 제어부를 포함하는 의사 스태틱 랜덤 액세스 메모리 장치.
  2. 제1항에 있어서, 상기 제어부는 상기 어드레스 데이터 유효 신호의 천이에 응답하여 상기 액티브 제어 신호를 생성하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제어부는
    칩 인에이블 신호 및 상기 어드레스 데이터 유효 신호가 모두 논리 ‘로우 ’로 활성화 된 구간에서 액티브 동기 신호를 논리 ‘로우’로 활성화시키고, 상기 액티브 동기 신호가 논리 ‘로우’에서 논리 ‘하이’로 천이하는 상승 에지에 기초하여 상기 액티브 제어 신호를 생성하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  5. 제4항에 있어서, 상기 어드레스 데이터 유효 신호와 상기 액티브 동기 신호는 동일한 논리 ‘로우’의 펄스폭을 가지는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  6. 제1항에 있어서, 상기 제어부는
    상기 어드레스 데이터 유효 신호가 논리 ‘로우’로 활성화 상태가 되기 이전에 리프레쉬 리퀘스트 요청 신호가 먼저 발생한 경우는 리프레쉬 사이클을 먼저 수행하기 위한 액티브 제어 신호를 생성하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  7. 제1항에 있어서, 상기 제어부는
    어드레스 데이터 유효 신호, 칩 인에이블 신호, 하위 바이트 신호, 상위 바이트 신호, 출력 인에이블 신호 및 기록 인에이블 신호 중 적어도 하나의 신호를 입력받고 입력받은 신호를 디코딩한 후 디코딩된 신호를 출력하는 커맨드 디코더;
    상기 어드레스 데이터 유효 신호 및 상기 칩 인에이블 신호가 모두 논리 ‘ 로우’로 활성화 되는 구간에서 논리 ‘로우’로 활성화되는 액티브 동기 신호를 생성하는 액티브 검출부; 및
    상기 액티브 동기 신호가 논리 ‘로우’에서 논리 ‘하이’로 천이하는 상승 에지에 동기되어 상기 액티브 제어 신호를 생성하는 액티브 커맨드 생성부를 포함하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  8. 제7항에 있어서, 상기 제어부는
    소정 주기마다 리프레쉬 요청 신호를 생성하여 상기 액티브 커맨드 생성부에 제공하는 리프레쉬 오실레이터를 더 포함하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  9. 제1항에 있어서, 상기 의사 스태틱 랜덤 액세스 메모리 장치는
    제1 크기를 가지는 어드레스 버스와 제2 크기를 가지는 데이터 버스를 포함하고, 상기 제2 크기를 가지는 데이터 버스는 상기 제1 크기를 가지는 어드레스 비트의 하위 비트를 공유하여 사용하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치.
  10. 리프레쉬 동작을 수행하는 메모리 장치에 있어서,
    복수의 단위 메모리 셀을 가지는 메모리 어레이; 및
    어드레스 데이터 유효 신호 및 칩 인에이블 신호를 제공받고 어드레스의 천이에 상관없이 상기 어드레스 데이터 유효신호가 활성화 상태인 제1 논리 레벨에서 제2 논리 레벨로 천이되면 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 제어부를 포함하는 메모리 장치.
  11. 삭제
  12. 제10항에 있어서, 상기 제어부는
    칩 인에이블 신호 및 상기 어드레스 데이터 유효 신호가 모두 논리 ‘로우’로 활성화 된 구간에서 액티브 동기 신호를 논리 ‘로우’로 활성화시키고, 상기 액티브 동기 신호가 논리 ‘로우’에서 논리 ‘하이’로 천이하는 상승 에지에 기초하여 상기 액티브 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  13. 어드레스 데이터 유효 신호 및 칩 인에이블 신호가 제공되는 단계; 및
    어드레스 천이에 상관없이 상기 어드레스 데이터 유효신호가 활성화 상태인 제1 논리 레벨에서 비활성화 상태인 제2 논리 레벨로 천이되면 데이터를 독출하는 독출 노말 사이클 및 상기 메모리 어레이에 데이터를 기록하는 기록 노말 사이클 중 어느 하나의 노말 사이클을 수행하기 위한 액티브 제어신호를 생성하는 단계를 포함하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법.
  14. 삭제
  15. 제13항에 있어서, 상기 액티브 제어신호를 생성하는 단계는
    상기 칩 인에이블 신호 및 상기 어드레스 데이터 유효 신호가 모두 논리 ‘로우’로 활성화 된 구간에서 액티브 동기 신호를 논리 ‘로우’로 활성화시키는 단계; 및
    상기 액티브 동기 신호가 논리 ‘로우’의 활성화 상태에서 논리 ‘하이’의 비활성화 상태로 천이되는 상승 에지에 기초하여 상기 액티브 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 어드레스 데이터 유효 신호와 상기 액티브 동기 신호는 동일한 논리 ‘로우’의 펄스폭을 가지는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법.
  17. 제13항에 있어서, 상기 액티브 제어신호를 생성하는 단계는
    상기 어드레스 데이터 유효 신호가 논리 ‘로우’로 활성화 상태가 되기 이전에 리프레쉬 리퀘스트 요청 신호가 먼저 발생한 경우는 리프레쉬 사이클을 먼저 수행하기 위한 액티브 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법.
  18. 제13항에 있어서, 상기 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법은
    상기 액티브 제어 신호에 기초하여 독출을 위한 노말 사이클 및 기록을 위한 노말 사이클 중 어느 하나의 노말 사이클을 수행하는 단계를 더 포함하는 것을 특징으로 하는 의사 스태틱 랜덤 액세스 메모리 장치의 동작 방법.
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