JP4407972B2 - 非同期式半導体記憶装置 - Google Patents

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Description

本発明は、非同期式半導体記憶装置に関し、さらに詳しくは、ダイナミックメモリセルを用いた非同期式疑似ＳＲＡＭ(Static Random Accesses Memory)に関する。
従来、書き換え可能な半導体記憶装置としては、ＳＲＡＭ及びＤＲＡＭ(Dynamic Random Accesses Memory)が広く用いられている。ＳＲＡＭは主として高速動作を必要とするところに、ＤＲＡＭは主として大記憶容量を必要とするところに用いられている。
ＤＲＡＭでは、メモリセルから読み出されるデータ信号が微小であるために、読み出し前にビット線を所定電圧にプリチャージ・イコライズしておき、ワード線を駆動してメモリセルの記憶ノードをビット線と接続し、ビット線に現れた微小なデータ信号をセンスアンプで増幅し、ビットスイッチをオンにしてメモリセルアレイ外にデータを読み出し、その後かほぼ同時に、もとのメモリセルにデータをリストアし、ビット線をプリチャージ・イコライズする、という一連の動作を行う必要がある。書き込みの場合も上記リストアの前に外部からの書込データをビット線に送り込む以外はほぼ同様の動作を行う。このような一連の動作は一旦ワード線を駆動し始めると途中で止めることができない。リードサイクルにせよ、ライトサイクルにせよ、ワード線の駆動でメモリセルからデータが破壊的に読み出されるからである。
ところで、携帯電話に代表される携帯機器では、使いやすさと必要な記憶容量がそれほど大きくなかったことからＳＲＡＭが多く使われてきたが、近年、画像などデータ量の大きい利用形態をサポートするため、大記憶容量が可能なＤＲＡＭと同じダイナミックメモリセルを用いながら外部インターフェースや外部からの制御方法はＳＲＡＭと同じかほぼ同じである擬似ＳＲＡＭ（ＰＳＲＡＭ、ＶＳＲＡＭ等）が使われるようになってきている。擬似ＳＲＡＭはダイナミックメモリセルを用いているため、リフレッシュ動作が必要であり、外部からリフレッシュの指示をする必要があるタイプと、その必要がないタイプとがある。もちろん、リフレッシュの指示をする必要がないタイプの方が使いやすさでは勝っているが、リフレッシュ制御を擬似ＳＲＡＭ内で完結させる必要があるため、そのような擬似ＳＲＡＭの構成や制御は複雑になる。また、擬似ＳＲＡＭの外部インターフェースは同期式ＳＲＡＭと同様のものが主流である。ダイナミックメモリセルを用いると、上述のように一連の動作を完結する必要があるため、同期式の方が設計しやすいからと考えられる。しかし最近は、非同期式ＳＲＡＭと同様のインターフェースを目指した疑似ＳＲＡＭが提案され始めている。
たとえば特開２００２−２６９９７７号公報（特許文献１）は、ダイナミックメモリセルを用いた非同期式疑似ＳＲＡＭを開示している。この疑似ＳＲＡＭでは、ＡＴＤ(Address Transition Detection)回路によりアドレス信号の遷移が検知され、ＡＴＤ信号が生成される。このＡＴＤ信号は、アレイアクセスに必要な期間（たとえば１００ｎｓ）活性化される。そして、このＡＴＤ信号に基づいて内部回路制御信号が生成され、ロウ系回路及びカラム系回路が制御される。ここで、ＡＴＤ信号、つまり内部回路制御信号の活性期間が長くなる理由として、「メモリのロウ系の例えば読み出し動作は、ロウアドレスをラッチし、アドレスに基づくワード線を選択してメモリセルのデータをビット線に読み出し、ビット線に生じた微小電位をセンスアンプでセンス増幅してビット線の電位の決着を付けるという一連の動作を行うからである。」と記載されている（同公報００１８段落）。
すなわち、この疑似ＳＲＡＭは、アドレス信号の遷移を起点として見かけ上非同期の動作を行うが、アドレス信号が遷移し、内部回路制御信号が一旦活性化されると、その長い活性期間中は新たにアクセス要求が来ても受け付けられず、すべて無視されてしまう。
また、非同期式ＳＲＡＭの仕様では、チップイネーブル信号／ＣＥの活性化から上記一連の動作に要するアクセス所要時間の経過前にライトイネーブル信号／ＷＥを活性化して書込要求を行ってもよいが、特許文献１記載の擬似ＳＲＡＭはこの仕様さえも満足していない。すなわち、ライトイネーブル信号／ＷＥが活性化されるか否かはチップイネーブル信号／ＣＥが活性化された時点では予測できないので、ライトイネーブル信号／ＷＥが活性化されない場合に備え、この疑似ＳＲＡＭは読出動作を開始せざるを得ない。チップイネーブル信号／ＣＥの活性化時点におけるライトイネーブル信号／ＷＥの不活性は読出要求を意味するからである。したがって、一旦読出動作を開始してしまうと、上記一連の動作が終了するまでは新たなアクセス要求を受け付けることができない。
また、特開２００３−３０８６９２号公報（特許文献２）は、ライトイネーブル信号／ＷＥの立ち上がりが遅い場合の対策を提案している。非同期式ＳＲＡＭは、ライトイネーブル信号／ＷＥ及びチップイネーブル信号／ＣＥのうち早い方の立ち上がりで書込データを取り込む。非同期式ＳＲＡＭの仕様では、ライトイネーブル信号／ＷＥの立ち上がり時期はライトサイクルの初めからいくら遅くなっても構わないことになっている。そこで、このような場合に対処するため、同公報記載の疑似ＳＡＲＭは、書込動作の場合には内部回路制御信号を別に生成している。しかし、この疑似ＳＲＡＭも、チップイネーブル信号／ＣＥの立ち下がり後のライトイネーブル信号／ＷＥの立ち下がりによる書込要求に対しては、特許文献１記載の疑似ＳＲＡＭと同様に何ら対処できていない。
また、特許第３１７０１４６号公報（特許文献３）は、レイトライト方式を実現した半導体記憶装置を開示しているが、これは同期式ＳＲＡＭであって、非同期式ＳＲＡＭでも非同期式疑似ＳＲＡＭでもない。
以上のように、擬似ＳＲＡＭのインターフェースを非同期式ＳＲＡＭのそれに近づけるための提案はあるが、非同期式ＳＲＡＭの仕様を満足し、動作上も互換性を持つような擬似ＳＲＡＭは未だ実現されていない。
特開２００２−２６９９７７号公報 特開２００３−３０８６９２号公報 特許第３１７０１４６号公報 特願２００５−２５４８７８号（未公開先願）
本発明の目的は、ダイナミックメモリセルを用い、非同期式ＳＲＡＭと互換性を有する非同期式半導体記憶装置を提供することである。
課題を解決するための手段及び発明の効果
本発明による非同期式半導体記憶装置はデータの読出要求及び書込要求が任意のタイミングで与えられる。この非同期式半導体記憶装置は、メモリセルアレイと、アレイ制御回路と、アクセス受付回路と、アクセス起動回路とを備える。メモリセルアレイは、ダイナミックメモリセルを含む。アレイ制御回路は、アクセスイネーブル信号に応答して活性化される。活性化されたアレイ制御回路は、アドレス信号に応答してメモリセルアレイからデータを読み出したり、アドレス信号に応答してメモリセルアレイにデータを書き込んだりする。アレイ制御回路はまた、データの読出又は書込中にビジー信号を発生する。アクセス受付回路は、読出要求又は書込要求を受け付けてアクセス待機信号を活性化し、アクセスイネーブル信号に応答してアクセス待機信号を不活性化する。アクセス起動回路は、アクセス待機信号の活性及びビジー信号の不活性に応答してアクセスイネーブル信号を活性化する。
本発明によれば、まず読出要求又は書込要求がアクセス受付回路で受け付けられ、アクセス待機信号が活性化される。そして、アクセス待機信号が活性化され、かつビジー信号が不活性されたとき、アクセスイネーブル信号が活性化される。これにより、アクセス待機信号が不活性化され、次の読出要求又は書込要求の受付が可能となる。したがって、読出要求又は書込要求が任意のタイミングで与えられても、それに応じて読出動作又は書込動作が実行される。
本発明のある実施の形態において、アクセス受付回路は、アクセス要求信号発生回路と、アクセス待機回路とを含む。アクセス要求信号発生回路は、読出要求又は書込要求に応答してアクセス要求信号を活性化する。アクセス待機回路は、アクセス要求信号の活性に応答してアクセス待機信号を活性化し、アクセスイネーブル信号に応答してアクセス待機信号を不活性化する。
また、他の実施の形態において、アクセス受付回路はさらに、アドレス遷移検知回路を含む。アドレス遷移検知回路は、アドレス信号の遷移を検知してアドレス遷移検知信号を発生する。アクセス要求信号発生回路は、チップイネーブル信号の活性及びライトイネーブル信号の不活性に応答してリードアクセス要求信号を活性化し、チップイネーブル信号の活性及びライトイネーブル信号の活性に応答してライトアクセス要求信号を活性化し、チップイネーブル信号の活性、ライトイネーブル信号の不活性及びアドレス遷移検知信号の活性に応答してアドレスアクセス要求信号を活性化する。アクセス待機回路は、リードアクセス要求信号、ライトアクセス要求信号又はアドレスアクセス要求信号の活性に応答してアクセス待機信号を活性化する。この場合、非同期ＳＲＡＭの仕様に準拠した３種類のアクセス要求はすべて受け付けられ、１種類のアクセス待機信号にまとめられる。
また、他の実施の形態において、非同期式半導体記憶装置はさらに、論理回路を備える。論理回路は、チップイネーブル信号の活性及びライトイネーブル信号の活性に応答して内部ライトイネーブル信号を活性化する。アレイ制御回路は内部ライトイネーブル信号が不活性化されたときメモリセルアレイにデータを取り込む。この場合、チップイネーブル信号及びライトイネーブル信号がともに活性状態からそのうち一方が不活性化されたとき、外部から与えられているデータがメモリセルアレイに取り込まれる。よって、この非同期式半導体記憶装置は非同期式ＳＲＡＭの仕様に準拠している。
また、さらに他の実施の形態において、非同期式半導体記憶装置はさらに、ラッチ回路を備える。ラッチ回路は、アクセスイネーブル信号に応答してアドレス信号及びライトイネーブル信号をラッチし、アレイ制御回路に与える。この場合、アレイ制御回路は、アレイアクセスを開始した時点で与えられているアドレス信号及びライトイネーブル信号に応答してデータの読出又は書込動作を実行する。したがって、最後に受け付けられたアクセス要求が有効となり、それ以前に受け付けられたアクセス要求は無視される。そのため、無駄な動作は実行されない。
また、さらに他の実施の形態において、非同期式半導体記憶装置はさらに、レジスタと、ラッチ回路とを備える。レジスタは、チップイネーブル信号及びライトイネーブル信号が活性化された後にチップイネーブル信号又はライトイネーブル信号が不活性されたとき外部から与えられるアドレス信号及びデータを保持する。ラッチ回路は、ライトイネーブル信号が活性化されているとき、アクセスイネーブル信号に応答してレジスタに保持されたアドレス信号をラッチする。アレイ制御回路は、ラッチ回路にラッチされたアドレス信号に応答してレジスタに保持されたデータを取り込む。この場合、データは遅れて、すなわち次の書込要求が来たときに書き込まれる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。なお、外部信号の前に付された／（スラッシュ）は、その外部信号が論理ロウレベルで活性であることを示す。内部信号の前に付されたｂは、その内部信号が論理ロウレベルで活性であることを示す。以下、論理ロウを「Ｌ」と記し、論理Ｈレベルを「Ｈ」と記す。
［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態による非同期式疑似ＳＲＡＭ１０は、メモリセルアレイ１１と、アレイ制御回路１２と、入出力回路１３と、アクセス受付回路１４と、アクセス起動回路１５と、ＯＲ回路１６と、ラッチ回路１７とを備える。この非同期式疑似ＳＲＡＭ１０は非同期式ＳＲＡＭと互換性を有し、データの読出要求及び書込要求を任意のタイミングで受け付けることができる。
メモリセルアレイ１１は、行列に配置された複数のダイナミックメモリセル１８を含む。各ダイナミックメモリセル１８はトランジスタ（図示せず）とキャパシタ（図示せず）とからなり、電荷をキャパシタに蓄積することで１ビットのデータを記憶する。メモリセルアレイ１１はさらに、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対（図示せず）とを含む。ダイナミックメモリセル１８は、ワード線とビット線対との交差点に対応して配置される。
アレイ制御回路１２はアクセスイネーブル信号ｂＡＥに応答して活性化され、外部から与えられたｎビットのアドレス信号Ａ１〜Ａｎに応答してメモリセルアレイ１１にアクセスする。具体的には、アレイ制御回路１２は、メモリセルアレイ１１からｍビットのデータを読み出し、出力データ信号ＤＯ１〜ＤＯｍとして入出力回路１３経由で出力し、また、入出力回路１３経由で与えられたｍビットの入力データ信号ＤＩ１〜ＤＩｍをメモリセルアレイ１１に書き込む。アレイ制御回路１２はまた、リフレッシュイネーブル信号ｂＲＥＦＥＮＢに応答してメモリセルアレイ１１をリフレッシュする。アレイ制御回路１２は動作中にビジー信号ｂＢＵＳＹを活性化する。
リフレッシュ方法としては、たとえば特願２００５−２５４８７８号（未公開先願）に開示された方法を採用してもよいが、外部アクセスを妨げないように適切に制御されたリフレッシュイネーブル信号ｂＲＥＦＥＮＢが生成されるならどのような方法でもよい。前述の未公開先願に従う場合は、リフレッシュ要求に応じてリフレッシュ待機信号を発生するリフレッシュ待機回路（図示せず）と、リフレッシュイネーブル信号ｂＲＥＦＥＮＢを発生するリフレッシュ起動回路（図示せず）とを設ければよい。リフレッシュ起動回路は、アクセス待機信号ｂＥＣＰの不活性（Ｈレベル）、リフレッシュ待機信号の活性、及びビジー信号ｂＢＵＳＹの不活性（Ｈレベル）に応答してリフレッシュイネーブル信号ｂＲＥＦＥＮＢを発生する。リフレッシュイネーブル信号ｂＲＥＦＥＮＢはアクセス待機信号ｂＥＣＰが活性（Ｌレベル）の間は抑止される。アクセス起動回路１５や他の外部アクセス制御回路を直接制御するような信号はリフレッシュ待機回路やリフレッシュ起動回路から出力されない。アクセス起動回路１５はアレイ制御回路１２からのビジー信号ｂＢＵＳＹをモニタしていれば十分である。この非同期式擬似ＳＲＡＭ１０は自身でリフレッシュを実行するが、外部からの指示に応じてリフレッシュを実行するようにしてもよい。
アレイ制御回路１２は周知の構成を有するので特に図示しないが、具体的には、プリデコーダ、行デコーダ、列デコーダ、ビットスイッチ、センスアンプ、デコーダ及びセンスアンプ用の制御回路などからなる。
入出力回路１３は、データ信号ＤＯ１〜ＤＯｍの出力、データ信号ＤＩ１〜ＤＩｍの入力、外部アドレス信号Ａ１〜Ａｎの入力、制御信号の入力などを行う。制御信号は、外部チップイネーブル信号／ＣＥ、外部ライトイネーブル信号／ＷＥ、外部出力イネーブル信号／ＯＥなどを含む。具体的には、入出力回路１３は、外部チップイネーブル信号／ＣＥに応答して内部チップイネーブル信号ｂＣＥを発生する。入出力回路１３はまた、外部ライトイネーブル信号／ＷＥに応答して内部ライトイネーブル信号ｂＷＥを発生する。
アクセス受付回路１４は、外部から与えられるアクセス要求（読出要求又は書込要求）を受け付けてアクセス待機信号ｂＥＣＰを活性化し、アクセスイネーブル信号ｂＡＥに応答してアクセス待機信号ｂＥＣＰを不活性化する。アクセス起動回路１５は、アクセス待機信号ｂＥＣＰの活性（Ｌレベル）及びビジー信号ｂＢＵＳＹの不活性（Ｈレベル）に応答してアクセスイネーブル信号ｂＡＥを発生する。ＯＲ回路１６は、内部チップイネーブル信号ｂＣＥの活性（Ｌレベル）及び内部ライトイネーブル信号ｂＷＥの活性（Ｌレベル）に応答して内部ライトイネーブル信号ｂＷＥＩを活性（Ｌレベル）にする。ラッチ回路１７は遅延フリップフロップ（ＤＦＦ）からなり、アクセスイネーブル信号ｂＡＥに応答して外部アドレス信号Ａ１〜Ａｎをラッチし、アレイ制御回路１２に与える。ラッチ回路１７はまた、アクセスイネーブル信号ｂＡＥに応答して内部ライトイネーブル信号ｂＷＥをラッチし、内部ライトイネーブル信号ｂＷＥＬとしてアレイ制御回路１２に与える。
アクセス受付回路１４は、具体的には、アクセス要求信号発生回路２０と、アクセス待機回路２１とを含む。アクセス要求信号発生回路２０は、アクセス要求に応答して各種アクセス要求信号ＡＲＲ，ＡＲＷ，ＡＲＡを活性化する。アクセス待機回路２１は、アクセス要求信号ＡＲＲ，ＡＲＷ，ＡＲＡの活性（Ｈレベル）に応答してアクセス待機信号ｂＥＣＰを活性化し、アクセスイネーブル信号ｂＡＥに応答してアクセス待機信号ｂＥＣＰを不活性化する。
アクセス受付回路１４はさらに、アドレス遷移検知（ＡＴＤ）回路１９を含む。ＡＴＤ回路１９は、アドレス信号Ａ１〜Ａｉの遷移を検知してアドレス遷移検知信号ＡＴＤを発生する。ＡＴＤ回路１９には、ｎビットのアドレス信号Ａ１〜Ａｎのうち対象となるｉビットのアドレス信号Ａ１〜Ａｉが与えられる。
より具体的には、アクセス要求信号発生回路２０は、内部チップイネーブル信号ｂＣＥの活性（Ｌレベル）及び内部ライトイネーブル信号ｂＷＥの不活性（Ｈレベル）という読出要求に応答してリードアクセス要求信号ＡＲＲを活性化する。アクセス要求信号発生回路２０はまた、内部チップイネーブル信号ｂＣＥの活性（Ｌレベル）及び内部ライトイネーブル信号ｂＷＥの活性（Ｌレベル）という書込要求に応答してライトアクセス要求信号ＡＲＷを活性化する。アクセス要求信号発生回路２０はまた、内部チップイネーブル信号ｂＣＥの活性（Ｌレベル）、内部ライトイネーブル信号ｂＷＥの不活性（Ｈレベル）及びアドレス遷移検知信号ＡＴＤの活性（Ｈレベル）という読出要求に応答してアドレスアクセス要求信号ＡＲＡを活性化する。アクセス待機回路２１はアクセスイネーブル信号ｂＡＥに応答してリセットされ、アクセス待機信号ｂＥＣＰをＨレベルに不活性化する。アクセス待機回路２１はまた、リードアクセス要求信号ＡＲＲ、ライトアクセス要求信号ＡＲＷ又はアドレスアクセス要求信号ＡＲＡの活性（Ｈレベル）に応答してアクセス待機信号ｂＥＣＰをＬレベルに活性化する。
［ＡＴＤ回路］
図２を参照して、ＡＴＤ回路１９は、ｉ個の遅延回路１９１と、ｉ個の排他的ＯＲ回路１９２と、ＯＲ回路１９３とを含む。排他的ＯＲ回路１９２の各々は、対応する１ビットのアドレス信号Ａｋ（ｋ＝１〜ｉ）が変化すると、遅延回路１９１の遅延時間分だけ出力信号をＨレベルにする。したがって、アドレス信号Ａ１〜Ａｉのうち少なくとも１ビットが変化すると、ＯＲ回路１９３はパルス状のアドレス遷移検知信号ＡＴＤを発生する。
［アクセス要求信号発生回路］
図３を参照して、アクセス要求信号発生回路２０は、インバータ２０１〜２０３と、ＮＡＮＤ回路２０４〜２０６と、パルス発生回路２０７〜２０９とを含む。パルス発生回路２０７は図４に示すように微分回路であり、遅延反転回路２１０と、論理回路２１１とを含む。遅延反転回路２１０は入力信号を所定時間遅延させかつ反転させる。したがって、パルス発生回路２０７は入力信号の立ち下がりに応答して所定幅を有するＨレベルのパルス信号を発生する。他のパルス発生回路２０８及び２０９も同様である。
非同期式ＳＲＡＭの仕様に準じ、アクセス要求信号発生回路２０は、外部チップイネーブル信号／ＣＥがＬレベルのときしか外部からのアクセス要求を受け付けないように、Ｌレベルのチップイネーブル信号ｂＣＥに応答して活性化される。ライトイネーブル信号ｂＷＥがＨレベルの間にチップイネーブル信号ｂＣＥがＬレベルになったとき、又はチップイネーブル信号ｂＣＥがＬレベルの間にライトイネーブル信号ｂＷＥがＨレベルになったとき、短いパルス状のリードアクセス要求信号ＡＲＲが出力される。また、ライトイネーブル信号ｂＷＥがＬレベルの間にチップイネーブル信号ｂＣＥがＬレベルになったとき、又はチップイネーブル信号ｂＣＥがＬレベルの間にライトイネーブル信号ｂＷＥがＬレベルになったとき、短いパルス状のライトアクセス要求信号ＡＲＷが出力される。また、チップイネーブル信号ｂＣＥがＬレベルでかつライトイネーブル信号ｂＷＥがＨレベルの間にアドレス遷移検知信号ＡＴＤがＨレベルになったとき、短いパルス状のアドレスアクセス要求信号ＡＲＡが出力される。非同期式ＳＲＡＭでもアドレス信号の遷移で書込動作を起動することは許容されていない。メモリセル１８に意図しないデータを書き込む可能性があるからである。したがって、ライトイネーブル信号ｂＷＥがＬレベルのときには、アドレスアクセス要求信号ＡＲＡは出力されない。
［アクセス待機回路］
図５を参照して、アクセス待機回路２１は、パルス発生回路２１２と、Ｐチャネル電界効果トランジスタ２１３〜２１５と、Ｎチャネル電界効果トランジスタ２１６〜２１９と、インバータ２２０，２２１とを含む。パルス発生回路２１２は、図６に示すように、遅延反転回路２２２と、論理回路２２３と、インバータ２２４とを含み、入力信号の立ち下がりに応答して所定幅を有するＬレベルのパルス信号を発生する。
Ｐチャネル電界効果トランジスタ２１３は、電源ノード２２５と状態ノード２２６との間に接続される。パルス発生回路２１２は、アクセスイネーブル信号ｂＡＥに応答してＰチャネル電界効果トランジスタ２１３を所定期間オンにする。Ｐチャネル電界効果トランジスタ２１４は電源ノード２２５と状態ノード２２６との間に接続され、リセット信号ｂＲＥＳＥＴに応答してオンになる。Ｐチャネル電界効果トランジスタ２１５は電源ノード２２５と状態ノード２２６との間に接続され、インバータ２２０の出力端子に接続されたゲートを有する。Ｎチャネル電界効果トランジスタ２１６は接地ノード２２７と状態ノード２２６との間に接続され、リードアクセス要求信号ＡＲＲに応答してオンになる。Ｎチャネル電界効果トランジスタ２１７は接地ノード２２７と状態ノード２２６との間に接続され、ライトアクセス要求信号ＡＲＷに応答してオンになる。Ｎチャネル電界効果トランジスタ２１８は接地ノード２２７と状態ノード２２６との間に接続され、アドレスアクセス要求信号ＡＲＡに応答してオンになる。Ｎチャネル電界効果トランジスタ２１９は接地ノード２２７と状態ノード２２６との間に接続され、インバータ２２０の出力端子に接続されたゲートを有する。ここで、トランジスタ２１５及び２１９のサイズ、具体的にはＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）は、他のトランジスタ２１３，２１４，２１６〜２１８のそれよりも小さい。したがって、トランジスタ２１５及び２１９の駆動力は他のトランジスタ２１３，２１４，２１６〜２１８のそれよりも小さい。
電源投入時等にリセット信号ｂＲＥＳＥＴがＬレベルになるので、トランジスタ２１４がオンになり、状態ノード２２６が電源電位ＶＣＣに初期化される。したがって、トランジスタ２１５がオンになり、トランジスタ２１９がオフになる。その結果、状態ノード２２６がＨレベルにラッチされ、アクセス待機信号ｂＥＣＰはＨレベルに不活性化される。
もしリードアクセス要求信号ＡＲＲが一時的にＨレベルになると、トランジスタ２１６がオンになる。もしライトアクセス要求信号ＡＲＷが一時的にＨレベルになると、トランジスタ２１７がオンになる。もしアドレスアクセス要求信号ＡＲＡが一時的にＨレベルになると、トランジスタ２１８がオンになる。トランジスタ２１６〜２１８の駆動力はトランジスタ２１５の駆動力よりも大きいので、トランジスタ２１６〜２１８のいずれかがオンになると、状態ノード２２６は接地電位ＧＮＤまで放電され、上記と逆に、トランジスタ２１５がオフになり、トランジスタ２１９がオンになる。その結果、状態ノード２２６がＬレベルにラッチされ、アクセス待機信号ｂＥＣＰはＬレベルに活性化される。
アクセス待機信号ｂＥＣＰが一旦活性化されると、さらにアクセス要求信号ＡＲＲ，ＡＲＷ，ＡＲＡが活性化されても、アクセス待機信号ｂＥＣＰは活性化されたまま維持される。
アクセス待機信号ｂＥＣＰが活性化された後、アクセスイネーブル信号ｂＡＥがＬレベルになると、トランジスタ２１３が一時的にオンになる。トランジスタ２１３の駆動力はトランジスタ２１９の駆動力よりも大きいので、状態ノード２２６は再び電源電位ＶＣＣまで充電され、リセットされる。その結果、状態ノード２２６がＨレベルにラッチされ、アクセス待機信号ｂＥＣＰはＨレベルに不活性化される。
［アクセス起動回路］
図７を参照して、アクセス起動回路１５は、インバータ１５１，１５２と、ＮＡＮＤ回路１５３〜１５５とを含む。ＮＡＮＤ回路１５４及び１５５はＲＳフリップフロップを構成する。アクセス待機信号ｂＥＣＰがＬレベルでかつビジー信号ｂＢＵＳＹがＨレベルのとき、アクセスイネーブル信号ｂＡＥがＬレベルに活性化される。ビジー信号ｂＢＵＳＹがＬレベルの間、アクセスイネーブル信号ｂＡＥは決して活性化されない。アクセス待機信号ｂＥＣＰは一旦Ｌレベルになると、アクセスイネーブル信号ｂＡＥが活性化されない限り、Ｌレベルを維持するので、ビジー信号ｂＢＵＳＹがＨレベルにリセットされたとき、アクセスイネーブル信号ｂＡＥは活性化される。ビジー信号ｂＢＵＳＹがＬレベルに活性化されると、アクセスイネーブル信号ｂＡＥはＨレベルにリセットされる。アクセス起動回路１５は、リセット信号ｂＲＥＳＥＴに応答して初期化される。
［動作］
次に、非同期式疑似ＳＲＡＭ１０の動作を説明する。
図８は、一般的な非同期式ＳＲＡＭの書込動作の際の外部信号の代表的なタイミング関係を示す。このような外部信号入力の場合、非同期式ＳＲＡＭは次のように動作する。まず、チップイネーブル信号／ＣＥの立ち下りで非同期式ＳＲＡＭは活性化されるが、このときライトイネーブル信号／ＷＥがＨレベルであるため、読出動作を開始する。次に、ライトイネーブル信号／ＷＥがＬレベルに遷移すると、読出動作が継続中であっても、書込動作に切り替る。読出動作が終わっていれば、新たに書込動作が開始される。ライトイネーブル信号／ＷＥの立ち上がりで書込データを取り込んでメモリセルに書き込むが、その後は、チップイネーブル信号／ＣＥがＬレベルで、ライトイネーブル信号／ＷＥがＨレベルにあるため、そのとき与えられているアドレス情報にしたがってメモリセルから読み出されたデータがアクセス時間後にデータ端子に現れる。チップイネーブル信号／ＣＥがＨレベルに戻った時点で非同期式ＳＲＡＭは不活性化される。
非同期式疑似ＳＲＡＭ１０は、図８に示した非同期式ＳＲＡＭの仕様に準じ、チップイネーブル信号／ＣＥ及びライトイネーブル信号／ＷＥの両方がＬレベルにセットされた後、どちらか一方がＨレベルにリセットされたとき、入力データを書込データとして取り込む必要がある。具体的には、外部チップイネーブル信号／ＣＥ又は外部ライトイネーブル信号／ＷＥがＨレベルにリセットされると、図１に示したＯＲ回路１６により内部ライトイネーブル信号ｂＷＥＩがＨレベルにリセットされる。これに応答してアレイ制御回路１２は入力データＤＩ１〜ＤＩｍをメモリセルアレイ１１に取り込む。このようにデータの書込動作においては、ライトイネーブル信号／ＷＥが立ち下がってから再び立ち上がるまでのライト信号パルス幅ｔＷＰの間、書込データの入力を待たなければならない。
図９の前半（左半分）は、メモリセルアレイ１１の非アクセス中に書込要求が来る場合、具体的には、ビジー信号ｂＢＵＳＹがＨレベルの間に、チップイネーブル信号／ＣＥがＬレベルに活性化され、引き続きライトイネーブル信号／ＷＥがＬレベルに活性化される場合を示す。
まず、チップイネーブル信号／ＣＥが立ち下がったとき、ライトイネーブル信号／ＷＥはＨレベルにあるので、アクセス要求信号発生回路２０はパルス状のリードアクセス要求信号ＡＲＲを発生する。これに応答してアクセス待機回路２１はアクセス待機信号ｂＥＣＰをＬレベルに活性化する。このとき、ビジー信号ｂＢＵＳＹは非活性（Ｈレベル）であるので、アクセス起動回路１５は直ちにアクセスイネーブル信号ｂＡＥをＬレベルに活性化する。このとき、内部ライトイネーブル信号ｂＷＥＩは不活性（Ｈレベル）であるので、アクセスイネーブル信号ｂＡＥの活性化に応答してアレイ制御回路１２は読出動作を開始し、ビジー信号ｂＢＵＳＹをＬレベルに活性化する。また、アクセスイネーブル信号ｂＡＥの活性化に応答してラッチ回路１７はアドレス信号Ａ１〜Ａｎ及びライトイネーブル信号ｂＷＥをラッチし、アレイ制御回路１２にライトイネーブル信号ｂＷＥＬとして提供する。アレイ制御回路１２は、ラッチされたライトイネーブル信号ｂＷＥＬに応じて、このサイクルが読出動作であることを決定してもよい。また、アクセスイネーブル信号ｂＡＥの活性化に応答してアクセス待機回路２１はアクセス待機信号ｂＥＣＰをＨレベルにリセットし、次のアクセス要求を受け付け可能な状態に戻る。ビジー信号ｂＢＵＳＹが活性化されると、アクセス起動回路１５はアクセスイネーブル信号ｂＡＥをＨレベルにリセットする。
続いて、チップイネーブル信号／ＣＥがＬレベルにある間に、ライトイネーブル信号／ＷＥが立ち下がると、ＯＲ回路１６は内部ライトイネーブル信号ｂＷＥＩをＬレベルに活性化するとともに、アクセス要求信号発生回路２０はパルス状のライトアクセス要求信号ＡＲＷを発生する。これに応答してアクセス待機回路２１は再びアクセス待機信号ｂＥＣＰをＬレベルに活性化する。このとき、メモリセルアレイ１１は既にリードサイクルに入っており、読出動作が終了するまで次のアクセス動作を開始できないので、アレイ制御回路１２はビジー信号ｂＢＵＳＹをＬレベルに維持する。したがって、この書込要求は待たされ、アクセス待機信号ｂＥＣＰもＬレベルに維持される。
内部サイクル時間が経過し、読出動作が終了すると、アレイ制御回路１２はビジー信号ｂＢＵＳＹをＨレベルにリセットする。このとき、アクセス待機信号ｂＥＣＰは活性（Ｌレベル）であるので、アクセス起動回路１５はアクセスイネーブル信号ｂＡＥをＬレベルに活性化する。このとき、内部ライトイネーブル信号ｂＷＥＩは活性（Ｌレベル）であるので、アクセスイネーブル信号ｂＡＥの活性化に応答してアレイ制御回路１２は書込動作を開始し、ビジー信号ｂＢＵＳＹをＬレベルに活性化する。また、アクセスイネーブル信号ｂＡＥの活性化に応答してラッチ回路１７は書き込み用のアドレス信号Ａ１〜Ａｎをラッチし、アレイ制御回路１２に提供する。ラッチ回路１７はまた、Ｌレベルのライトイネーブル信号ｂＷＥもラッチし、ライトイネーブル信号ｂＷＥＬとしてアレイ制御回路１２に提供する。アレイ制御回路１２は、ラッチされたライトイネーブル信号ｂＷＥＬに応じて、このサイクルが書込動作であることを決定してもよい。
外部ライトイネーブル信号／ＷＥの立ち下がりからライト信号パルス幅ｔＷＰの経過後、外部ライトイネーブル信号／ＷＥが立ち上がると、内部ライトイネーブル信号ｂＷＥＩも立ち上がる。このとき、ラッチされたライトイネーブル信号ｂＷＥＬは活性（Ｌレベル）であるので、アレイ制御回路１２はラッチされたアドレス信号Ａ１〜Ａｎに応答して入力データ信号ＤＩ１〜ＤＩｍをメモリセルアレイ１１に取り込み、その後メモリセル１８に書き込む。内部サイクル時間はライト信号パルス幅ｔＷＰに比べて十分に短いので、ライトイネーブル信号／ＷＥが立ち上がる前に書込動作が開始され、入力データ信号ＤＩ１〜ＤＩｍは確実に書き込まれる。
また、外部ライトイネーブル信号／ＷＥが立ち上がったとき、チップイネーブル信号／ＣＥは活性（Ｌレベル）であるので、アクセス要求信号発生回路２０はリードアクセス要求信号ＡＲＲを発生する。これに応答してアクセス待機回路２１はアクセス待機信号ｂＥＣＰをＬレベルに活性化する。このとき、メモリセルアレイ１１は書込動作中でビジー信号／ＢＵＳＹは活性（Ｌレベル）であるので、この読出要求は待たされる。
本例では、この読出動作が開始される前にアドレス信号Ａ１〜Ａｎが遷移しているので、ＡＴＤ回路１９はアドレス遷移検知信号ＡＴＤを発生する。このとき、チップイネーブル信号／ＣＥがＬレベルでかつライトイネーブル信号／ＷＥがＨレベルであるので、アクセス要求信号発生回路２０はアドレスアクセス要求信号ＡＲＡを発生する。しかし、アクセス待機信号ｂＥＣＰは既にＬレベルにあるので、このまま維持される。
続いて、内部サイクル時間が経過し、書込動作が終了すると、アレイ制御回路１２はビジー信号ｂＢＵＳＹをＨレベルにリセットする。上記と同様に、アクセス待機信号ｂＥＣＰは活性（Ｌレベル）であるので、アクセス起動回路１５はアクセスイネーブル信号ｂＡＥをＬレベルに活性化する。したがって、ラッチ回路１７は読み出し用のアドレス信号Ａ１〜Ａｎをラッチする。アレイ制御回路１２は、ラッチされたアドレス信号Ａ１〜Ａｎに応答してメモリセルアレイ１１からデータ信号を読み出す。
ここでは、遷移後のアドレス信号Ａ１〜Ａｎに応答して読出動作が実行されるが、その前のライトイネーブル信号／ＷＥの立ち上がり時点での読出要求は結果的に無視される。仮にこの読出要求に応じて読出動作が実行されたとしても、読み出された出力データ信号ＤＯ１〜ＤＯｍはその後の読出要求に応じて読み出された出力データ信号ＤＯ１〜ＤＯｍによって上書きされるので、この無視された読出要求はそもそも読出動作を実行する必要のなかったものである。このように無駄な読出動作は実行されない。
一方、図９の後半（右半分）は、メモリセルアレイ１１のアクセス又はリフレッシュ中に書込要求が来る場合、具体的には、ビジー信号ｂＢＵＳＹがＬレベルの間に、チップイネーブル信号／ＣＥがＬレベルに活性化され、引き続きライトイネーブル信号／ＷＥがＬレベルに活性化される場合を示す。
チップイネーブル信号／ＣＥが立ち下がったとき、上記の場合と異なりこの場合はビジー信号ｂＢＵＳＹが活性（Ｌレベル）にあるので、アクセス待機回路２１はアクセス待機信号ｂＥＣＰをＬレベルに活性化し、そのまま維持する。すなわち、この読出要求は待たされる。
続いて、ライトイネーブル信号／ＷＥが立ち下がると、アクセス要求信号発生回路２０はライトアクセス要求信号ＡＲＷを発生する。このときもビジー信号ｂＢＵＳＹはまだ活性（Ｌレベル）にあり、かつアクセス待機信号ｂＥＣＰは既に活性（Ｌレベル）にあるので、この書込要求も待たされる。
続いて、ビジー信号ｂＢＵＳＹがＨレベルにリセットされると、アクセス起動回路１５はアクセスイネーブル信号ｂＡＥをＬレベルに活性化する。これに応答して、アレイ制御回路１２は書込動作を開始し、ラッチ回路１７はアドレス信号Ａ１〜Ａｎ及びＬレベルのライトイネーブル信号ｂＷＥをラッチしてアレイ制御回路１２に提供する。
外部ライトイネーブル信号／ＷＥの立ち下がりからライト信号パルス幅ｔＷＰの経過後、外部ライトイネーブル信号／ＷＥが立ち上がると、アレイ制御回路１２はラッチされたアドレス信号Ａ１〜Ａｎに応答して入力データ信号ＤＩ１〜ＤＩｍをメモリセルアレイ１１に取り込む。なお、書き込まれたデータはライトイネーブル信号／ＷＥの立ち上がりに伴う読出要求に応じて読み出される。これは、通常の非同期式ＳＲＡＭと同じ動作である。ここで、正しいデータの読出を担保しつつ、後述する第２の実施の形態と類似する手法を用いることによって、アレイ制御回路１２による読出動作を省略することも可能である。詳細は、第２の実施の形態を詳述した後に改めて説明する。
このようにビジー信号ｂＢＵＳＹがリセットされたときには既に書込要求が来ているので、その前の読出要求は無視されることになる。しかし、ここで読み出されるデータは次の書込動作で書き換えられる前のものであるから、出力しても無駄である。よって、この場合も無駄な読出動作は実行されない。
この実施の形態では不要な読出要求は無視されているが、受け付けた要求をすべてスタックしていくような通常の待ち制御を採用することも考えられる。通常の待ち制御は待たされた動作がすべて確実に実行されるという意味では安全な制御のように思われるかもしれないが、すべての動作が順次実行されるので、擬似ＳＲＡＭでは正常な動作が行われない場合がある。たとえば図９に示した後半の動作で、最初に受け付けた読出要求を無視することなく読出動作を実行したとすれば、書込動作が開始される前にライトイネーブル信号／ＷＥが立ち上がってしまい、正常な書込動作が行われない。正常な書込動作を実現するためには相当複雑な制御を行う必要がある。
非同期式ＳＲＡＭの動作を起動する入力信号の組み合わせとそのタイミング関係は何通りもあるが、図３に示したアクセス要求信号発生回路２０により３種類のアクセス要求信号ＡＲＲ，ＡＲＷ，ＡＲＡに分類され、さらに図５に示したアクセス待機回路２１により１種類のアクセス待機信号ｂＥＣＰにまとめられている。これらの回路は簡単かつ小規模で、また、読出も書込も共通のアクセス待機信号ｂＥＣＰで処理されるので、アクセス待機信号ｂＥＣＰ以降の制御及びその回路も簡単かつ小規模になる。また、通常の待ち制御に用いられる複雑なスタック回路も用いていない。
次に、図９の前半の動作において、ライト信号パルス幅ｔＷＰがさらに長くなった場合の動作を図１０に示す。外部ライトイネーブル信号／ＷＥがＨレベルにリセットされない限り、書込動作は終了しないので、内部ライトイネーブル信号ｂＷＥＩがＬレベルの間、ビジー信号ｂＢＵＳＹはＬレベルに維持される。そのための回路例を図１１に示す。
図１１を参照して、ビジー制御回路４０は、インバータ４０１〜４０３と、ＮＡＮＤ回路４０４，４０５とを備え、アレイ制御回路１２内に設けられる。ビジー信号ｂＢＵＳＹ０は、内部サイクル開始から最短内部サイクル時間が経過するまでは活性状態であるＬレベルを示し、内部サイクル開始前および内部サイクル開始から最短内部サイクル時間経過後は非活性状態であるＨレベルを示す。ただし、アレイ制御回路１２内では、このようなビジー信号ｂＢＵＳＹ０を別に生成しなくとも、内部ライトイネーブル信号ｂＷＥＩを内部サイクル制御に組み込むことによって、自然な形で、内部ライトイネーブル信号ｂＷＥＩがＬレベルの間はビジー信号ｂＢＵＳＹがＬレベルであるようにすることも可能である。
このように書込データの入力が遅くなると、内部ライトイネーブル信号ｂＷＥＩによって書込動作が待たされ、ライトサイクルが引き伸ばされて内部サイクル時間が長くなる。本発明では、前掲の特許文献２のようにライトサイクルに対して別系統の回路を用いることなく、非同期式ＳＲＡＭで仕様上許容されている長いライトサイクルに自然な形で対応できる。なお、このように入力データが遅れた場合に書込サイクル（外部サイクルも内部サイクルも）が長くなるのは非同期式ＳＲＡＭでも同じである。
以上のように、アクセスイネーブル信号ｂＡＥがＬレベルになった時点における内部ライトイネーブル信号ｂＷＥのレベルに応じてメモリセルアレイ１１のアクセス（読出又は書込）動作が行われるため、アクセス待機信号ｂＥＣＰがＬレベルになっている期間内に来たアクセス要求のうち最後のものが有効となり、それ以前のものは結果的に無視されることになる。無視されるアクセス要求は最終状態に寄与しないので、無駄な内部動作は行われない。よって、メモリセルアレイ１１の空き時間が長くなり、その空き時間をリフレッシュその他の必要な動作に用いることができる。その結果、メモリセルアレイ１１へのアクセス可能性が高くなり、電力消費も低減される。
ただし、無視されるのは読出動作だけであって、書込動作は必ず行われる。これは非同期式ＳＲＡＭの仕様による。非同期式ＳＲＡＭでは、意図されたデータの書き込みを確実に行い、意図されないデータの書き込みは起こらないよう、ライト信号パルス幅ｔＷＰを比較的長くとることを仕様で要求している。そのため、ライト信号パルス幅ｔＷＰの最小値は通常の擬似ＳＲＡＭの内部サイクル時間よりも十分に長い。その結果、ライトイネーブル信号／ＷＥが立ち下がる前にメモリセルアレイ１１が読出又はリフレッシュ動作を開始したとしても、その動作はライトイネーブル信号／ＷＥが立ち上がる前に終了し、次の動作が開始される。
また、これも非同期ＳＲＡＭの仕様であるが、ライトイネーブル信号／ＷＥがＬレベルの間は、上記の理由からアドレス信号Ａ１〜Ａｎもチップイネーブル信号／ＣＥも変化させることが禁じられている。したがって、書込要求が来た後に新たなアクセス要求が来ることはなく、書込要求は常に最新のアクセス要求である。よって、書込要求は無視されることなく、確実に書込動作が行われる。
メモリセルアレイ１１はアクセスイネーブル信号ｂＡＥ又はリフレッシュイネーブル信号ｂＲＥＦＥＮＢに応答して一連の動作を開始し、同時にビジー信号ｂＢＵＳＹを活性化して新たなアクセスを受け付けられない旨をアクセス起動回路１５に通知する。すなわち、活性化されたビジー信号ｂＢＵＳＹはアクセスイネーブル信号ｂＡＥをリセットするとともに、アクセスイネーブル信号ｂＡＥの発生を抑止する。そのため、アクセス待機信号ｂＥＣＰは活性化されたままリセットされず、アクセス要求は待たされる。
以上のように、非同期式擬似ＳＲＡＭ１０は回路構成も単純でかつ回路規模も小さいにもかかわらず、非同期式ＳＲＡＭの仕様を満足するだけでなく、動作上も非同期式ＳＲＡＭと互換性を有する。
［第２の実施の形態］
上述した第１の実施の形態では、図１０に示したようにライト信号パルス幅ｔＷＰが長い場合、内部サイクル時間も長くなってその間リフレッシュ動作等のためにメモリセルアレイ１１及びアレイ制御回路１２を開放できないという問題がある。本発明の第２の実施の形態はこの問題を解決するために、いわゆるレイトライト方式を採用する。
図１２を参照して、第２の実施の形態による非同期式疑似ＳＲＡＭ３０は、上記第１の実施の形態に加え、レジスタ３１と、アドレスセレクタ３２と、アドレスコンパレータ３３と、データセレクタ３４とを備える。レジスタ３１は、内部ライトイネーブル信号ｂＷＥＩがＨレベルに不活性化されたとき、外部から与えられるアドレス信号Ａ１〜Ａｎ及び入力データＤＩ１〜ＤＩｍを一時的に保持する。アドレスセレクタ３２は、ライトイネーブル信号ｂＷＥが活性化されたときレジスタ３１に保持されているアドレス信号Ａ１〜Ａｎを選択し、ライトイネーブル信号ｂＷＥが不活性化されたとき外部から与えられるアドレス信号Ａ１〜Ａｎを選択し、選択したアドレス信号Ａ１〜Ａｎをラッチ回路１７に提供する。アドレスコンパレータ３３は、ライトイネーブル信号ｂＷＥＬが不活性のときに活性化される。活性化されたアドレスコンパレータ３３は、レジスタ３１に保持されたアドレス信号Ａ１〜Ａｎをラッチ回路１７にラッチされたアドレス信号Ａ１〜Ａｎと比較する。アドレスコンパレータ３３は、それらのアドレス信号が一致する場合に一致信号ＭＴをＨレベルに活性化し、一致しない場合に一致信号ＭＴをＬレベルに不活性化する。データセレクタ３４は、一致信号ＭＴが活性（Ｈレベル）の場合にレジスタ３１に保持されている入力データＤＩ１〜ＤＩｍを選択し、一致信号ＭＴが不活性（Ｌレベル）の場合にアレイ制御回路１２からの読出データを選択し、出力データＤＯ１〜ＤＯｍとして入出力回路１３に提供する。第２の実施の形態では、図１１に例示したビジー制御回路４０で行ったように内部ライトイネーブル信号ｂＷＥＩでビジー信号ｂＢＵＳＹの活性（Ｌレベル）状態を引き伸ばす必要はないので、アレイ制御回路１２は内部ライトイネーブル信号ｂＷＥＩをモニタする必要がない。
次に、非同期式疑似ＳＲＡＭ３０の動作を説明する。
ライトイネーブル信号／ＷＥ（ｂＷＥ）がＨレベルの場合、その時点で外部から与えられているアドレス信号Ａ１〜Ａｎがアドレスセレクタ３２で選択され、ラッチ回路１７に提供される。したがって、読出動作は上記第１の実施の形態と同じである。
一方、ライトイネーブル信号／ＷＥ（ｂＷＥ）がＬレベルの場合、レジスタ３１に格納されているアドレス信号Ａ１〜Ａｎがアドレスセレクタ３２で選択され、ラッチ回路１７に提供される。したがって、書込動作は下記のとおり上記第１の実施の形態と異なる。
図１３を参照して、ｎ番目のライトサイクルにおいて、内部ライトイネーブル信号ｂＷＥＩが立ち上がると、その時点で外部から与えられているアドレス信号Ａ１〜Ａｎ及び入力データＤＩ１〜ＤＩｍがレジスタ３１に一時的に格納される。レジスタ３１に格納されたデータＤＩ１〜ＤＩｍは、次の（ｎ＋１）番目のライトサイクルにおいて、レジスタ３１に格納されたアドレス信号Ａ１〜Ａｎに応答してメモリセルアレイ１１に書き込まれる。
より具体的には、チップイネーブル信号／ＣＥ（ｂＣＥ）の立ち下がり後、ライトイネーブル信号／ＷＥ（ｂＷＥ）も立ち下がると、内部ライトイネーブル信号ｂＷＥＩが立ち下がるとともに、パルス状のライトアクセス要求信号ＡＲＷが出力される。その後、ビジー信号ｂＢＵＳＹが立ち上がると、アクセスイネーブル信号ｂＡＥが立ち下がり、アレイ制御回路１２及びメモリセルアレイ１１は内部ライトサイクルに入る。アクセスイネーブル信号ｂＡＥが立ち下がると、レジスタ３１に格納されかつアドレスセレクタ３２で選択されたアドレス信号Ａ１〜Ａｎ及び内部ライトイネーブル信号ｂＷＥＩがラッチ回路１７にラッチされ、アレイ制御回路１２に提供される。アレイ制御回路１２は、レジスタ３１に格納されている入力データＤＩ１〜ＤＩｍを、アクセスイネーブル信号ｂＡＥに応答して取り込む。したがって、アレイ制御回路１２はレジスタ３１に格納されているアドレス信号Ａ１〜Ａｎに応答して、レジスタ３１に格納されている入力データＤＩ１〜ＤＩｍをメモリセルアレイ１１に書き込む。
このように入力データのメモリセルアレイ１１への実際の書き込みは次のライトサイクルまで持ち越されるので、次のライトサイクルに入る前にその入力データの読出要求が来た場合、その入力データはメモリセルアレイ１１には存在しない。そこで、レジスタ３１に一時的に保持されている入力データを出力データとして外部に提供するために、レジスタ３１に格納されているアドレス信号はラッチ回路１７にラッチされているアドレス信号と比較され、それらのアドレス信号が一致する場合、アドレスコンパレータ３３からの一致信号ＭＴが活性化され、これによりレジスタ３１に格納されている入力データがデータセレクタ３４により選択され、出力データＤＯ１〜ＤＯｍとして出力される。
アレイ制御回路１２はアクセスイネーブル信号ｂＡＥの活性化に応答して読出動作を行ってもよいが、読み出されるデータは書き換え前の古いデータであり、外部に出力されないので、読出動作自体が無駄になる。そこで、一致信号ＭＴをアレイ制御回路１２にも与え、ビジー信号ｂＢＵＳＹを図１４に示すように制御するのが望ましい。すなわち、一致信号ＭＴがＨレベルの場合、アレイ制御回路１２は読出動作を行うことなく、ビジー信号ｂＢＵＳＹを一旦活性化した後、直ちに不活性化する。この場合、読出動作を省略した時間をリフレッシュ動作に割り当て、外部アクセスとリフレッシュが競合する確率を低下させることができる。その結果、外部アクセスに対するメモリセルアレイ１１の利用可能性(availability)を高めることができる。
この第２の実施の形態によれば、外部からはレイトライトを採用していることは見えず、データの一貫性も保たれる。擬似ＳＲＡＭにレイトライトを採用すると、外部ライトサイクルと内部ライトサイクルを分離することにより、外部ライトサイクルが長い場合も内部ライトサイクルを短くすることができる。したがって、ライトサイクルに対して内部制御信号のタイミング制御が変わることなく、常に同一のサイクル時間で内部サイクルを実行できる。
外部ライトサイクルが長い場合には、内部ライトサイクルが終わった後、内部的には余裕時間ができる。したがって、この余裕時間を有効に利用してリフレッシュその他の内部処理を行うことが可能になる。このことは、リフレッシュによって外部アクセスが待たされる可能性が低くなることに通じ、全体としては実質的なリフレッシュビジー率を低下させ、長めの内部サイクル時間でも性能を向上させやすく、電力の低減にもつながる。
［第３の実施の形態］
上記第１の実施の形態において、アレイ制御回路１２は、ライトイネーブル信号／ＷＥの立ち上がりに応答してデータの書込動作を行った後、ライトイネーブル信号／ＷＥの立ち上がりに伴う読出要求に応じてそのデータの読出動作を行っているが、以下に述べる第３の実施の形態によれば、正しいデータを出力しながらも、アレイ制御回路１２によるこのような読出動作を省略することが可能である。具体的には図１５に示すように、上記第１の実施の形態と同様に、図１２に示したアドレスセレクタ３２は設けないで、アドレス信号Ａ１〜Ａｎはそのままラッチ回路１７に与え、内部ライトイネーブル信号ｂＷＥＩと入力データＤＩ１〜ＤＩｍはアレイ制御回路１２に与える。上記第２の実施の形態と同様に、レジスタ３１、アドレスコンパレータ３３及びデータセレクタ３４は設けるが、これらはレイトライトを行うものではない。このように構成すれば、一致信号ＭＴがＨレベルの場合、アレイ制御回路１２は読出動作を行わないが、代わりにデータセレクタ３４がレジスタ３１に格納されているデータを出力するので、ライトイネーブル信号／ＷＥの立ち上がりに伴う読出要求に応じて正しいデータを出力することができる。また、書込動作後、その書込動作と同じアドレスからデータを読み出す任意の読出要求においても、アレイからの内部読出動作を省略しながら正しいデータを出力できる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
本発明の第１の実施の形態による非同期式疑似ＳＲＡＭの構成を示す機能ブロック図である。 図１中のＡＴＤ回路の回路図である。 図１中のアクセス要求信号発生回路の回路図である。 図３中のパルス発生回路の回路図である。 図１中のアクセス待機回路の回路図である。 図５中のパルス発生回路の回路図である。 図１中のアクセス起動回路の回路図である。 一般的な非同期式ＳＲＡＭの書込動作を示す代表的なタイミング図である。 図１に示した非同期式疑似ＳＲＡＭの書込及び読出動作を示すタイミング図であり、前半はメモリセルアレイの非アクセス中に書込要求が来る場合の動作を示し、後半はメモリセルアレイのアクセス又はリフレッシュ中に書込要求が来る場合の動作を示す。 図９の前半に示したライト信号パルス幅がもっと長くなった場合の動作を示すタイミング図である。 図１０に示したライト信号パルス幅が長い場合を考慮したビジー制御回路の一例を示す回路図である。 本発明の第２の実施の形態による非同期式疑似ＳＲＡＭの構成を示す機能ブロック図である。 図１２に示した非同期式疑似ＳＲＡＭの書込及び読出動作を示すタイミング図である。 図１２に示した非同期式疑似ＳＲＡＭで一致信号を用いて書込後の読出動作を省略するように制御した場合のタイミング図である。 本発明の第３の実施の形態による非同期式疑似ＳＲＡＭの構成を示す機能ブロック図である。
符号の説明
１０，３０ 非同期式擬似ＳＲＡＭ
１１ メモリセルアレイ
１２ アレイ制御回路
１４ アクセス受付回路
１５ アクセス起動回路
１６ ＯＲ回路
１７ ラッチ回路
１８ ダイナミックメモリセル
１９ ＡＴＤ回路
２０ アクセス要求信号発生回路
２１ アクセス待機回路
３１ レジスタ
３２ アドレスセレクタ
３３ アドレスコンパレータ
３４ データセレクタ
２１３〜２１５ Ｐチャネル電界効果トランジスタ
２１６〜２１９ Ｎチャネル電界効果トランジスタ
２２５ 電源ノード
２２６ 状態ノード
２２７ 接地ノード
／ＣＥ，ｂＣＥ チップイネーブル信号
／ＷＥ，ｂＷＥ，ｂＷＥＩ，ｂＷＥＬ ライトイネーブル信号
Ａ１〜Ａｎ アドレス信号
ＡＴＤ アドレス遷移検知信号
ＡＲＲ リードアクセス要求信号
ＡＲＷ ライトアクセス要求信号
ＡＲＡ アドレスアクセス要求信号
ｂＥＣＰ アクセス待機信号
ｂＡＥ アクセスイネーブル信号
ｂＢＵＳＹ０，ｂＢＵＳＹ ビジー信号

Claims (10)

  1. データの読出要求及び書込要求が任意のタイミングで与えられる非同期式半導体記憶装置であって、
    ダイナミックメモリセルを含むメモリセルアレイと、
    アクセスイネーブル信号に応答して活性化され、アドレス信号に応答して前記メモリセルアレイからデータを読み出し、アドレス信号に応答して前記メモリセルアレイにデータを書き込み、データの読出又は書込中にビジー信号を活性化するアレイ制御回路と、
    前記読出要求又は前記書込要求を受け付けてアクセス待機信号を活性化し、前記アクセスイネーブル信号に応答して前記アクセス待機信号を不活性化するアクセス受付回路と、
    前記アクセス待機信号の活性及び前記ビジー信号の不活性に応答して前記アクセスイネーブル信号を活性化するアクセス起動回路とを備え、
    前記アクセス受付回路は、
    前記読出要求又は前記書込要求に応答してアクセス要求信号を活性化するアクセス要求信号発生回路と、
    前記アクセス要求信号の活性に応答して前記アクセス待機信号を活性化し、前記アクセスイネーブル信号に応答して前記アクセス待機信号を不活性化するアクセス待機回路とを含むことを特徴とする非同期式半導体記憶装置。
  2. 請求項１に記載の非同期式半導体記憶装置であって、
    前記アクセス受付回路はさらに、
    アドレス信号の遷移を検知してアドレス遷移検知信号を発生するアドレス遷移検知回路を含み、
    前記アクセス要求信号発生回路は、チップイネーブル信号の活性及びライトイネーブル信号の不活性に応答してリードアクセス要求信号を活性化し、チップイネーブル信号の活性及びライトイネーブル信号の活性に応答してライトアクセス要求信号を活性化し、チップイネーブル信号の活性、ライトイネーブル信号の不活性及びアドレス遷移検知信号の活性に応答してアドレスアクセス要求信号を活性化し、
    前記アクセス待機回路は、前記リードアクセス要求信号、前記ライトアクセス要求信号又は前記アドレスアクセス要求信号の活性に応答して前記アクセス待機信号を活性化することを特徴とする非同期式半導体記憶装置。
  3. 請求項１に記載の非同期式半導体記憶装置であってさらに、
    チップイネーブル信号の活性及びライトイネーブル信号の活性に応答して内部ライトイネーブル信号を活性化する論理回路を備え、
    前記アレイ制御回路は前記内部ライトイネーブル信号が不活性化されたとき前記メモリセルアレイにデータを取り込むことを特徴とする非同期式半導体記憶装置。
  4. 請求項１に記載の非同期式半導体記憶装置であってさらに、
    アクセスイネーブル信号に応答してアドレス信号及びライトイネーブル信号をラッチし、前記アレイ制御回路に与えるラッチ回路を備えたことを特徴とする非同期式半導体記憶装置。
  5. 請求項１に記載の非同期式半導体記憶装置であって、
    前記アクセス待機回路は、
    第１の電源ノードと状態ノードとの間に接続された第１のトランジスタと、
    前記アクセスイネーブル信号に応答して前記第１のトランジスタを所定期間オンにする手段と、
    前記第１の電源ノードと前記状態ノードとの間に接続された第２のトランジスタと、
    第２の電源ノードと前記状態ノードとの間に接続された第３のトランジスタと、
    前記状態ノードに接続された入力端子と、前記第２のトランジスタのゲート及び前記第３のトランジスタのゲートに接続された出力端子とを有するインバータと、
    前記第２の電源ノードと前記状態ノードとの間に接続され、前記リードアクセス要求信号を受けるゲートを有する第４のトランジスタと、
    前記第２の電源ノードと前記状態ノードとの間に接続され、前記ライトアクセス要求信号を受けるゲートを有する第５のトランジスタと、
    前記第２の電源ノードと前記状態ノードとの間に接続され、前記アドレスアクセス要求信号を受けるゲートを有する第６のトランジスタとを含み、
    前記第２及び第３のトランジスタの駆動力は前記第１及び第４〜第６のトランジスタの駆動力よりも小さいことを特徴とする非同期式半導体記憶装置。
  6. 請求項１に記載の非同期式半導体記憶装置であってさらに、
    チップイネーブル信号及びライトイネーブル信号が活性化された後にチップイネーブル信号又はライトイネーブル信号が不活性されたとき外部から与えられるアドレス信号及びデータを保持するレジスタと、
    ライトイネーブル信号が活性化されているとき、アクセスイネーブル信号に応答して前記レジスタに保持されたアドレス信号をラッチするラッチ回路とを備え、
    前記アレイ制御回路は、前記ラッチ回路にラッチされたアドレス信号に応答して前記レジスタに保持されたデータを取り込むことを特徴とする非同期式半導体記憶装置。
  7. 請求項６に記載の非同期式半導体記憶装置であってさらに、
    ライトイネーブル信号が活性化されたとき前記レジスタに保持されたアドレス信号を選択し、ライトイネーブル信号が不活性化されたとき外部から与えられるアドレス信号を選択するアドレスセレクタを備えたことを特徴とする非同期式半導体記憶装置。
  8. 請求項６又は７に記載の非同期式半導体記憶装置であってさらに、
    前記レジスタに保持されたアドレス信号をライトイネーブル信号が不活性の間に外部から与えられるアドレス信号と比較し、アドレス信号が一致する場合に一致信号を活性化するアドレスコンパレータと、
    前記一致信号の活性に応答して前記レジスタに保持されたデータを選択し、前記一致信号の不活性に応答して前記アレイ制御回路から読み出されたデータを選択するデータセレクタとを備えたことを特徴とする非同期式半導体記憶装置。
  9. 請求項８に記載の非同期式半導体記憶装置であって、
    前記アレイ制御回路は、前記一致信号が活性化されたとき前記メモリセルアレイからデータを読み出すことなく前記ビジー信号を不活性化することを特徴とする非同期式半導体記憶装置。
  10. 請求項１に記載の非同期式半導体記憶装置であってさらに、
    チップイネーブル信号及びライトイネーブル信号が活性化された後にチップイネーブル信号又はライトイネーブル信号が不活性されたとき外部から与えられるアドレス信号及びデータを保持するレジスタと、
    アクセスイネーブル信号に応答してアドレス信号及びライトイネーブル信号をラッチし、前記アレイ制御回路に与えるラッチ回路と、
    前記ラッチ回路にラッチされたライトイネーブル信号が不活性されたとき、前記レジスタに保持されたアドレス信号を前記ラッチ回路にラッチされたアドレス信号と比較し、アドレス信号が一致する場合に一致信号を活性化するアドレスコンパレータと、
    前記一致信号の活性に応答して前記レジスタに保持されたデータを選択し、前記一致信号の不活性に応答して前記アレイ制御回路から読み出されたデータを選択するデータセレクタとを備え、
    前記アレイ制御回路は、前記一致信号が活性化されたとき前記メモリセルアレイからデータを読み出すことなく前記ビジー信号を不活性化することを特徴とする非同期式半導体記憶装置。
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