KR100881133B1 - 컬럼 어드레스 제어 회로 - Google Patents

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Abstract

본 발명은 DDR 모드 신호와 제1신호에 응답하여 제어신호를 출력하는 제어부와, 시작 컬럼 어드레스를 입력받고, 상기 제어신호에 응답하여 컬럼 어드레스를 출력하는 어드레스 카운터부를 포함하는 컬럼 어드레스 제어 회로에 관한 것이다.
반도체 메모리, 컬럼 어드레스, 카운터부, 제어부

Description

컬럼 어드레스 제어 회로{COLUMN ADDRESS CONTROL CIRCUIT}
도 1 은 SDR SDRAM에서의 버스트 랭스(BL) 제어 회로도이다.
도 2 는 DDR SDRAM에서의 버스트 랭스 제어 회로도이다.
도 3 은 본 발명에 의한 컬럼 어드레스 제어 회로의 블럭도이다.
도 4a, 4b, 4c 는 도 3 의 상세 회로도이다.
도 5 는 일반적인 DDR SDRAM에서의 컬럼 어드레스 카운터의 타이밍도이다.
도 6 은 시작 컬럼 어드레스가 0일때 도 3의 타이밍도이다.
도 7 은 시작 컬럼 어드레스가 1일때 도 3의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 제어부
20 : 어드레스 카운터부
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 컬럼 어드레스 제어 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous Dynamic RandomAccess Memory: 이하, DDR) 및 SDR SDRAM(Single Data Rate Synchronous Dynamic Random Access Memory: 이하, SDR) 모드를 지원하는 반도체 메모리는 셀 구조가 클럭의 라이징 에지(Rising Edge)와 폴링 에지(Falling Edge)에서 데이터 읽기/쓰기가 이루어지는 DDR 특성에 맞도록 적어도 하나 이상의 이븐(Even) 블록과 상기 이븐 블록의 수만큼의 오드(Odd) 블록으로 구분되어 있다.
그리고 이븐 블록과 오드 블록에 각각 어드레스 라인이 연결되고, 상기 어드레스 라인에 어드레스 카운터가 연결된다.
따라서 외부의 데이터 읽기 또는 쓰기 명령에 따라 컬럼(Column)을 선택할 수 있도록 어드레스 카운터로부터 이븐 블록과 오드 블록 각각에 이븐 어드레스와 오드 어드레스가 입력되고, 이븐 블록과 오드 블록의 컬럼 디코더에 의해 상기 이븐 어드레스와 오드 어드레스가 디코딩되어 해당 컬럼을 선택하게 된다.
이때, 읽기/쓰기 단위는 반도체 메모리에서 데이터를 읽거나 쓸때 컬럼을 선택하는 방식으로서, 일반적으로 버스트 랭스(Burst Length: 이하, BL)라고 불리운다.
예를 들어, 상기 BL이 4라면 외부에서 데이터 읽기 또는 쓰기가 시작되기 원하는 컬럼을 지정하는 시작 어드레스를 하나만 제공하면 내부에서 컬럼 어드레스를 3개 증가시켜 최종적으로 4개의 데이터 읽기 또는 쓰기가 가능하도록 한다.
상기 시작 컬럼 어드레스를 포함하여 증가된 3개의 컬럼 어드레스를 포함한 총 4개의 컬럼 어드레스를 카운팅하기 위해서는 최하위 어드레스 0과 1이 있으면 된다.
즉, BL이 4이고, 시작 컬럼 어드레스가 0이라면 최하위 어드레스 0과 1의 조합을 통해 컬럼 어드레스가 0, 1, 2, 3, 0...을 반복하도록 하는 것이다.
한편, 기존 SDR SDRAM에서의 읽기/쓰기 동작은 버스트 동작을 수행하게 되는데 MRS(MODE REGISTER SET) 명령이 인가될 때 특정 어드레스를 하이로 인가했을 경우에 읽기는 버스트 동작을 수행하되 쓰기는 하나의 데이터만 쓰게 되는 방식을 지원한다. 이하, 이러한 방식을 버스트 리드 싱글 라이트 모드(BRSW:Burst Read Single Write Mode)라 한다.
그러나, DDR SDRAM은 기본적인 동작이 BL2 단위로 라이징 에지 및 폴링 에지에서 각각 하나의 데이터를 라이트하는 동작을 수행하게 되어 있다. 그리고 정식 스펙에는 SDR SDRAM에서 지원하는 버스트 리드 싱글 라이트 모드를 지원하지 않고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 SDR SDRAM에 스펙으로 규정 되어 있는 버스트 리드 싱글 라이트 모드를 DDR SDRAM에서도 지원 가능하도록 하는 컬럼 어드레스 제어 회로를 제시한다.
상기 기술적 과제를 이루기 위한 본 발명의 일 실시예에 따른 컬럼 어드레스 제어 회로는 DDR 모드 신호와 제1신호에 응답하여 제어신호를 출력하는 제어부와, 시작 컬럼 어드레스를 입력받고, 상기 제어신호에 응답하여 컬럼 어드레스를 출력하는 어드레스 카운터부를 포함한다.
본 발명에서, 상기 제1신호는 버스트 리드 싱글 라이트 모드 신호이다.
본 발명에서, 상기 제어신호는 DDR 모드에서 제1신호가 활성화될 때 활성화되는 신호이다.
그리고, 본 발명의 다른 실시예에 따른 컬럼 어드레스 제어 회로는 DDR 모드 신호와 제1신호에 응답하여 제어신호를 출력하는 제어부와, 시작 컬럼 어드레스를 입력받아 상기 제어신호와 컬럼 신호에 응답하여 상기 시작 컬럼 어드레스를 전달하는 어드레스 전달부와, 상기 어드레스 전달부의 출력신호 레벨을 유지시켜 컬럼 어드레스를 출력하는 출력레벨 유지부와, 상기 어드레스 전달부의 출력신호 레벨을 상기 제어신호와 내부 컬럼 신호에 응답하여 변환하는 어드레스 변환부와, 상기 출력레벨 유지부의 출력신호를 버퍼링하는 버퍼부를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.
먼저, 본 발명의 어드레스 카운터 제어 회로 설명에 앞서 버스트 랭스(BL)를 정의하는 회로를 설명한다.
도 1 은 SDR SDRAM에서의 버스트 랭스(BL) 제어 회로도이고, 도 2 는 DDR SDRAM에서의 버스트 랭스 제어 회로도이다.
SDR SDRAM에서는 버스트 리드 싱글 라이트 모드가 되면 도 1 에 도시한 바와 같이 기본적인 BL동작과 상관없이 BL1 모드로 전환되는 방식을 사용한다. 본 발명에서도 도 2 에 도시한 바와 같이 DDR SDRAM에서의 버스트 랭스 제어 회로를 두어 MRS 명령에 의해 버스트 리드 싱글 라이트 모드가 되면 규정된 BL에 상관없이 라이트일 때는 BL2 모드로 전환되어 기본 동작을 수행하도록 하여 DDR SDRAM에서 싱글 라이트를 지원하도록 한다.
여기서, 상기 버스트 리드 싱글 라이트 모드는 MRS(MODE REGISTER SET) 명령이 인가될 때 특정 어드레스를 하이로 인가했을 경우에 읽기는 버스트 동작을 수행하고 쓰기는 하나의 데이터만 쓰는 방식을 말한다.
다음으로, SDR SDRAM 스펙으로 규정되어 있는 버스트 리드 싱글 라이트 모드를 DDR SDRAM에서도 지원 가능하도록 하기 위하여 컬럼 카운터 회로에서 시작 어드레스(A<0>)에 대한 제어가 필요하다.
기존 DDR SDRAM의 경우에는 이븐 블럭과 오드 블럭에 데이터를 동시에 셀에 라이트하고 리드하기 때문에 컬럼 어드레스(COL_EV<0>, COL_OD<0>)은 '하이'를 유지하도록 구성되는데, 버스트 리드 싱글 라이트 모드(BRSW)를 지원하기 위해서는 이븐/오드 센스 앰프 데이터 인에이블 신호를 동시에 인에이블 하던 방식을 컬럼 어드레스(COL_EV<0>, COL_OD<0>)의 제어를 받아서 해당 셀의 센스 앰프 데이터 인에이블 신호만 인에이블 시킴으로써 하나의 데이터만 셀에 라이트 할 수 있게 한다. 상기 컬럼 어드레스 제어회로의 구성은 다음과 같다.
도 3 은 본 발명에 의한 컬럼 어드레스 제어 회로의 블럭도이고, 도 4a, 4b, 4c 는 도 3 의 상세 회로도이다.
도 3 에 도시한 바와 같이, 본 발명은 DDR 모드 신호(DDR)와 버스트 리드 싱글 라이트 모드 신호(MART<9>)에 응답하여 제어신호(CNTL)를 출력하는 제어부(10)와, 시작 컬럼 어드레스(A<0>)를 입력받고, 상기 제어신호(CNTL)에 응답하여 컬럼 어드레스(COL_EV<0>, COL_OD<0>)를 출력하는 어드레스 카운터부(20)를 포함한다.
여기서, 상기 시작 컬럼 어드레스(A<0>)는 SDR SDRAM에서는 라이트/리드 명령이 인가되는 클럭에서 인에이블 되고, DDR SDRAM에서는 리드 명령이 인가되는 클럭에서는 인에이블 되고, 라이트 명령일 때는 외부 명령이 인가되는 클럭 보다 두 클럭 지연되어 입력되는 신호이다.
그리고, 컬럼 신호(CASP6_WT)와 내부 컬럼 신호(ICASP6) 역시 시작 컬럼 어드레스(A<0>)와 같은 클럭에 인에이블되는 신호이다. SDR신호는 SDR SDRAM일 때 '하이'이고, DDR신호는 DDR SDRAM일 때 '하이'이다.
상기 제어부(10)는 도 4a에 도시한 바와 같이, DDR 모드 신호(DDR)와 버스트 리드 싱글 라이트 모드 신호(MART<9>)에 응답하여 논리곱 연산하는 제1논리부(11)와, 상기 제1논리부(11)의 출력신호와 SDR 모드 신호에 응답하여 논리합 연산하는 제2논리부(12)를 포함한다.
상기 어드레스 카운터부(20)는 이븐 어드레스 카운터부와 오드 어드레스 카운터부로 구분되는데, 도 4b 는 이븐 어드레스 카운터부를 도시하고, 도 4c는 이븐 어드레스 카운터부를 도시하였다.
도 4b에 도시한 바와 같이, 이븐 어드레스 카운터부는 시작 컬럼 어드레스(A<0>)를 상기 제어신호(CNTL)와 컬럼 신호(CASP_WT)에 응답하여 전달하는 어드레스 전달부(21)와, 상기 어드레스 전달부(21)의 출력신호 레벨을 유지시켜 출력하는 출력레벨 유지부(22)와, 상기 어드레스 전달부(21)의 출력신호를 제어신호(CTNL)와 내부 컬럼 신호(ICASP6)에 응답하여 변환하는 어드레스 변환부(23)와, 상기 출력레벨 유지부(22)의 출력신호를 버퍼링하는 버퍼부(24)를 포함한다. 또한, 상기 어드레스 카운터부(20)는 상기 제어신호(CNTL)에 응답하여 상기 출력레벨 유지부(22)의 출력신호를 고정시키는 출력레벨 고정부(25)를 더 포함한다.
상기 어드레스 전달부(21)는 상기 제어신호(CNTL)와 컬럼 신호(CASP6_WT)에 응답하여 부정 논리곱 연산하는 논리소자(ND1)와, 상기 논리소자(ND1)의 출력신호에 응답하여 시작 컬럼 어드레스(A<0>)를 전달하는 전달게이트(TG1)를 포함한다.
상기 출력레벨 유지부(22)는 어드레스 전달부(21)의 출력신호를 유지시키는 래치회로(IV1)(IV2)를 포함한다.
상기 어드레스 변환부(23)는 상기 제어신호(CNTL)와 내부 컬럼신호(ICASP6)에 응답하여 부정논리곱 연산하는 논리소자(ND2)와, 상기 논리소자(ND2)의 출력신호에 응답하여 상기 출력레벨 유지부(22)의 출력신호를 전달하는 제1전달게이트(TG2)와, 상기 제1전달게이트(TG2)의 출력신호를 유지시키는 래치회로(IV3)(IV4)와, 상기 논리소자(ND2)의 출력신호에 응답하여 상기 래치회로(IV3)(IV4)의 출력신호를 전달하는 제2전달게이트(TG3)를 포함한다.
도 4c에 도시한 바와 같이, 오드 어드레스 카운터부는 시작 컬럼 어드레스(A<0>)를 상기 제어신호(CNTL)와 컬럼 신호(CASP_WT)에 응답하여 전달하는 어드레스 전달부(21)와, 상기 어드레스 전달부(21)의 출력신호 레벨을 유지시키는 출력레벨 유지부(22)와, 상기 어드레스 전달부(21)의 출력신호 레벨을 제어신호(CTNL)와 내부 컬럼 신호(ICASP6)에 응답하여 변환하는 어드레스 변환부(23)와, 상기 제어신호(CNTL)에 응답하여 상기 출력레벨 유지부(22)의 출력신호를 고정시키는 출력레벨 고정부(25)를 포함한다.
여기서, 상기 이븐 어드레스 카운터부(도 4b)와 오드 어드레스 카운터부(도 4c)의 구성상 차이점은 이븐 어드레스 카운터부는 출력레벨 유지부(22)의 출력신호를 버퍼링하는 버퍼부(24)를 거쳐 이븐 어드레스로 출력하고, 오드 어드레스 카운터부는 출력레벨 유지부(22)의 출력신호를 그대로 오드 어드레스로 출력한다.
또한, 이븐 어드레스 카운터부의 출력레벨 고정부(25)는 제어신호(CTNL)에 응답하여 외부전압(VDD)을 인가하고, 오드 어드레스 카운터부의 출력레벨 고정부(25)는 제어신호(CTNL)에 응답하여 접지전압(VSS)을 인가하여 출력레벨 유지부(22)의 출력신호를 각각 외부전압 레벨 및 접지전압 레벨로 고정시킨다.
상기와 같이 구성된 본 발명의 동작을 도면을 참조하여 설명하면 다음과 같다.
도 5 는 일반적인 DDR SDRAM에서의 컬럼 어드레스 카운터의 타이밍도이고, 도 6 은 시작 컬럼 어드레스가 0일때 도 3의 타이밍도이며, 도 7 은 시작 컬럼 어드레스가 1일때 도 3의 타이밍도이다.
먼저, 도 4a에 도시한 바와 같이 제어부(10)는 DDR 모드 신호(DDR)와 버스트 리드 싱글 라이트 모드 신호(MART<9>)에 응답하여 제1논리부(11)와 제2논리부(12)를 통해 제어신호(CNTL)를 출력한다. 즉, 상기 제어신호(CNTL)는 DDR 모드에서 버스트 리드 싱글 라이트 모드 신호(MART<9>)가 활성화 될 때 활성화 된다.
이어서, 도 4b 및 도 4c에 도시한 바와 같이 어드레스 카운터부(20)는 시작 컬럼 어드레스(A<0>)를 입력받고, 상기 제어신호(CNTL)에 응답하여 컬럼 어드레스(COL_EV<0>, COL_OD<0>)를 출력한다.
구체적으로 설명하면, 어드레스 전달부(21)는 입력되는 시작 컬럼 어드레스(A<0>)를 상기 제어신호(CNTL)와 컬럼 신호(CASP_WT)에 응답하여 부정 논리곱 연산하는 논리소자(ND1)와, 상기 논리소자(ND1)의 출력신호에 응답하여 입력되는 시작 컬럼 어드레스(A<0>)를 전달게이트(TG1)를 통해 전달하고, 출력레벨 유지부(22)는 상기 어드레스 전달부(21)의 출력신호 레벨를 래치회로(IV1)(IV2)를 통해 유지시킨다.
이때, 어드레스 변환부(23)는 출력레벨 유지부(22)의 출력신호를 입력받아, 제어신호(CTNL)와 내부 컬럼 신호(ICASP6)에 응답하여 어드레스 전달부(21)의 출력 신호 레벨을 변환한다. 구체적으로 설명하면, 제어신호(CTNL)가 활성화 상태에서 내부 컬럼 신호(ICASP6)가 입력되면 어드레스 전달부(21)의 출력 신호 레벨을 변환시킨다.
결국, 본 실시예에 의한 컬럼 어드레스 제어 회로는 DDR 모드에서 버스트 리드 싱글 라이트 모드 신호(MART<9>)가 활성화되면 제어신호(CTNL)를 활성화하고, 제어신호(CTNL)의 활성화 상태에서 내부 컬럼 신호(ICASP6)가 입력될 때 컬럼 어드레스(COL_EV<0>, COL_OD<0>)를 변환하여 출력한다.
이와 같이 본 발명은 DDR SDRAM에서 버스트 리드 싱글 라이트 모드(BRSW)를 지원하기 위해 이븐/오드 센스 앰프 데이터 인에이블 신호를 동시에 인에이블 하던 방식을 컬럼 어드레스(COL_EV<0>, COL_OD<0>)를 제어하여 해당 셀의 센스 앰프 데이터 인에이블 신호만 인에이블 시킴으로써 하나의 데이터만 셀에 라이트 할 수 있게 하는 것이다.
상술한 바와 같이, 본 발명은 DDR SDRAM에서도 버스트 리드 싱글 라이트 모드를 지원 가능하도록 하는 효과가 있다.

Claims (18)

  1. DDR 모드 신호와 제1신호에 응답하여 제어신호를 출력하는 제어부와;
    시작 컬럼 어드레스를 입력받고, 상기 제어신호에 응답하여 컬럼 어드레스를 출력하는 어드레스 카운터부;
    를 포함하는 컬럼 어드레스 제어 회로.
  2. 제 1 항에 있어서,
    상기 제1신호는 버스트 리드 싱글 라이트 모드 신호인 컬럼 어드레스 제어 회로.
  3. 제 2 항에 있어서,
    상기 제어신호는 DDR 모드에서 제1신호가 활성화될 때 활성화되는 신호인 컬럼 어드레스 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어부는 DDR 모드 신호와 제1신호에 응답하여 논리곱 연산하는 제1논리부와;
    상기 제1논리부의 출력신호와 SDR 모드 신호에 응답하여 논리합 연산하여 상기 제어신호를 출력하는 제2논리부;
    를 포함하는 컬럼 어드레스 제어 회로.
  5. 제 4 항에 있어서,
    상기 제1신호는 버스트 리드 싱글 라이트 모드 신호인 컬럼 어드레스 제어 회로.
  6. 제 1 항에 있어서, 상기 어드레스 카운터부는
    상기 시작 컬럼 어드레스를 입력받아, 상기 제어신호와 컬럼 신호에 응답하여 상기 시작 컬럼 어드레스를 전달하는 어드레스 전달부와;
    상기 어드레스 전달부의 출력신호 레벨을 유지시켜 상기 컬럼 어드레스를 출력하는 출력레벨 유지부와;
    상기 어드레스 전달부의 출력신호 레벨을 상기 제어신호와 내부 컬럼 신호에 응답하여 변환하는 어드레스 변환부와;
    상기 출력레벨 유지부의 출력신호를 버퍼링하는 버퍼부;
    를 포함하는 컬럼 어드레스 제어 회로.
  7. 제 6 항에 있어서,
    상기 어드레스 카운터부는 상기 제어신호에 응답하여 상기 출력레벨 유지부의 출력신호를 고정시키는 출력레벨 고정부;
    를 더 포함하는 컬럼 어드레스 제어 회로.
  8. 제 6 항에 있어서,
    상기 어드레스 전달부는
    상기 제어신호와 컬럼 신호에 응답하여 부정 논리곱 연산하는 논리소자와;
    상기 논리소자의 출력신호에 응답하여 상기 시작 컬럼 어드레스를 전달하는 전달게이트;
    를 포함하는 컬럼 어드레스 제어 회로.
  9. 제 6 항에 있어서,
    상기 출력레벨 유지부는 어드레스 전달부의 출력신호를 유지시키는 래치회로를 포함하는 컬럼 어드레스 제어 회로.
  10. 제 6 항에 있어서,
    상기 어드레스 변환부는
    상기 제어신호와 내부 컬럼신호에 응답하여 부정논리곱 연산하는 논리소자와;
    상기 논리소자의 출력신호에 응답하여 상기 출력레벨 유지부의 출력신호를 전달하는 제1전달게이트와;
    상기 제1전달게이트의 출력신호를 유지시키는 래치회로와;
    상기 논리소자의 출력신호에 응답하여 상기 래치회로의 출력신호를 전달하는 제2전달게이트;
    를 포함하는 컬럼 어드레스 제어 회로.
  11. DDR 모드 신호와 제1신호에 응답하여 제어신호를 출력하는 제어부와;
    시작 컬럼 어드레스를 입력받아, 상기 제어신호와 컬럼 신호에 응답하여 상기 시작 컬럼 어드레스를 전달하는 어드레스 전달부와;
    상기 어드레스 전달부의 출력신호 레벨을 유지시켜 컬럼 어드레스를 출력하는 출력레벨 유지부와;
    상기 어드레스 전달부의 출력신호 레벨을 상기 제어신호와 내부 컬럼 신호에 응답하여 변환하는 어드레스 변환부와;
    상기 출력레벨 유지부의 출력신호를 버퍼링하는 버퍼부;
    를 포함하는 컬럼 어드레스 제어 회로.
  12. 제 11 항에 있어서,
    상기 제1신호는 버스트 리드 싱글 라이트 모드 신호인 컬럼 어드레스 제어 회로.
  13. 제 11 항에 있어서,
    상기 제어신호는 DDR 모드에서 제1신호가 활성화될 때 활성화되는 신호인 컬럼 어드레스 제어 회로.
  14. 제 11 항에 있어서,
    상기 제어부는 DDR 모드 신호와 제1신호에 응답하여 논리곱 연산하는 제1논리부와;
    상기 제1논리부의 출력신호와 SDR 모드 신호에 응답하여 논리합 연산하여 상기 제어신호를 출력하는 제2논리부;
    를 포함하는 컬럼 어드레스 제어 회로.
  15. 제 11 항에 있어서,
    상기 컬럼 어드레스 제어 회로는 상기 제어신호에 응답하여 상기 출력레벨 유지부의 출력신호를 고정시키는 출력레벨 고정부;
    를 더 포함하는 컬럼 어드레스 제어 회로.
  16. 제 11 항에 있어서,
    상기 어드레스 전달부는
    상기 제어신호와 컬럼 신호에 응답하여 부정 논리곱 연산하는 논리소자와;
    상기 논리소자의 출력신호에 응답하여 상기 시작 컬럼 어드레스를 전달하는 전달게이트;
    를 포함하는 컬럼 어드레스 제어 회로.
  17. 제 11 항에 있어서,
    상기 출력레벨 유지부는 어드레스 전달부의 출력신호를 유지시키는 래치회로를 포함하는 컬럼 어드레스 제어 회로.
  18. 제 11 항에 있어서,
    상기 어드레스 변환부는
    상기 제어신호와 내부 컬럼신호에 응답하여 부정논리곱 연산하는 논리소자와;
    상기 논리소자의 출력신호에 응답하여 상기 출력레벨 유지부의 출력신호를 전달하는 제1전달게이트와;
    상기 제1전달게이트의 출력신호를 유지시키는 래치회로와;
    상기 논리소자의 출력신호에 응답하여 상기 래치회로의 출력신호를 전달하는 제2전달게이트;
    를 포함하는 컬럼 어드레스 제어 회로.
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