JP4152308B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、クロック同期式ＤＲＡＭであるＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)を有する半導体集積回路装置に関し、特に、ＤＤＲ(Double Data Rate)タイプのＳＤＲＡＭに関する。
ＳＤＲＡＭは、外部クロックに同期してメモリ内部の動作を行う。一般的なＳＤＲＡＭは、データのやり取りは１クロックに１データである。これに対して、ＤＤＲ（ダブルデータレ−ト）−ＳＤＲＡＭは、クロックを分割し、クロックの立上り及び立下りでデータのやり取りを行うものであり、データレ−トはＳＤＲＡＭの２倍である。ＤＤＲ−ＳＤＲＡＭには、ＤＤＲＩ−ＳＤＲＡＭと、該ＤＤＲＩ−ＳＤＲＡＭの進歩型であるＤＤＲＩＩ−ＳＤＲＡＭがある。
ＤＤＲＩ−ＳＤＲＡＭでは、ライトレイテンシＷＬは固定値１であった（即ち、ＷＬ＝１）。ライトレイテンシ(Write Latency)ＷＬとは、半導体集積回路装置（チップ）にライト(WRITE)コマンド及びアドレスを入力してから、そのアドレスに書き込むべきデータを半導体集積回路装置（チップ）に与えるまでのクロックサイクル（ｔＣＫ）の数で表わしたものである。
新規格のＤＤＲＩＩ−ＳＤＲＡＭでは、新たに、ライトレイテンシＷＬとして、可変値であるアディティブレイテンシＡＬを含ませることが可能になり、この結果、ライトレイテンシＷＬは可変になり、ライトレイテンシＷＬは、最大８にすることが可能となった。これにより、外部から与えるアドレス信号を半導体集積回路装置（チップ）内部で保持しておく期間が著しく長くなったことによる回路数の増大を抑える必要が生じた。
図９を参照すると、第１の関連技術(related art)の半導体集積回路装置としてのＤＤＲＩ−ＳＤＲＡＭのライト動作波形が示されている。
図１０を参照すると、前記第１の関連技術の半導体集積回路装置としてのＤＤＲＩ−ＳＤＲＡＭは、入力バッファ１１と、入力バッファ１１に接続されたコマンドデコーダ１２とを含む。入力バッファ１１は、クロック入力ＣＬＫ、コマンド、及びアドレスを受け、アドレスＰＡ（図９のＰＡ参照）とクロックＰＡＣＬＫ（図９のＰＡＣＬＫ参照）を出力する。コマンドデコーダ１２は、入力バッファ１１を介して受けたWRITEコマンド(図９のWRITE)をデコードし、デコード出力ＭＤＣＡＴを出力する。カラムアドレスラッチ回路１３は、クロックＰＡＣＬＫと、アドレスＰＡと、レイテンシ制御信号とを受け、アドレスＰＡをラッチし、カラムアドレスＣＡＴ（図９のＣＡＴ参照）を出力する。ＹＳ(Y Selection：カラム選択)ラッチ回路１４は、デコード出力ＭＤＣＡＴと、レイテンシ制御信号とを受け、デコード出力ＭＤＣＡＴをラッチし、ＹＳ（カラム選択）制御信号ＭＤＣＡＹＳＴ（図９のＭＤＣＡＹＳＴ参照）を出力する。
図９において、ＤＤＲＩ−ＳＤＲＡＭでは、上述したように、ライトレイテンシＷＬは固定値１であった（即ち、ＷＬ＝１）。１クロックサイクルをｔＣＫで表わすと、ＤＤＲＩ−ＳＤＲＡＭは、チップにコマンドとしてWRITEコマンド(WRITE)を入力したクロックサイクルとそれに続く１クロックサイクルとを待ち時間（ＷＬ＋ｔＣＫ＝２ｔＣＫ）とし、その次の１クロックサイクルで、WRITEコマンド(WRITE)と同時にチップに入力されたアドレスのメモリセルにデータを書きこむ。即ち、チップにWRITEコマンドを入力してから、ＷＬ＋ｔＣＫ＝２ｔＣＫ経過後の１クロックサイクルで、前記アドレスのメモリセルにデータを書きこむ。よって、前記アドレスのメモリセルにデータが書き込まれるクロックサイクルを含む３ｔＣＫの期間に渡って、アドレスを保持している必要があった。
図１０において、ＤＤＲＩ−ＳＤＲＡＭでは、上記を実現するため、１アドレス当り、ラッチ回路を６段（図９のＦ／Ｆ＃０,…,Ｆ／Ｆ＃５）直列接続した３ビットのレイテンシカウンタ回路２０が必要であった。
この理由は、ＤＤＲＩ−ＳＤＲＡＭでは、ライト動作は、チップにライトコマンドを入力してから２クロック(固定)経過後にメモリセルに書き込まれ、よって、チップ内部では、ライトコマンド入力から３クロック経過するまで、ライト先のアドレスを保持する必要があるからである。この際、アドレスの保持回路を、後に図示するようなＤ(Delay)−フリップフロップ（Ｆ／Ｆ）を用いて構成すると、図９のＦ／Ｆ＃０,…,Ｆ／Ｆ＃５のようにＤ−フリップフロップ（Ｆ／Ｆ）が６段必要となる。Ｄ−フリップフロップ２段を直列接続してクロック（ＰＡＣＬＫ）及びクロック（ＰＡＣＬＫ）の逆相のクロックを入力すると１クロック保持可能である。ここで、Ｄ−フリップフロップ（Ｆ／Ｆ）２段の１セットを１ビットと表現し、Ｄ−フリップフロップ（Ｆ／Ｆ）６段を３ビットと表現した。
図１０において、３ビットのレイテンシカウンタ回路２０の出力には２ビットの出力セレクタ２１が接続されている。出力セレクタ２１は、レイテンシ制御信号とリード制御信号（ＭＣＲＤＴ）とライト制御信号（ＭＣＷＲＴ）により制御され、レイテンシカウンタ回路２０の出力をリードとライトで異なる設定レイテンシに応じて、カラムアドレスＣＡＴとして出力する。
ＹＳ（カラム選択）ラッチ回路１４は、デコード出力ＭＤＣＡＴを入力とする３ビットのレイテンシカウンタ回路３０（これは、３ビットのレイテンシカウンタ２０と同様の構成を有する）と、２ビットの出力セレクタ３１（これは、２ビットの出力セレクタ２１と同様の構成を有する）と有する。
３ビットのレイテンシカウンタ回路３０の出力には２ビットの出力セレクタ３１が接続されている。出力セレクタ３１は、レイテンシ制御信号とリード制御信号（ＭＣＲＤＴ）とライト制御信号（ＭＣＷＲＴ）により制御され、レイテンシカウンタ回路３０の出力をリードとライトで異なる設定レイテンシに応じて、ＹＳ制御信号ＭＤＣＡＹＳＴとして出力する。
図１１を参照すると、第２の関連技術(related art)の半導体集積回路装置としてのＤＤＲＩＩ−ＳＤＲＡＭのライト動作波形が示されている。
図１２を参照すると、前記第２の関連技術の半導体集積回路装置としてのＤＤＲＩＩ−ＳＤＲＡＭは、入力バッファ１１０と、入力バッファ１１０に接続されたコマンドデコーダ１２０とを含む。入力バッファ１１０は、クロック入力ＣＬＫ、コマンド、及びアドレスを受け、アドレスＰＡ（図１１のＰＡ参照）とクロックＰＡＣＬＫ（図１１のＰＡＣＬＫ参照）を出力する。コマンドデコーダ１２０は、入力バッファ１１０を介して受けたWRITEコマンド(図１１のWRITE)をデコードし、デコード出力ＭＤＣＡＴを出力する。カラムアドレスラッチ回路１３０は、クロックＰＡＣＬＫと、アドレスＰＡと、レイテンシ制御信号とを受け、アドレスＰＡをラッチし、カラムアドレスＣＡＴ（図１１のＣＡＴ参照）を出力する。ＹＳ（カラム選択）ラッチ回路１４０は、デコード出力ＭＤＣＡＴと、レイテンシ制御信号とを受け、デコード出力ＭＤＣＡＴをラッチし、ＹＳ（カラム選択）制御信号ＭＤＣＡＹＳＴ（図１１のＭＤＣＡＹＳＴ参照）を出力する。
図１１においては、チップ（ＤＤＲＩＩ−ＳＤＲＡＭ）への入力信号からメモリセルへの書き込みを制御するＹＳ（カラム選択）起動信号までが動作波形として示されている。ＤＤＲＩＩ−ＳＤＲＡＭは、Ｐｏｓｔｅｄ /ＣＡＳ(Column Address Strobe)方式が新たに追加され、そのパラメータとしてアディティブレイテンシ（ＡＬ）が追加された。/ＣＡＳは、カラムアドレスストロ−ブ(Column Address Strobe)を表わす。Ｐｏｓｔｅｄ /ＣＡＳ方式とは、READやWRITEなどのカラムコマンドをチップに先行入力可能な方式で、ＡＬに設定されたレイテンシ後にチップ内部でREADやWRITEコマンドが発行される。また、ライトレイテンシ（ＷＬ）は、ＡＬと/ＣＡＳレイテンシ（ＣＬ）の値によって決まる可変方式となった。ここでＷＬは、ＷＬ＝ＡＬ＋ＣＬ−１で表わせ、現状のＷＬの最大値は、ＡＬ＝４、ＣＬ＝５のとき、すなわちＷＬ＝ＡＬ＋ＣＬ−１＝４＋５−１＝８となる。ＤＤＲＩI−ＳＤＲＡＭでは、チップにWRITEコマンドを入力してから（ＷＬ＋２ｔＣＫ）経過後に、そのアドレスのメモリセルにデータを書きこむ。例えば、ライトレイテンシＷＬが８の場合（ＷＬ＝８の場合）、ＤＤＲＩＩ−ＳＤＲＡＭは、チップにコマンドとしてWRITEコマンド（WRITE）を入力した第１クロックサイクルから第８クロックサイクルまでの８（＝ＷＬ）クロックサイクルと、その８クロックサイクルに続く２クロックサイクル（２ｔＣＫ）を待ち時間とし、その次の１クロックサイクルで、WRITEコマンド（WRITE）と同時にチップに入力されたアドレスのメモリセルにデータを書きこむ。即ち、チップにWRITEコマンドを入力してから、ＷＬ＋２ｔＣＫ＝１０ｔＣＫ経過後の１クロックサイクルで、前記アドレスのメモリセルにデータを書きこむ。よって、前記アドレスのメモリセルにデータが書き込まれるクロックサイクルを含む１１ｔＣＫの期間に渡って、アドレスを保持している必要があった。
図１２において、ＤＤＲＩＩ−ＳＤＲＡＭでは、上記を実現するため、１アドレス当り、ラッチ回路を２２段（図１１のＦ／Ｆ＃０,…,Ｆ／Ｆ＃２１）直列接続した１１ビットのレイテンシカウンタ回路２００が必要になり、回路数が膨大になってしまう。
この理由は、ＤＤＲＩＩ−ＳＤＲＡＭでは、チップへのライトコマンド入力からメモリセルへの書き込みまでが、（現状の規格では）最大１１クロック期間で行われるため、１１クロック期間はチップ内部でアドレスを保持する必要があるからである。
これを上記と同じＤ−フリップフロップ（Ｆ／Ｆ）を用いて構成すると、図１１のＦ／Ｆ＃０,…,Ｆ／Ｆ＃２１のようにＤ−フリップフロップ（Ｆ／Ｆ）が２２段必要となる。しかもこの段数は可変である必要があるため、段数を切り替えられるような回路がさらに必要となる。
図１２において、１１ビットのレイテンシカウンタ回路２００の出力には１１ビットの出力セレクタ２１０が接続されている。出力セレクタ２１０は、レイテンシ制御信号により制御され、レイテンシカウンタ回路２００の出力を、カラムアドレスＣＡＴとして出力する。
ＹＳ（カラム選択）ラッチ回路１４０は、デコード出力ＭＤＣＡＴを入力とする１１ビットのレイテンシカウンタ回路３００（これは、１１ビットのレイテンシカウンタ回路２００と同様の構成を有する）と、１１ビットの出力セレクタ３１０（これは、１１ビットの出力セレクタ２１０と同様の構成を有する）とを有する。
１１ビットのレイテンシカウンタ回路３００の出力には１１ビットの出力セレクタ３１０が接続されている。出力セレクタ３１０は、レイテンシ制御信号により制御され、レイテンシカウンタ回路３００の出力を、ＹＳ制御信号ＭＤＣＡＹＳＴとして出力する。
特許文献１には、ポステッドＣＡＳレイテンシ機能を備えたＳＤＲＡＭが開示されている。
特許文献２には、ダブルデータレ−ト・ＳＤＲＡＭが開示されている。
特許文献３には、ポステッドＣＡＳ機能を有するＳＤＲＡＭが開示されている。
特開２０００−２７６８７７号公報 特開２００２−２５２５５号公報 特開２００２−１３３８６６号公報
本発明の目的は、簡単な回路構成の半導体集積回路装置を提供することにある。
本発明によれば、コマンド及びアドレスを入力される半導体集積回路装置であって、前記コマンドをデコードすると、デコードパルスを出力するコマンドデコーダと、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路と、前記コマンドカウンタ回路のカウント出力に応答して前記アドレスをラッチするラッチ回路と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号をオンとする出力回路と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレスとして出力する別の出力回路とを有することを特徴とする半導体集積回路装置が得られる。
このように本発明によれば、簡単な回路構成の半導体集積回路装置が得られる。
次に、本発明の実施例について図面を参照して説明する。
ＤＤＲＩＩ−ＳＤＲＡＭで変更になった点として、プリフェッチビット数がある。ＤＤＲＩの２ビットに対してＤＤＲＩIでは、４ビットになった。また、この変更によりカラムコマンドの最小入力間隔がＤＤＲＩの１ｔＣＫから２ｔＣＫに変更になった。本発明は、このことを利用して、コマンドが入力されたときだけアドレスをラッチする新方式を提案するものである。（上述した関連技術は、外部クロックにより生成された毎サイクル発生する内部クロックを用いてアドレスをラッチする方式であった。）
図１を参照すると、本発明の一実施例による半導体集積回路装置が示されている。この半導体集積回路装置は、ＤＤＲＩＩ−ＳＤＲＡＭである。
図１に示すように、本実施例は、ＤＤＲＩＩ−ＳＤＲＡＭにおいて、新たにコマンドカウンタ回路５１を設けると共に、レイテンシカウンタ回路５２、ラッチ回路５３、及び出力セレクタ５４を、カラムアドレスラッチ回路１３０’の外部に配置し、カラムアドレスラッチ回路１３０’は、ラッチ回路５３及び出力セレクタ５５で構成し、回路数およびアドレスラッチ回路部分の動作周波数を低減することで、レイアウト面積と消費電流を低減したことを特徴としている。
図１２のＤＤＲＩＩ−ＳＤＲＡＭは各アドレス毎に持っていたレイテンシカウンタを持っていたが、本実施例は、レイテンシカウンタ回路５２をカラムアドレスラッチ回路１３０’の外部に配置することで、回路数を低減した。すなわち、図１２ではアドレスラッチを数珠繋ぎにして、レイテンシ（内部のクロック遅延分）をクロック制御で順次転送していた。本実施例では、レイテンシカウンタ回路５２をアドレスラッチ回路５３から取り出して、１セットだけレイテンシを数えるレイテンシカウンタ回路５２をカラムアドレスラッチ回路１３０’の外部に設置したものである。
ラッチ回路は、図１２では外部アドレスによって生成される内部クロックによってアドレスを毎サイクル取りこんでいたが、本実施例では外部から入力されるコマンドをコマンドデコ−ダ回路５０で検出し、コマンドカウンタ５１を用いて複数あるラッチ回路５３を順番に選択しながら順次アドレスを取りこんでいく。アドレスの取り出しは、検出したコマンドをレイテンシカウンタ５２を通過させて所望のサイクルだけ遅らしたパルスをコマンドカウンタ５８を用いて、ラッチ回路５３の出力をセレクタ５４で順次選択していく。ＤＤＲＩＩのカラムコマンドの最小間隔は、２クロックであるからアドレスラッチ回路の動作周波数も従来の半分以下にすることが可能となった。これらにより、レイアウト面積と消費電流を低減できる。
図２に、図１で示した方式をD−F/F(Delay−Flip Flop)を用いて具体化した具体例を示す。
図２中のD−F/F(1)及びD−F/F(2)はディレイフリップフロップを表わし、例えば、図３及び図４のような回路で構成する。図２中のセレクタは、例えば、図５のような回路で構成する。
図２において、コマンドデコ−ダ回路５０は、外部から入力されたコマンド信号をデコ−ドしてカラムコマンド(READコマンドまたはWRITEコマンド)を検出する回路である。
コマンドカウンタ回路５１は、パルスが入力される毎に出力が１ビットずつシフトしていく回路である。
レイテンシカウンタ回路は、WRITEレイテンシカウンタ回路５２とREADレイテンシカウンタ回路５６があり、カラムコマンドが入力された後必要なレイテンシをカウントする回路である。必要レイテンシ後にパルスが発生する。
アドレスラッチ回路５３は、アドレスを保持する回路である。コマンドカウンタ５１からの信号によってアドレスを必要サイクルだけ保持する回路である。
以下、本具体例の動作につき説明する。まず、ＤＤＲＩＩ−ＳＤＲＡＭのライト動作ついて、入力からＹＳ起動までの動作を図６の動作波形を用いて簡単に説明する。ＤＤＲＩＩ−ＳＤＲＡＭでは、ＤＤＲＩ−ＳＤＲＡＭと比べて新たにＰｏｓｔｅｄ /ＣＡＳ(Column Address Strobe)方式が採用され、そのパラメータとしてアディティブレイテンシ（ＡＬ）が追加された。また、ＤＤＲＩ−ＳＤＲＡＭで１に固定だったライトレイテンシ（ＷＬ）が、ＡＬと、/ＣＡＳレイテンシ（ＣＬ）で決まる可変方式となった。Ｐｏｓｔｅｄ /ＣＡＳ方式とは、カラムコマンドを先行してチップに入力可能な機能で、ＡＬは外部から与えられたカラムコマンドが何クロック後にチップ内部で有効になるかを示すパラメータである。ＷＬは外部から与えたカラムコマンドの何クロック後にライトデータをチップに入力するべきかを示すパラメータである。図６は、ＡＬ＝４(最大値)、ＣＬ＝５(最大値)に設定したときのライトの動作波形の概略である。図６では、チップへの入力信号からメモリセルへの書き込みを制御するＹＳ制御信号までを示している。このとき、ＤＤＲＩＩ−ＳＤＲＡＭのＷＬは、ＷＬ＝ＡＬ＋ＣＬ−１＝４＋５−１＝８(最大値)となり、コマンド入力から８ｔＣＫ経過後からチップに書き込みデータＤＱ、データストロ−ブ信号ＤＱＳ、/ＤＱＳを与える。
ＤＤＲＩＩ−ＳＤＲＡＭは４ビットプリフェッチ動作なので、その４ビットのデータＤ０〜Ｄ３（ＤＤＲであるので２ｔＣＫに対応する）入力後の１クロックサイクルにメモリセルにデータを書き込まなければならない。つまり、チップは、コマンド入力から、ＷＬ（＝８）＋２ｔＣＫ＝１０ｔＣＫの期間とメモリセルにデータが書き込まれる１ｔＣＫの期間との計１１ｔＣＫの期間に渡って、アドレスを保持していなければならない。
図７の内部動作波形を用いて図２の動作について詳しく説明する。
図７は本発明のコマンド制御型のＡＬラッチ回路の動作に関係する内部信号の波形を示している。
ここでは、ライト動作について説明する。チップの外部から、クロック（ＣＫ、 /ＣＫ）に同期して /ＣＳ(Chip Select)、 /ＲＡＳ(Row Address Strobe)、 /ＷＥ(Write Enable)などのコマンド信号やアドレス信号が入力する。するとそれらの信号は入力回路（入力バッファ）１１０を通過し、チップ内部を制御する内部クロック信号ＰＡＣＬＫ、内部コマンド信号、内部アドレス信号ＰＡが生成される。
コマンドデコ−ダ回路５０は、内部コマンド信号をデコ−ドして外部からライトコマンドが入力されたことを検出し、パルス信号ＭＤＣＡＴを発生する。このパルス信号ＭＤＣＡＴは、コマンドカウンタ５１に入力される。
コマンドカウンタ５１は、６ビットのシフトレジスタで構成されている。（もう１つのコマンドカウンタ５８も６ビットのシフトレジスタで構成されている。）
図２の中では、フリップフロップのリセット回路を省略しているが、パルスが入力されると６ビットの出力ＣＡＣＭＤＴ＜０＞〜＜５＞のうち１ビットからのみパルスが出力され、パルスが入力される毎にそのパルスが上位ビットにシフトしていく。
次にコマンドカウンタ５１の出力ＣＡＣＭＤＴ＜０＞〜＜５＞の各ビットは、１つの内部アドレス信号ＰＡ毎に６つあるアドレスラッチ回路５３に１対１で接続している。それらの６つのアドレスラッチ回路５３の入力には、同一の内部アドレス信号ＰＡが入力されている。つまり、ライトコマンドが入力される毎に発生するＣＡＣＭＤＴ＜０＞〜＜５＞でアドレスラッチ回路５３が順次選ばれていき、内部アドレス信号ＰＡをラッチすることができる。
ライトコマンドが入力されたときに発生するＭＤＷＲＴは、レイテンシカウンタ５２にも入力される。レイテンシカウンタ５２は１０ビットのシフトレジスタで構成でき、内部クロック信号ＰＡＣＬＫで制御する。ここでは、ＰＡＣＬＫが立ち下がりエッジで１０ビットの出力がシフトする。その出力には、セレクタ５４が配置され、チップに設定したＷＬによって１０ビットの出力のうち１ビットだけ選択され出力される。ＷＬ＝８のときは、１０ビット目の出力のみが選択されており、ＭＤＣＡＴが入力された１０ｔＣＫ経過後に、パルス信号ＭＤＣＡＹＳＴが発生する。
パルス信号ＭＤＣＡＹＳＴは、メモリセルにデータを書きこむためのＹＳ（カラム選択）スイッチを制御する信号であると同時に、アドレスラッチ回路５３からＭＤＣＡＹＳＴのタイミングに合わせてチップ内部で保持している所望のアドレス信号を取り出すのみ使用する。ＭＤＣＡＹＳＴは、前述のコマンドカウンタ５１と全く同一のもう１つのコマンドカウンタ５８に入力される。
すなわち、コマンドカウンタ５８は、ＭＤＣＡＹＳＴが入力される毎に６ビットの出力ＣＡＹＳＴ＜０＞〜＜５＞が順々にシフトされて出力される。
この６ビットの信号は、アドレスラッチ回路５３の次段のセレクタ回路５５に１対１で入力されているので、アドレスが取り込まれた順にアドレスが出力される。
こうして、チップ外部より入力したコマンドにより制御されるアドレスラッチ回路が実現できる。
リードコマンドが入力されたときも同様の動作となるが、リードのときのＹＳの制御は、図８に示すようにコマンド入力からＡＬ（＝４ｔＣＫ）サイクル経過後になるので、リード用のレイテンシカウンタ５６及びセレクタ５７を別に設けている。
このように本発明では、図１２で各アドレス毎に持っていたレイテンシカウンタを１つだけとした。
また、アドレスの取り込みを図１２の内部クロックにより毎サイクル行なっていた方式から、カラムコマンド入力時のみとした。カラムコマンドの最小間隔は、ＤＤＲＩＩ−ＳＤＲＡＭでは２ｔＣＫとなるので図１２の１／２の動作周波数となる。
コマンドカウンタ回路５１とレイテンシカウンタ回路５２、アドレスラッチ回路５３で使用するフリップフロップとセレクタ５５の数が従来の５２８個から２４６個に半減できるためレイアウト面積が１／２にできる。
アドレスラッチ回路５３の動作周波数が１／２になったことと、各アドレスで持っていたレイテンシカウンタがなくなったことで消費電流が大幅に低減可能となる。
次に、図１を参照して、本発明の実施態様を列挙する。
（１） ライトコマンド及びライトアドレスを入力される半導体集積回路装置であって、前記ライトコマンドをデコードすると、デコードパルスを出力するライトコマンドデコーダ（５０内の一方）と、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路（５１）と、前記コマンドカウンタ回路のカウント出力に応答して前記ライトアドレスをラッチするラッチ回路（５３）と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路（５２）と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号（ＭＤＣＡＹＳＴ）をオンとする出力回路（５４）と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレス（ＣＡＴ）として出力する別の出力回路（５５）とを有し、前記カラムアドレス（ＣＡＴ）に対するライト動作を、オンとされた前記カラム選択制御信号（ＭＤＣＡＹＳＴ）に応答して行うことを特徴とする半導体集積回路装置。
（２） リードコマンド及びリードアドレスを入力される半導体集積回路装置であって、前記リードコマンドをデコードすると、デコードパルスを出力するリードコマンドデコーダ（５０内の他方）と、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路（５１）と、前記コマンドカウンタ回路のカウント出力に応答して前記リードアドレスをラッチするラッチ回路（５３）と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路（５６）と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号（ＭＤＣＡＹＳＴ）をオンとする出力回路（５７）と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレス（ＣＡＴ）として出力する別の出力回路（５５）とを有し、前記カラムアドレス（ＣＡＴ）に対するリード動作を、オンとされた前記カラム選択制御信号（ＭＤＣＡＹＳＴ）に応答して行うことを特徴とする半導体集積回路装置。
（３） 上記（１）または（２）に記載の半導体集積回路装置において、
前記半導体集積回路装置はＤＤＲＩＩ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
本発明の一実施例による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置の具体例のブロック図である。 図２中のD−F/F(1)の回路例を示した図である。 図２中のD−F/F(2)の回路例を示した図である。 図２中のセレクタの回路例を示した図である。 図２の半導体集積回路装置のライト動作波形を示すタイミングチャ−トである。 図２の半導体集積回路装置の別の動作波形を示すタイミングチャ−トである。 図２の半導体集積回路装置の更に別の動作波形を示すタイミングチャ−トである。 第１の関連技術の半導体集積回路装置としてのＤＤＲＩ−ＳＤＲＡＭのライト動作波形を示すタイミングチャ−トである。 前記第１の関連技術の半導体集積回路装置としてのＤＤＲＩ−ＳＤＲＡＭのブロック図である。 第２の関連技術の半導体集積回路装置としてのＤＤＲＩＩ−ＳＤＲＡＭのライト動作波形を示すタイミングチャ−トである。 前記第２の関連技術の半導体集積回路装置としてのＤＤＲＩＩ−ＳＤＲＡＭのブロック図である。
符号の説明
５０ コマンドデコーダ
５１ コマンドカウンタ回路
５２ レイテンシカウンタ回路
５３ ラッチ回路
５４ 出力セレクタ
５５ 出力セレクタ

Claims (7)

  1. コマンド及びアドレスを入力される半導体集積回路装置であって、前記コマンドをデコードすると、デコードパルスを出力するコマンドデコーダと、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路と、前記コマンドカウンタ回路のカウント出力に応答して前記アドレスをラッチするラッチ回路と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号をオンとする出力回路と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレスとして出力する別の出力回路とを有することを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記コマンドは、ライトコマンド及びリードコマンドの一方であることを特徴とする半導体集積回路装置。
  3. 請求項１に記載の半導体集積回路装置において、
    前記半導体集積回路装置はＤＤＲＩＩ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
  4. ライトコマンド及びライトアドレスを入力される半導体集積回路装置であって、前記ライトコマンドをデコードすると、デコードパルスを出力するライトコマンドデコーダと、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路と、前記コマンドカウンタ回路のカウント出力に応答して前記ライトアドレスをラッチするラッチ回路と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号をオンとする出力回路と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレスとして出力する別の出力回路とを有し、前記カラムアドレスに対するライト動作を、オンとされた前記カラム選択制御信号に応答して行うことを特徴とする半導体集積回路装置。
  5. 請求項４に記載の半導体集積回路装置において、
    前記半導体集積回路装置はＤＤＲＩＩ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
  6. リードコマンド及びリードアドレスを入力される半導体集積回路装置であって、前記リードコマンドをデコードすると、デコードパルスを出力するリードコマンドデコーダと、該デコードパルスをコマンド数としてカウントするコマンドカウンタ回路と、前記コマンドカウンタ回路のカウント出力に応答して前記リードアドレスをラッチするラッチ回路と、前記デコードパルスに応答してレイテンシをカウントするレイテンシカウンタ回路と、該レイテンシカウンタ回路のカウント値が設定レイテンシ値を超えると、カラム選択制御信号をオンとする出力回路と、オンとされた前記カラム選択制御信号に応答して前記ラッチ回路にラッチされたアドレスをカラムアドレスとして出力する別の出力回路とを有し、前記カラムアドレスに対するリード動作を、オンとされた前記カラム選択制御信号に応答して行うことを特徴とする半導体集積回路装置。
  7. 請求項６に記載の半導体集積回路装置において、
    前記半導体集積回路装置はＤＤＲＩＩ−ＳＤＲＡＭであることを特徴とする半導体集積回路装置。
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