KR100885485B1 - 반도체 메모리장치 - Google Patents

반도체 메모리장치 Download PDF

Info

Publication number
KR100885485B1
KR100885485B1 KR1020070088929A KR20070088929A KR100885485B1 KR 100885485 B1 KR100885485 B1 KR 100885485B1 KR 1020070088929 A KR1020070088929 A KR 1020070088929A KR 20070088929 A KR20070088929 A KR 20070088929A KR 100885485 B1 KR100885485 B1 KR 100885485B1
Authority
KR
South Korea
Prior art keywords
bank
signal
reference signal
delay
delaying
Prior art date
Application number
KR1020070088929A
Other languages
English (en)
Inventor
김동근
김승로
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070088929A priority Critical patent/KR100885485B1/ko
Priority to US12/005,915 priority patent/US7751271B2/en
Application granted granted Critical
Publication of KR100885485B1 publication Critical patent/KR100885485B1/ko
Priority to US12/791,032 priority patent/US7894295B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 각 뱅크가 지연부를 공유하게 해서 칩 면적을 줄인 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 소정 동작의 기준신호를 지연시키는 기준신호 지연부; 뱅크 어드레스를 지연시키는 어드레스 지연부; 및 지연된 상기 기준신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 소정 동작의 시점을 결정하기 위한 신호로 출력하는 디코딩부를 포함한다.
Figure R1020070088929
메모리장치, 뱅크, 프리차지

Description

반도체 메모리장치{Semoconductor Memory Device}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 메모리장치의 각 뱅크별로 구비하고 있는 지연부를 통합해 칩 면적을 줄이기 위한 것이다.
반도체 메모리장치는 데이터를 저장하는 뱅크(Bank)와 각각의 뱅크를 제어하고 데이터를 리드/라이트(read/write) 하는 패리(PERI)블록 및 전원회로 등으로 구성되어 있다.
여기서 뱅크는 데이터의 효율적인 운용을 위하여 반도체 메모리장치의 데이터 저장 부분을 일정한 크기로 구분한 것으로 칩 내에 여러개가 존재할 수 있다. 뱅크의 내부는 X, Y 어드레스(address)에 따라 데이터를 저장하는 셀(cell)을 구비하고 있으며, X,Y 디코더를 구비한 제어블록 등이 존재한다.
종래의 반도체 메모리장치는 여러 개의 뱅크를 제어함에 따라 여러 용도의 지연블록(delay block)들을 구비하게 되는데, 그것이 뱅크의 제어와 관련된 지연을 위한 곳인 경우, 각 뱅크의 수와 동일한 지연블록을 구비하게 된다.
도 1은 종래의 반도체 메모리장치의 구성을 나타낸 도면이다.
도면을 보면 종래의 반도체 메모리장치는 복수 개(도면의 경우 0~7의 8개)의 뱅크(111~118)와 이를 제어하기 위한 제어회로(100) 및 각각의 뱅크(111~118)마다 구비된 지연블록들(121~128)을 포함해 구성된다. 도면의 제어회로(100)는 페리블록, 전원회로 등 뱅크의 동작을 제어하는 회로들을 나타낸다.
지연블록(121~128)은 각 뱅크(111~118)별로 이루어지는 소정 동작의 타이밍(timing)을 맞추기 위해 구비되는데, 각 뱅크별로 구비되는 지연블록(121~128)에 대해 리프레쉬(refresh) 동작의 예를 들어 설명한다. 잘 알려진 바와 같이, 반도체 메모리장치는 (오토/셀프, auto/self)리프레쉬 동작을 하며 리프레쉬 동작은 액티브(Active) 동작과 프리차지(Precharge) 동작으로 나뉘어진다. 이때 액티브 동작의 기준신호는 외부 명령(command) 등에 의해 제어회로(100)에서 생성되지만, 각 뱅크(111~118)의 프리차지 기준신호는 제어회로(100)에서 생성되지 않는다. 따라서 각 뱅크별로 자신의 액티브 기준신호를 일정시간 지연시켜 프리차지 기준신호를 생성해야 한다. 이와 같은 동작을 위해 반도체 메모리장치는 각 뱅크(111~118)별로 지연블록(121~128)을 구비한다.
리프레쉬 동작 이외에도 반도체 메모리장치는 각 뱅크(111~118)별로 이루어지는 여러 종류의 동작에 대한 타이밍을 맞추기 위한 지연블록들(121~128)을 구비할 수 있으며, 반도체 메모리장치의 용량이 커지고 뱅크(111~118)의 수가 많아짐에 따라 이러한 지연블록(121~128)의 갯수는 점점 늘어나고 있으며, 이는 반도체 메모리장치의 칩 면적에 있어서 점점 큰 부담으로 다가오고 있다.
이러한 부담은 특히 지연블록(121~128)이 RC지연을 사용하는 경우와 같이. 지연회로를 구성하는데 있어서 큰 면적을 필요로 하는 경우에 더욱 심해진다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 각 뱅크별로 따로 구비되던 지연블록들을 통합하여 반도체 메모리장치의 전체 칩 면적을 줄이고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 소정 동작의 기준신호를 지연시키는 기준신호 지연부; 뱅크 어드레스를 지연시키는 어드레스 지연부; 및 지연된 상기 기준신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 소정 동작의 시점을 결정하기 위한 신호로 출력하는 디코딩부를 포함하는 것을 일 특징으로 한다.
즉, 뱅크별로 행해지는 소정 동작의 기준신호를 공통적으로 지연시키고, 기준신호와 함께 지연된 뱅크 어드레스를 이용하여 뱅크를 선택하고, 선택된 뱅크의 소정 동작의 기준이되는 신호로 지연된 기준신호를 사용하게 된다. 따라서 뱅크별로 지연부가 따로 구비되지 않아도 되며, 이는 반도체 메모리장치의 전체 칩 면적을 줄이게 된다.
또한, 본 발명에 따른 반도체 메모리장치는, 액티브 신호를 지연시키는 기준신호 지연부; 뱅크 어드레스를 지연시키는 어드레스 지연부; 및 지연된 상기 액티브 신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 프리차지 신호 로 출력하는 디코딩부를 포함하는 것을 다른 특징으로 한다.
프리차지 시점을 정하게 되는 기준신호인 프리차지 신호는 각 뱅크별로 필요한 신호에 해당하며, 프리차지는 액티브 후 일정시간이 지난 후 이루어져야 하므로 프리차지 신호는 액티브 신호를 지연시켜 생성하게 된다. 기존에는 각 뱅크별로 지연부를 두어 각 뱅크의 프리차지 신호를 생성했지만, 본 발명에서는 액티브 신호를 지연시키고 지연된 뱅크 어드레스를 이용하여 뱅크를 선택하고 선택된 뱅크의 프리차지 신호로서 지연된 액티브 신호를 사용하게 된다. 따라서 각 뱅크별로 프리차지 신호를 생성하기 위한 지연부를 구비할 필요가 없다.
또한, 본 발명에 따른 반도체 메모리장치는, 각각 다수의 메모리셀을 포함하는 복수의 메모리 뱅크; 각 뱅크별로 이루어지는 소정 동작의 기준신호를 생성하는 제어회로; 및 상기 소정 동작의 기준신호와 뱅크 어드레스를 동기해 지연시키고, 지연된 상기 뱅크 어드레스가 지정하는 상기 뱅크에 지연된 상기 소정 동작의 기준신호를 공급하는 지연블록을 포함한다.
즉, 뱅크별로 소정동작에 필요한 지연블록을 따로 구비할 필요가 없으며, 상기 소정 동작의 기준신호와 뱅크 어드레스를 동기해 지연시키고, 지연된 상기 뱅크 어드레스가 지정하는 상기 뱅크에 지연된 상기 소정 동작의 기준신호를 공급하기 때문에 지연블록을 여러 뱅크가 공유하는 것이 가능해진다. 따라서 반도체 메모리장치의 전체 면적을 크게 줄이는 것이 가능하다.
본 발명은 각 뱅크별로 이루어지는 소정의 동작 예를 들어 프리차지 동작에 필요한 지연부를 각 뱅크별로 따로 구비하지 아니하며, 여러 뱅크가 공유한다. 따라서 반도체 메모리장치의 전체 칩 면적을 상당히 줄이는 것이 가능하다는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 개념을 나타낸 도면이다.
도면에 도시된 바와 같이, 본 발명은 각 뱅크별로 행해지는 소정의 동작을 위해 필요한 지연블록(220)을 여러 뱅크가 공유한다. 이는 종래에 각 뱅크별로 지연블록(220)을 구비하던 것과는 다른 점이다(도 1참조). 8뱅크를 구비하는 반도체 메모리장치에 이러한 방식으로 지연블록(220)을 설계할 경우 지연블록(220)의 갯수는 종래의 8개에서 1개로 줄어들 수가 있다.
도 3은 본 발명에 따른 반도체 메모리장치의 지연블록(220)의 구성을 나타낸 일실시예 도면이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는 소정 동작의 기준이 되는 기준신호(rowp6)를 지연시키는 기준신호 지연부(310)와, 뱅크 어드레스(BA0, BA1, BA2)를 지연시키는 어드레스 지연부(320), 및 지연된 기준신 호(rowp6d)를 지연된 뱅크 어드레스(BA0d, BA1d, BA2d)에 의해 지정되는 뱅크에 대한 소정 동작의 시점을 결정하기 위한 신호(delay<0:7>)로 출력하는 디코딩부(330)를 포함하여 구성된다.
기준신호 지연부(310)는 각 뱅크별로 이루어지는 소정 동작의 기준이 되는 기준신호(rowp6d)를 지연시킨다. 여기서 지연시키는 기준신호(rowp6d)는 아직 어느 뱅크에서 쓰일지가 결정되지 않은 신호이다. 여기서의 소정 동작은 뱅크별로 이루어지는 동작을 말하는데, 이러한 동작은 셀프/오토 리프레쉬(self/auto refresh)시에 각 뱅크별로 이루어지는 프리차지(precharge) 동작이 있다. 리프레쉬시에 프리차지 동작은 액티브(active) 후 일정시간(액티브 동작에 필요한 시간) 후에 이루어지므로 프리차지 신호(delay<0:7>)는 액티브 신호(rowp6)를 지연시켜 생성하게 된다. 이하 기준신호(rowp6)의 예로 액티브 신호(rowp6)를 들어 설명한다. 기준신호 생성부(310)는 도면에 도시된 바와 같이 액티브 신호(rowp6)를 지연시키는 복수개의 딜레이단(311, 312, 313)을 포함하여 구성될 수 있다. 딜레이단(311, 312, 313)에 입력되는 INITIAL 신호는 딜레이단(311, 312, 313)의 출력신호(d1, d2, rowp6d)의 초기값을 잡아주기 위한 신호로 이에 대해서는 후술하기로 한다.
어드레스 지연부(320)는 뱅크 어드레스(BA0, BA1, BA2)를 액티브 신호(rowp6)에 동기하여 지연시킨다. 뱅크 어드레스(BA0, BA1, BA2)를 액티브 신호(rowp6)에 동기하여 지연시키는 것은 매 액티브 동작마다 뱅크 어드레스(BA0, BA1, BA2)가 변경되기 때문에 해당 액티브 신호(rowp6)와 뱅크 어드레스(BA0, BA1, BA2)를 동기해 지연시킴으로써 액티브 신호(rowp6)에 대응되는 뱅크 어드레스(BA0, BA1, BA2)를 잃어버리지 않기 위해서이다. 이러한 어드레스 지연부(320)는 복수의 딜레이단(311, 312, 313) 각각의 입/출력 신호(rowp6, d1, d2, rowp6d)에 의해 열리고 닫히며 뱅크 어드레스(BA0, BA1, BA2)를 지연시키게 되는 복수의 래치단(321~329)을 포함해 구성될 수 있다. 이러한 복수의 래치단(321~329)은 도면에 도시된 바와 같이 각 뱅크 어드레스(BA0, BA1, BA2)별로 구비된다.
디코딩부(330)는 지연된 액티브 신호(rowp6d)와 지연된 뱅크 어드레스(BA0d, BA1d, BA2d)를 입력받는다. 그리고 뱅크 어드레스(BA0d, BA1d, BA2d)를 디코딩해 뱅크 어드레스(BA0d, BA1d, BA2d)가 지정하는 뱅크에 지연된 액티브 신호(rowp6d)를 프리차지 기준시점을 결정하는 신호인 프리차지 신호(delay<0:7>)로서 출력한다. 예를 들어, 지연된 뱅크 어드레스(BA0d, BA1d, BA2d)가 (0,0,0)이어서 뱅크0가 선택된 경우에는 지연된 액티브 신호(rowp6d)를 뱅크0의 프리차지 신호(delay<0>)로 출력하고(지연된 액티브 신호의 인에이블 타이밍에 프리차지 신호를 인에이블 시켜 출력한다는 의미이며 논리 레벨은 다를 수 있다), 지연된 뱅크 어드레스(BA0d, BA1d, BA2d)가 (1,1,1)이어서 뱅크 7이 선택된 경우에는 지연된 액티브 신호(rowp6d)를 뱅크7의 프리차지 신호(delay<7>)로 출력한다.
이와 같이, 본 발명은 기준신호 지연부(310)를 통해 액티브 신호(rowp6)를 지연시키고, 액티브 신호(rowp6)와 함께 지연된 뱅크 어드레스(BA0d, BA1d, BA2d)를 디코딩해 뱅크를 선택해 지연된 액티브 신호(rowp6d)를 선택된 뱅크의 프리차지 신호(delay<0:7>)로서 출력한다. 즉, 액티브 신호(rowp6)를 지연시켜 프리차지 신호(delay<0:7>)를 생성하기 위한 회로를 여러 뱅크가 공유한다. 기존에는 프리차지 신호(delay<0:7>)를 각 뱅크별로 각각 지연시켜 생성했지만, 본 발명과 같은 방식의 도입으로 지연회로를 여러 뱅크가 공유하는 것이다.
도 4은 도 3에서 생성된 프리차지 신호가 반도체 메모리장치 내에서 어떻게 사용되는지를 설명하기 위한 도면이다.
RACT<0:7> 신호는 각 뱅크의 액티브/프리차지 동작을 제어하는 신호이다. 예를 들어, RACT<0> 신호가 '하이'일 때 뱅크0는 액티브되고, RACT<0>신호가 '로우'일 때 뱅크0는 프리차지 된다. RACT<0:7> 신호는 액티브 신호(rowp6)에 의해 '하이'로 인에이블 되고, 프리차지 신호(delay<0:7>)에 의해 '로우'로 디스에이블 된다. 물론 RACT<0> 신호는 뱅크 어드레스 0,1,2(BA0, BA1, BA2)가 (0,0,0)의 레벨을 가져서 뱅크0이 선택된 상태에서 액티브 신호(rowp6)가 '하이'로 인에이블 되는 시점에 인에이블 되며, 뱅크0의 프리차지 시점을 알리는 프리차지 신호(delay<0>)가 '로우'로 인에이블 되는 시점에 디스에이블 된다.
도 5는 도 3에 도시된 반도체 메모리장치의 지연블록의 동작 및 도 4의 회로의 동작을 모두 나타낸 도면이다.
그 동작을 보면, 펄스신호인 액티브 신호(rowp6)가 처음으로 인에이블 되는 때, 즉 처음의 액티브 동작 때에는 뱅크 어드레스0~2(BA0, BA1, BA2)가 모두(0,0,0)이어서 뱅크0이 액티브 된다(RACT<0> '하이'로 천이). 그리고 액티브 신호(rowp6)가 두번째로 인에이블 되는 때, 즉 두번째의 액티브 동작 때에는 뱅크 어드레스0~2(BA0, BA1, BA2)가 모두(1,1,1)이어서 뱅크7이 액티브 된다(RACT<7> '하이'로 천이).
또한, 기준신호 지연부(310)에 의해 지연된 액티브 신호(rowp6d)가 처음으로 '하이'인 때에는 어드레스 지연부(320)에 의해 지연된 뱅크 어드레스0~2(BA0d, BA1d, BA2d)가 모두(0,0,0)이다 따라서 디코딩부(330)에서는 뱅크0의 프리차지 신호(delay<0>)를 '로우'로 인에이블 해 출력한다. 그리고 뱅크0의 프리차지 신호(delay<0>)에 의해 뱅크0은 프리차지 된다(RACT<0> '로우'로 천이). 마찬가지로 지연된 액티브 신호(rowp6d)가 두번째로 '하이'인 때에는 지연된 뱅크 어드레스0~2(BA0d, BA1d, BA2d)가 모두 (1,1,1)이다 따라서 디코딩부(330)에서는 뱅크7의 프리차지 신호(delay<7>)를 '로우'로 인에이블해 출력하게 되고, 이에 의해 뱅크7은 프리차지 된다.(RACT<7> '로우'로 천이)
참고로, 도면에 있는 화살표들은 어느 신호에 의해 어느 신호가 영향을 받는지의 관계를 나타낸 것이다.
도 6은 도 3의 딜레이단(311, 312, 313) 중 하나를 도시한 일실시예 도면이다.
도 3의 딜레이단(311, 312, 313)은 단순한 지연라인으로 구성될 수도 있지만, 도 6에 도시된 바와 같이 펄스 폭도 조절 가능하게 구현될 수도 있다. 이는 액티브 신호(rowp6)가 가지는 펄스 폭과 이를 지연시켜 생성하는 프리차지 신호(delay<0:7>, rowp6d로 만듬)가 가져야 하는 펄스 폭이 다를 때 사용되며, 프리차지 신호(delay<0:7>)가 가지는 펄스 폭은 도면의 "지연라인2"의 지연값에 의해 결정된다. 도 6의 각 노드(INPUT,A, B, C, D, E, FEEDBACK, OUTPUT)가 갖는 신호의 논리 레벨에 대한 타이밍을 도 7에 도시하였으므로, 도 6에 대한 더 이상의 상세한 설명은 생략하기로 한다.
INITIAL 신호는 A노드의 초기값을 잡아주기 위한 신호로 회로가 동작하기 시작한 후부터는 도 7에 도시된 바와 같이 '하이'값을 유지한다.
도 8은 도 3의 래치단(321~329) 중 하나를 도시한 일실시예 도면이다.
래치단(321~329)은 딜레이단의 입/출력신호(rowp6, d1, d2, rowp6d)에 의하여 열리고 닫히며, 뱅크 어드레스(BA0, BA1, BA2)를 입/출력한다. 도면의 IN/OUT 단자는 딜레이단의 입/출력신호(rowp6, d1, d2, rowp6d)를 입력받으며, INPUT/OUTPUT 단자는 뱅크 어드레스(BA0, BA1, BA2)를 입/출력하는 단자이다. 그 동작을 보면, IN 단자의 신호에 동기되어 래치단(321~329)의 입력단(INPUT)이 열려 뱅크 어드레스(BA0, BA1, BA2)가 래치된다. 그리고 OUT 단자의 신호에 동기되어 출력단(OUTPUT)이 열려 래치된 뱅크 어드레스(BA0, BA1, BA2)를 출력한다. 따라서 래치단(321~329)을 통해 입/출력되는 뱅크 어드레스(BA0, BA1, BA2)는 액티브 신호(rowp6)에 동기되어 지연된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치의 구성을 나타낸 도면.
도 2는 본 발명에 따른 반도체 메모리장치의 개념을 나타낸 도면.
도 3은 본 발명에 따른 반도체 메모리장치의 지연블록의 구성을 나타낸 일실시예 도면.
도 4은 도 3에서 생성된 프리차지 신호가 반도체 메모리장치 내에서 어떻게 사용되는지를 설명하기 위한 도면.
도 5는 도 3에 도시된 반도체 메모리장치의 지연블록의 동작 및 도 4의 회로의 동작을 모두 나타낸 도면.
도 6은 도 3의 딜레이단(311, 312, 313) 중 하나를 도시한 일실시예 도면.
도 7은 도 6의 각 노드의 동작을 나타낸 도면.
도 8은 도 3의 래치단(321~329) 중 하나를 도시한 일실시예 도면.
*도면의 주요 부분에 대한 부호의 설명
310: 기준신호 지연부 320: 어드레스 지연부
330: 디코딩부

Claims (19)

  1. 소정 동작의 기준신호를 지연시키는 기준신호 지연부;
    뱅크 어드레스를 지연시키는 어드레스 지연부; 및
    지연된 상기 기준신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 소정 동작의 시점을 결정하기 위한 신호로 출력하는 디코딩부
    를 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 어드레스 지연부는,
    상기 뱅크 어드레스를 상기 기준신호에 동기하여 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 1항에 있어서,
    상기 기준신호 지연부는,
    상기 기준신호를 지연시키기 위한 복수의 딜레이단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 어드레스 지연부는,
    상기 복수의 딜레이단 각각의 입/출력 신호에 의해 열리고 닫히며 상기 뱅크 어드레스를 지연시키는 복수의 래치단을 포함해 구성되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4항에 있어서,
    상기 복수의 래치단은,
    각각의 뱅크 어드레스 별로 구비되는 것을 특징으로 하는 반도체 메모리장치.
  6. 액티브 신호를 지연시키는 기준신호 지연부;
    뱅크 어드레스를 지연시키는 어드레스 지연부; 및
    지연된 상기 액티브 신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 프리차지 신호로 출력하는 디코딩부
    를 포함하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 반도체 메모리장치는 리프레쉬 동작시에,
    상기 뱅크 어드레스에 의해 지정된 뱅크가, 상기 액티브 신호에 의해 액티브되며, 상기 프리차지 신호에 의해 프리차지 되는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 6항에 있어서,
    상기 어드레스 지연부는,
    상기 뱅크 어드레스를 상기 액티브 신호에 동기하여 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 6항에 있어서,
    상기 기준신호 지연부는,
    상기 액티브 신호를 지연시키기 위한 복수의 딜레이단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 어드레스 지연부는,
    상기 복수의 딜레이단 각각의 입/출력 신호에 의해 열리고 닫히며 상기 뱅크 어드레스를 지연시키는 복수의 래치단을 포함해 구성되는 것을 특징으로 하는 반도체 메모리장치.
  11. 삭제
  12. 제 9항에 있어서,
    상기 액티브 신호는 펄스 신호이며,
    상기 딜레이단은, 상기 액티브 신호를 지연시키면서 프리차지 동작에 맞게 그 펄스 폭을 변화시키는 것을 특징으로 하는 반도체 메모리장치.
  13. 각각 다수의 메모리셀을 포함하는 복수의 메모리 뱅크;
    각 뱅크별로 이루어지는 소정 동작의 기준신호를 생성하는 제어회로; 및
    상기 소정 동작의 기준신호와 뱅크 어드레스를 동기해 지연시키고, 지연된 상기 뱅크 어드레스가 지정하는 상기 뱅크에 지연된 상기 소정 동작의 기준신호를 공급하는 지연블록
    을 포함하는 반도체 메모리장치.
  14. 제 13항에 있어서,
    상기 지연블록은,
    상기 기준신호를 지연시키는 기준신호 지연부;
    상기 뱅크 어드레스를 지연시키는 어드레스 지연부; 및
    지연된 상기 기준신호를 지연된 상기 뱅크 어드레스에 의해 지정되는 뱅크에 대한 소정 동작의 시점을 결정하기 위한 신호로 출력하는 디코딩부
    를 포함하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 어드레스 지연부는,
    상기 뱅크 어드레스를 상기 기준신호에 동기하여 지연시키는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 14항에 있어서,
    상기 기준신호 지연부는,
    상기 기준신호를 지연시키기 위한 복수의 딜레이단을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 16항에 있어서,
    상기 어드레스 지연부는,
    상기 복수의 딜레이단 각각의 입/출력 신호에 의해 열리고 닫히며 상기 뱅크 어드레스를 지연시키는 복수의 래치단을 포함해 구성되는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 17항에 있어서,
    상기 복수의 래치단은,
    각각의 뱅크 어드레스 별로 구비되는 것을 특징으로 하는 반도체 메모리장치.
  19. 제 13항에 있어서,
    상기 제어회로에서 출력하는 상기 기준신호는 액티브 신호이며,
    상기 지연블록에서 출력되는 지연된 상기 기준신호는 프리차지 신호인 것을 특징으로 하는 반도체 메모리장치.
KR1020070088929A 2007-09-03 2007-09-03 반도체 메모리장치 KR100885485B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070088929A KR100885485B1 (ko) 2007-09-03 2007-09-03 반도체 메모리장치
US12/005,915 US7751271B2 (en) 2007-09-03 2007-12-28 Semiconductor memory device
US12/791,032 US7894295B2 (en) 2007-09-03 2010-06-01 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070088929A KR100885485B1 (ko) 2007-09-03 2007-09-03 반도체 메모리장치

Publications (1)

Publication Number Publication Date
KR100885485B1 true KR100885485B1 (ko) 2009-02-24

Family

ID=40407239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070088929A KR100885485B1 (ko) 2007-09-03 2007-09-03 반도체 메모리장치

Country Status (2)

Country Link
US (2) US7751271B2 (ko)
KR (1) KR100885485B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043731B1 (ko) * 2008-12-30 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치
KR102478938B1 (ko) * 2021-01-29 2022-12-20 윈본드 일렉트로닉스 코포레이션 공유 지연 회로를 갖는 방법 및 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11203867A (ja) 1998-01-13 1999-07-30 Nec Corp 半導体記憶装置
JP2000251469A (ja) 1999-02-23 2000-09-14 Fujitsu Ltd タイミング信号生成回路及びこの回路が形成された半導体装置
KR20020042030A (ko) * 2000-11-29 2002-06-05 윤종용 리프레쉬 수행시간이 감소될 수 있는 다중 뱅크를구비하는 반도체 메모리 장치 및 리프레쉬 방법
KR20030051975A (ko) * 2001-12-20 2003-06-26 주식회사 하이닉스반도체 강유전체 메모리 소자의 기준전압 발생장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11144497A (ja) * 1997-11-13 1999-05-28 Mitsubishi Electric Corp 同期型半導体記憶装置
US6366524B1 (en) * 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
JP4152308B2 (ja) * 2003-12-08 2008-09-17 エルピーダメモリ株式会社 半導体集積回路装置
US7433261B2 (en) * 2005-10-17 2008-10-07 Infineon Technologies Ag Directed auto-refresh for a dynamic random access memory
KR100838364B1 (ko) * 2006-12-27 2008-06-13 주식회사 하이닉스반도체 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11203867A (ja) 1998-01-13 1999-07-30 Nec Corp 半導体記憶装置
JP2000251469A (ja) 1999-02-23 2000-09-14 Fujitsu Ltd タイミング信号生成回路及びこの回路が形成された半導体装置
KR20020042030A (ko) * 2000-11-29 2002-06-05 윤종용 리프레쉬 수행시간이 감소될 수 있는 다중 뱅크를구비하는 반도체 메모리 장치 및 리프레쉬 방법
KR20030051975A (ko) * 2001-12-20 2003-06-26 주식회사 하이닉스반도체 강유전체 메모리 소자의 기준전압 발생장치

Also Published As

Publication number Publication date
US20090059694A1 (en) 2009-03-05
US7894295B2 (en) 2011-02-22
US20100238748A1 (en) 2010-09-23
US7751271B2 (en) 2010-07-06

Similar Documents

Publication Publication Date Title
JP5160770B2 (ja) レイテンシー制御回路及びその方法、そして、自動プリチャージ制御回路及びその方法
US7489172B2 (en) DLL driver control circuit
US7426144B2 (en) Semiconductor storage device
KR100422572B1 (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
JP5144882B2 (ja) 半導体メモリ素子
US7327613B2 (en) Input circuit for a memory device
KR100719377B1 (ko) 데이터 패턴을 읽는 반도체 메모리 장치
KR100638747B1 (ko) 반도체 기억 소자의 클럭 생성 장치 및 방법
KR100818720B1 (ko) 반도체 메모리 장치의 레이턴시 제어 회로, 제어 방법 및상기 레이턴시 제어 회로를 포함하는 반도체 메모리 장치
EP1397807A2 (en) Asynchronous, high-bandwidth memory component using calibrated timing elements
US7710804B2 (en) Auto precharge circuit sharing a write auto precharge signal generating unit
US6708255B2 (en) Variable input/output control device in synchronous semiconductor device
JP4919333B2 (ja) 半導体メモリ素子のデータ入力装置
KR100419270B1 (ko) 반도체 메모리
KR100753100B1 (ko) 반도체 메모리 장치의 지연고정루프
US7835180B2 (en) Semiconductor memory device
KR100885485B1 (ko) 반도체 메모리장치
KR100718038B1 (ko) 반도체 메모리 장치의 뱅크 선택 회로
US20040257881A1 (en) Data input device of a ddr sdram
JP2012113819A (ja) 自動プリチャージ制御回路と半導体メモリ装置とプリチャージング動作制御方法
KR100865561B1 (ko) 데이터 출력 제어 장치
KR100665847B1 (ko) 프리차아지 제어회로를 구비한 반도체 메모리 장치 및 그에따른 프리차아지 방법
KR100449638B1 (ko) 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법
US20080056038A1 (en) Semiconductor memory device
JP2004206850A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130716

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140122

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 10