KR102478938B1 - 공유 지연 회로를 갖는 방법 및 메모리 장치 - Google Patents
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Abstract
메모리 장치는 복수의 메모리 뱅크 및 감지 지연 회로를 포함한다. 각각의 메모리 뱅크는 행 활성 명령에 의해 활성화되고 및 감지 인에이블 신호에 기초하여 감지 동작을 수행하도록 구성된다. 공유 지연 회로 및 지연 경로 제어 회로를 포함하는 감지 지연 회로는 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시킬 수 있다. 공유 지연 회로는 메모리 뱅크에 공유되며 행 활성 명령의 실행에 기초하여 복수의 지연 신호를 생성할 수 있다. 지연 경로 제어 회로는 감지 인에이블 신호를 메모리 뱅크에 출력하기 위해 행 활성 명령 및 복수의 지연 신호에 기초하여 공유 지연 회로와 메모리 뱅크 사이의 전기적 경로를 제어할 수 있다.
Description
본 개시는 메모리 장치(memory device)에 관한 것이고, 보다 구체적으로 공유 지연 회로(shared delay circuit)를 갖는 방법 및 메모리 장치에 관한 것이다.
다이나믹 랜덤 액세스 메모리(Dynamic Random-Access Memory)(DRAM) 장치와 같은 메모리 장치는 다중 메모리 뱅크(multiple memory bank)를 포함할 수 있다. 메모리 동작에서, 감지 증폭기(sense amplifier)는 메모리 뱅크에서 감지 동작을 수행하기 위해 행 활성 명령(row active command)의 실행(assertion)으로부터 양을 감지한 후에 시작된다. 메모리 장치에 포함된 모든 메모리 뱅크에 대해 동일한 지연량(delay amount)을 갖는 것이 바람직하다.
그러나, 제조 공정 중 전자 부품(예를 들어, 트랜지스터, 저항기, 바이어스 레벨 노이즈 등)의 불일치로 인해, 행 활성 명령의 실행으로부터 다른 메모리 뱅크에 대한 감지 증폭기의 시작까지의 지연량이 다르다. 메모리 뱅크의 지연량 차이는 메모리 동작(예를 들어, 읽기 동작 또는 쓰기 동작)의 오류율(error rate)을 증가시켜 메모리 장치의 성능을 저하시킬 수 있다.
최근 고품질 메모리 장치에 대한 수요가 증가함에 따라 메모리 장치의 성능을 향상시키기 위한 창의적인 기술과 디자인이 요구되고 있다.
그러나, 제조 공정 중 전자 부품(예를 들어, 트랜지스터, 저항기, 바이어스 레벨 노이즈 등)의 불일치로 인해, 행 활성 명령의 실행으로부터 다른 메모리 뱅크에 대한 감지 증폭기의 시작까지의 지연량이 다르다. 메모리 뱅크의 지연량 차이는 메모리 동작(예를 들어, 읽기 동작 또는 쓰기 동작)의 오류율(error rate)을 증가시켜 메모리 장치의 성능을 저하시킬 수 있다.
최근 고품질 메모리 장치에 대한 수요가 증가함에 따라 메모리 장치의 성능을 향상시키기 위한 창의적인 기술과 디자인이 요구되고 있다.
본 개시는 메모리 장치(memory device)의 성능을 향상시킬 수 있는 방법 및 메모리 장치를 소개한다.
본 개시 내용의 일 실시예에서, 메모리 장치는 복수의 메모리 뱅크(memory bank) 및 감지 지연 회로(sensing delay circuit)를 포함한다. 복수의 메모리 뱅크 각각은 행 활성 명령(row active command)에 의해 활성화되고, 복수의 메모리 뱅크 각각은 감지 인에이블 신호(sensing enable signal)에 기초하여 감지 동작(sensing operation)을 수행하도록 구성된다. 감지 지연 회로는 행 활성 명령의 실행(assertion)으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키도록 구성된다. 감지 지연 회로는 공유 지연 회로 및 지연 경로 제어 회로(delay path control circuitry)를 포함한다. 공유 지연 회로(shared delay circuit)는 행 활성 명령의 실행에 기초하여 복수의 지연 신호를 생성하도록 구성되며, 여기서 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유된다. 지연 경로 제어 회로(delay path control circuitry)는 공유 지연 회로에 접속(couple)되고 감지 인에이블 신호를 메모리 뱅크에 출력하기 위해 행 활성 명령 및 복수의 지연 신호에 기초하여 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로를 제어하도록 구성된다.
본 개시 내용의 일 실시예에서, 복수의 메모리 뱅크 및 감지 지연 회로를 포함하는 메모리 장치에 적용되는 방법이다. 이 방법은 복수의 메모리 뱅크 중 메모리 뱅크를 활성화하도록 구성된 행 활성 명령(row active command)을 수신하는 단계, 및 감지 지연 회로에 의해, 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계의 동작을 포함한다. 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계의 동작은 감지 지연 회로의 공유 지연 회로에 의해, 행 활성 명령의 실행에 기초하여 복수의 지연 신호를 생성하는 단계 - 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유됨 -; 및 행 활성 명령에 기초하여 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로 및 감지 인에이블 신호를 메모리 뱅크로 출력하기 위해 복수의 지연 신호를 제어하는 단계를 포함한다.
본 개시 내용의 하나 이상의 실시예에서 제공된 상기 특징 및 이점을 보다 이해하기 쉽게 하기 위해, 도면을 수반하는 여러 실시예가 다음과 같이 상세하게 설명된다.
본 개시 내용의 일 실시예에서, 메모리 장치는 복수의 메모리 뱅크(memory bank) 및 감지 지연 회로(sensing delay circuit)를 포함한다. 복수의 메모리 뱅크 각각은 행 활성 명령(row active command)에 의해 활성화되고, 복수의 메모리 뱅크 각각은 감지 인에이블 신호(sensing enable signal)에 기초하여 감지 동작(sensing operation)을 수행하도록 구성된다. 감지 지연 회로는 행 활성 명령의 실행(assertion)으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키도록 구성된다. 감지 지연 회로는 공유 지연 회로 및 지연 경로 제어 회로(delay path control circuitry)를 포함한다. 공유 지연 회로(shared delay circuit)는 행 활성 명령의 실행에 기초하여 복수의 지연 신호를 생성하도록 구성되며, 여기서 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유된다. 지연 경로 제어 회로(delay path control circuitry)는 공유 지연 회로에 접속(couple)되고 감지 인에이블 신호를 메모리 뱅크에 출력하기 위해 행 활성 명령 및 복수의 지연 신호에 기초하여 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로를 제어하도록 구성된다.
본 개시 내용의 일 실시예에서, 복수의 메모리 뱅크 및 감지 지연 회로를 포함하는 메모리 장치에 적용되는 방법이다. 이 방법은 복수의 메모리 뱅크 중 메모리 뱅크를 활성화하도록 구성된 행 활성 명령(row active command)을 수신하는 단계, 및 감지 지연 회로에 의해, 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계의 동작을 포함한다. 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계의 동작은 감지 지연 회로의 공유 지연 회로에 의해, 행 활성 명령의 실행에 기초하여 복수의 지연 신호를 생성하는 단계 - 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유됨 -; 및 행 활성 명령에 기초하여 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로 및 감지 인에이블 신호를 메모리 뱅크로 출력하기 위해 복수의 지연 신호를 제어하는 단계를 포함한다.
본 개시 내용의 하나 이상의 실시예에서 제공된 상기 특징 및 이점을 보다 이해하기 쉽게 하기 위해, 도면을 수반하는 여러 실시예가 다음과 같이 상세하게 설명된다.
첨부된 도면은 본 개시의 추가 이해를 제공하기 위해 포함되고, 본 명세서에 통합되고 그 일부를 구성한다. 도면은 본 개시의 실시예를 예시하고, 설명과 함께 여기에 설명된 원리를 설명하는 역할을 한다.
도 1은 일부 실시예에 따른 메모리 장치를 예시하는 개략도이다.
도 2는 일부 실시예에 따른 메모리 장치의 감지 지연 회로를 예시하는 개략도이다.
도 3은 일부 실시예에 따른 메모리 장치의 지연 경로 제어 회로를 예시하는 개략도이다.
도 4 및 5는 일부 실시예에 따른 메모리 장치의 신호를 나타내는 파형도이다.
도 6a 내지 6b는 일부 실시예에 따른 메모리 장치의 방법의 흐름도를 도시한다.
도 1은 일부 실시예에 따른 메모리 장치를 예시하는 개략도이다.
도 2는 일부 실시예에 따른 메모리 장치의 감지 지연 회로를 예시하는 개략도이다.
도 3은 일부 실시예에 따른 메모리 장치의 지연 경로 제어 회로를 예시하는 개략도이다.
도 4 및 5는 일부 실시예에 따른 메모리 장치의 신호를 나타내는 파형도이다.
도 6a 내지 6b는 일부 실시예에 따른 메모리 장치의 방법의 흐름도를 도시한다.
이제 본 발명의 바람직한 실시예에 대한 참조가 상세하게 이루어질 것이며, 그 예는 첨부 도면에 도시되어 있다. 가능한 한 동일한 참조 번호가 도면 및 설명에서 사용되어 동일하거나 유사한 부분을 지칭한다.
도 1을 참조하면, 메모리 장치(memory device)(100)는 지연 감지 회로(delay sensing circuit)(110) 및 지연 감지 회로(110)에 접속된 복수의 메모리 뱅크(memory bank)(B0 내지 Bm)를 포함하며, 여기서 m은 양의 정수이다. 메모리 뱅크(B0 내지 Bm) 각각은 메모리 어레이(memory array)(ARR) 및 감지 증폭기(sense amplifier)(SA)를 포함할 수 있다. 메모리 어레이(ARR)는 복수의 비트 라인 및 워드 라인에 접속된 복수의 메모리 셀(미도시); 감지 증폭기(SA)는 감지 인에이블 신호에 기초하여 메모리 어레이(ARR)의 메모리 셀들에 감지 동작(sensing operation)을 수행하도록 구성된다. 메모리 셀에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작(Memory operation)은 메모리 어레이(ARR)의 메모리 셀에 접속된 비트 라인 및 워드 라인을 통해 수행될 수 있다. 일부 실시예에서, 감지 지연 회로(110)로부터 각각 메모리 뱅크(B0 내지 Bm)의 감지 증폭기를 인에이블 하기 위한 감지 인에이블 신호(sensing enable signal)(SE_B0 내지 SE_Bm)가 수신된다. 일부 실시예에서, 메모리 동작은 메모리 뱅크(B0 내지 Bm)에서 독립적으로 수행될 수 있다. 예를 들어, 메모리 뱅크(B0)에서 읽기 동작이 수행되고, 메모리 뱅크(B1)에서 쓰기 동작이 수행될 수 있다. 일부 실시예에서, ARR 어레이의 메모리 셀은 다이나믹 랜덤 액세스 메모리(Dynamic Random-Access Memory)(DRAM) 셀이지만, 본 개시는 이에 제한되지 않는다.
일부 실시예에서, 특정 메모리 뱅크에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작을 수행하기 위해, 감지 증폭기(SA)를 시작하기 전에 특정 메모리 뱅크에서 행을 열도록 행 활성 명령(row active command)이 실행(assertion)된다. 행 활성 명령이 실행되면 특정 메모리 뱅크의 셀 데이터는 메모리 셀과 비트 라인 간의 전하 공유를 통해 감지 증폭기(SA)에 접속된 비트 라인으로 전송된다. 행 활성 명령의 실행에서 감지 지연 기간(sensing delay period) 후, 감지 증폭기(SA)는 감지 인에이블 신호에 의해 인에이블 되어 비트 라인의 데이터를 감지하고 증폭한다. 감지 증폭기(130)가 너무 일찍 시작되면, 셀 데이터는 감지 증폭기(130)로 완전히 전송되지 않을 것이다. 감지 증폭기(130)가 너무 늦게 시작되면, 감지 증폭기(130)는 메모리 동작을 위해 셀 데이터를 완전히 증폭하기에 충분한 시간을 갖지 못할 것이다. 따라서, 감지 지연 기간은 메모리 장치(100)의 적절한 동작을 위해 정확해야 한다. 또한, 메모리 장치(100)의 성능을 향상시키기 위해 메모리 장치(100)의 모든 메모리 뱅크에 대해 동일한 감지 지연 기간이 요구된다.
일부 실시예에서, 감지 지연 회로(110)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 및 프리 차지 신호(PCG_B0 내지 PCG_Bm)를 수신하도록 구성되며, 및 메모리 뱅크(B0 내지 Bm)에 대한 감지 지연 기간이 실질적으로 동일한 메모리 뱅크(B0 내지 Bm)에 대한 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 출력한다. 특정 메모리 뱅크에 대한 감지 지연 기간은 특정 메모리 뱅크에 대한 행 활성 명령의 실행에서부터 특정 메모리 뱅크의 감지 증폭기(SA) 시작까지이다.
일부 실시예에서, 감지 지연 회로(sensing delay circuit)(110)는 공유 지연 회로(shared delay circuit)(112) 및 지연 경로 제어 회로(delay path control circuitry)(114)를 포함한다. 공유 지연 회로(112)는 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유되고 행 활성 명령의 실행으로부터 감지 지연 기간에 의해 감지 증폭기(SA)의 시작을 지연시키도록 구성된다. 공유 지연 회로(112)는 메모리 뱅크(B0 내지 Bm) 중 특정 메모리 뱅크에 대한 행 활성 명령을 수신하고 행 활성 명령에 기초하여 적어도 하나의 지연 신호를 생성할 수 있다. 공유 지연 회로(112)에 의해 생성되는 적어도 하나의 지연 신호는 지연 경로 제어 회로(114)에 제공된다. 지연 경로 제어 회로(114)는 공유 지연 회로(112)와 메모리 뱅크(B1 내지 Bm) 사이의 전기적 경로를 제어하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(114)는 공유 지연 회로(112)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 선택적으로 인에이블 또는 디스에이블 할 수 있으며, 이에 의해 원하는 감지 지연 기간을 갖는 감지 인에이블 신호를 메모리 뱅크(B0 내지 Bm)에 제공한다. 일부 실시예에서, 공유 지연 회로(112) 및 지연 경로 제어 회로(114)는 모두 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유된다.
일부 실시예에서, 메모리 뱅크(B0 내지 Bm)의 감지 증폭기(SA)는 각각 감지 인에이블 신호(SE_B0 내지 SE_Bm)에 따라 동작한다. 예를 들면 감지 인에이블 신호가 제1 논리 상태(예를 들어, 논리 상태 1) 일 때 감지 증폭기(SA)가 활성화되고, 감지 인에이블 신호가 제2 논리 상태(예를 들어, 논리 상태 0) 인 경우 감지 증폭기(SA)가 비활성화된다. . 감지 증폭기(SA)의 시작은 감지 인에이블 신호의 논리 상태가 제2 논리 상태에서 제1 논리 상태로 변경되는 타이밍을 의미한다. 본 개시는 감지 증폭기(SA)의 특정 구조 또는 설계에 제한되지 않는다. 일부 실시예에서, 메모리 장치(100)는 추가 회로 제어기(표시되지 않음), 행 디코더(미도시), 열 디코더(미도시), 읽기 및 쓰기 회로(표시되지 않음), 입력/출력 회로(미도시) 또는 메모리 장치(100)의 적절한 동작에 필요한 다른 회로를 포함할 수 있다.
도 2는 일부 실시예에 따른 감지 지연 회로(210)의 개략도를 도시한다. 일부 실시예에서, 도 2의 감지 지연 회로(210)는 도 1에 도시된 감지 지연 회로(110)이다. 감지 지연 회로(210)는 공유 지연 회로(212) 및 지연 경로 제어 회로(214), 복수의 래치(latch)(L0 내지 Lm) 및 논리 회로(logic circuit)(211, 213 및 X0 내지 Xm)를 포함할 수 있다. 논리 회로(211)는 각각 메모리 뱅크(B0 내지 Bm)를 활성화하기 위한 복수의 행 활성 명령(ATV_B0 내지 ATV_Bm)를 수신할 수 있다. 논리 회로(211)는 신호(signal)(2111)를 생성하기 위해 행 활성 명령(ATV_B0 내지 ATV_Bm)에 대한 논리 연산을 수행하도록 구성된다. 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 적어도 하나가 실행되는지 여부를 나타낼 수 있다. 예를 들면 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 적어도 하나가 실행될 때 제1 로직 상태(예를 들어, 로직 상태 0)를 가질 수 있고, 그리고 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 어느 것도 실행되지 않을 때 제2 논리 상태(예를 들어, 논리 상태 1)를 가질 수 있다. 일부 실시예에서, 논리 회로(211)는 신호(2111)를 생성하기 위해 행 활성 명령(ATV_B0 내지 ATV_Bm)에 대해 NOR 논리 연산을 수행하도록 구성된 NOR 논리 회로이다.
일부 실시예에서, 논리 회로(213)는 신호(2111)를 수신하기 위해 논리 회로(211)에 접속되고, 신호(2131)를 생성하고 공유 지연 회로(212)에 출력하기 위해 신호(2111)에 논리 연산을 수행하도록 구성된다. 논리 회로(213)는 신호(2131)를 생성하기 위해 신호(2111)를 반전시키도록 구성된 NOT 논리 회로 일 수 있다. 일부 실시예에서, 논리 회로(211)에 의해 출력된 신호(2111)는 논리 회로(213)를 거치지 않고 공유 지연 회로(212)로 직접 출력된다.
일부 실시예에서, 공유 지연 회로(212)는 직렬로 접속되어 지연 체인(delay chain)을 형성하는 복수의 지연 유닛(delay unit)(212_0 내지 212_n-1)을 포함하며, 여기서 n은 양의 정수이다. n의 개수는 각 지연 유닛(212_0 내지 212_n-1)의 사양과 원하는 감지 지연 기간의 길이에 따라 결정될 수 있다. 공유 지연 회로(212)는 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작을 지연시키도록 구성된다. 일부 실시예에서, 공유 지연 회로(212)는 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유된다; 감지 인에이블 신호(SE_B0 내지 SE_Bm)에 대한 감지 지연 기간은 실질적으로 동일하다. 예를 들면 행 활성 명령(ATV_B0)의 실행과 감지 인에이블 신호(SE_B0)의 시작 사이의 감지 지연 기간은 행 활성 명령(ATV_Bm)의 실행과 감지 인에이블 신호(SE_Bm)의 시작 사이의 감지 지연 기간과 실질적으로 동일하다.
일부 실시예에서, 각각의 지연 유닛(212_0 내지 212_n-1)는 입력 단자(IN) 및 출력 단자(OUT)를 포함하고, 및 입력 단자(IN)의 신호를 지연 기간만큼 지연시켜 출력 단자(OUT)에서 신호를 생성하도록 구성된다. 예를 들면 지연 유닛(212_0)은 지연 신호(Timing_D1)를 생성하기 위해 지연 기간만큼 신호(2131)를 지연시키도록 구성되고; 지연 유닛(212_1)은 지연 신호(Timing_D2)를 생성하기 위해 지연 기간만큼 신호(Timing_D1)를 지연시키도록 구성되고; 및 지연 유닛(212_n-1)은 지연 신호(Timing_Dn)를 생성하기 위해 지연 유닛(212_n-1)에 입력되는 신호를 지연시키도록 구성된다. 지연 유닛(212_0 내지 212_n-1)은 직렬로 접속되므로 행 활성 명령의 실행으로부터의 지연 신호(Timing_Dn)의 지연량(delay amount)은 모든 지연 유닛(212_0 내지 212_n-1)의 지연기간의 합에 따라 결정된다. 일부 실시예에서, 행 활성 명령의 실행과 각각의 대응하는 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작 사이의 감지 지연 기간은 모든 지연 유닛(212_0 내지 212_n-1)으로부터의 지연 기간의 합에 따라 결정된다.
일부 실시예에서, 지연 경로 제어 회로(214)는 공유 지연 회로(212)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(214)는 공유 지연 회로(212)로부터 타겟 메모리 뱅크(target memory bank)로의 전기 경로를 활성화하고 공유 지연 회로(212)에서 다른 메모리 뱅크로의 전기 경로를 비활성화 할 수 있다. 일부 실시예에서, 지연 경로 제어 회로(214)는 복수의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)를 포함하며, 여기서 m 및 n은 양의 정수이다. 지연 경로 제어 회로(214)는 공유 지연 회로(212)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어하기 위해 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)를 선택적으로 활성화 및 비활성화 할 수 있다.
일부 실시예에서, 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 각각은 복수의 입력 단자와 출력 단자(DLY_OUT)를 포함한다. 입력 단자는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 수신하도록 구성된 인에이블 입력 단자(EN), 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 다른 명령을 수신하도록 구성된 입력 단자(DIS0 내지 DISm), 및 공유 지연 회로(212)로부터 지연 신호(Timing_D1 내지 Timing_Dn) 중 하나를 수신하도록 구성된 지연 입력 단자(DLY_IN)를 포함할 수 있다. 각각의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)는 인에이블 입력 단자(EN)에 입력되는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 통해 인에이블 또는 디스에이블 된다. 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 중 특정 지연 경로 제어 회로가 활성화되면, 지연 입력 단자(DLY_IN)에 입력되는 지연 신호는 특정 지연 경로 제어 회로의 출력 단자(DLY_OUT)로 출력된다.
일부 실시예에서, 지연 경로 제어 회로(delay path control circuit)(214_0_0 내지 214_m_n-1)는 복수의 지연 경로 제어 회로 그룹(groups of delay path control circuit)으로 분할되고, 각각의 그룹은 메모리 뱅크(B0 내지 Bm) 중 하나에 대응한다. 예를 들면 지연 경로 제어 회로 그룹(214_0_0 내지 214_0_n-1)은 메모리 뱅크(B0)에 대응하고 메모리 뱅크 B0에 대한 전기적 경로를 활성화 또는 비활성화하도록 구성되고; 및 지연 경로 제어 회로(214_m_0 내지 214_m_n-1)의 그룹은 메모리 뱅크(Bm)에 대응하고 메모리 뱅크(Bm)에 대한 전기적 경로를 활성화 또는 비활성화하도록 구성된다. 일부 실시예에서, 타겟 메모리 뱅크에 해당하는 지연 경로 제어 회로 그룹은 활성화되고 다른 그룹은 비활성화된다. 예를 들어, 행 활성 명령(ATV_B0)이 감지 지연 회로(210)에 실행될 때, 지연 경로 제어 회로의 그룹(214_0_0 내지 214_0_n-1)은 감지 인에이블 신호(SE_B0)를 생성하기 위해 순차적으로 활성화되고 지연 경로 제어 회로의 다른 그룹은 비활성화된다. 행 활성 명령(ATV_B0)이 지연 경로 제어 회로(214_0_0)의 인에이블 입력 단자(EN)에 실행될 때, 행 활성 명령(ATV_B0)는 먼저 지연 경로 제어 회로(214_0_0)를 활성화하고 및 다음 지연 경로 제어 회로(214_0_0)의 출력 단자(DLY_OUT)는 지연 경로 제어 회로(214_0_1)를 활성화한다. 유사하게, 지연 경로 제어 회로(214_0_2 내지 214_0_n-1)는 감지 인에이블 신호(SE_B0)를 생성하기 위해 순차적으로 인에이블 된다. 다시 말해, 공유 지연 회로(212)와 메모리 뱅크(B0) 사이의 전기 경로는 인에이블 되는 반면, 공유 지연 회로(212)와 다른 메모리 뱅크(B1 내지 Bm) 사이의 전기 경로는 디스에이블 된다. 이런식으로, 메모리 뱅크(B0)에 대한 감지 인에이블 신호(SE_B0)가 생성되고, 감지 인에이블 신호(SE_B0)의 시작은 행 활성 명령(ATV_B0)의 실행으로부터 감지 지연 기간만큼 지연된다. 게다가, 동일한 공유 지연 회로(212)가 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 생성하는데 사용되기 때문에, 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작까지의 감지 지연 기간은 지연 감지 회로(210)에 존재하는 오프셋 또는 불일치에 관계없이 동일하다.
일부 실시예에서, 복수의 래치(L0 내지 Lm)는 지연 경로 제어 회로(214)와 논리 회로(X0 내지 Xm)(예를 들어, NOT 논리 회로) 사이에 접속되고 래치 신호를 생성하기 위해 래치 동작을 수행하도록 구성된다. 래칭 신호(latching signal)는 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 각각 출력하기 위해 래칭 신호에 논리 연산을 수행하도록 구성된 논리 회로(X0 내지 Xm)에 제공될 수 있다. 일부 대안적인 실시예에서, 래치(L0 내지 Lm)에서 출력되는 래치 신호는 감지 증폭기(130)를 활성화하기 위한 감지 인에이블 신호로 사용된다. 다시 말해, 감지 지연 회로(210)에 논리 회로(X0 내지 Xm)을 포함하는 것은 선택 사항이다. 래치(L0 내지 Lm) 각각은 신호들(ATV_B0_Dn 내지 ATV_Bm_Dn) 중 하나와 프리 차지 신호(pre-charge signal)(PCG_B0 내지 PCG_Bm) 중 하나를 수신하고, 수신된 신호를 기반으로 래치 동작을 수행하여 감지 인에이블 신호(SE_B0 내지 SE_Bm) 중 하나를 생성할 수 있다. 예를 들어, 래치(L0)는 지연 경로 제어 회로(214_0_n-1)로부터 수신된 신호(ATV_B0_Dn) 및 감지 인에이블 신호(SE_B0)를 생성하기 위한 프리 차지 신호(PCG_B0)에 기초하여 래칭 동작을 수행하도록 구성된다. 일부 실시예에서, 래치(L0 내지 Lm) 각각은 논리 회로(NOR1 및 NOR2)를 포함하고, 논리 회로(NOR1)는 논리 회로(NOR2)의 출력 및 프리 차지 신호(PCG_B0 내지 PCG_Bm) 중 하나를 수신하도록 접속된다. 논리 회로(NOR2)는 논리 회로(NOR1)의 출력과 ATV_B0_Dn 내지 ATV_Bm_Dn 신호 중 하나를 수신하도록 접속된다.
일부 실시예에서, 감지 인에이블 신호(SE_B0 내지 SE_Bm)는 신호(ATV_B0_Dn 내지 ATV_Bm_Dn)의 실행에서 활성화되고, 프리 차지 신호(PCG_B0 내지 PCG_Bm)의 실행에서 비활성화된다. 예를 들면, 래치(L0)는 신호(ATV_B0_Dn)가 래치(L0)에 실행될 때 감지 인에이블 신호(SE_B0)를 활성화하고, 프리 차지 신호(PCG_B0)가 실행될 때 감지 인에이블 신호(SE_B0)를 비활성화하도록 구성된다. 일부 실시예에서, 래치(L0 내지 Lm)는 각각 논리 회로(X0 내지 Xm)(예를 들어, NOT 논리 회로)에 접속되고, 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 생성하기 위해 논리 동작(예를 들어, NOT 동작)을 수행하도록 구성된다. 이런 식으로, 메모리 뱅크(B0 내지 Bm)에 대한 감지 인에이블 신호(SE_B0 내지 SE_Bm)는 감지 지연 회로(210)에 의해 생성되며, 여기서 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 인에이블 신호(SE_B0 내지 SE_B0 내지)의 시작까지의 감지 지연 기간(SE_Bm)은 실질적으로 동일하다.
도 3은 도 2에 도시된 지연 경로 제어 회로(214)의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 중 어느 하나 일 수 있는 지연 경로 제어 회로(214_x)의 개략도를 도시한다. 지연 경로 제어 회로(214_x)는 NOR 논리 회로(NOR logic circuit)(2141), 트랜지스터(transistor)(M1, M2), 버퍼(buffer)(2143), NAND 논리 회로(NAND logic circuit)(2145) 및 NOT 논리 회로(NOT logic circuit)(2147)를 포함할 수 있다. 일부 실시예에서, 트랜지스터(M1)는 기준 노드(reference node)(GND)와 트랜지스터(M1 및 M2) 사이의 연결 노드인 연결 노드(connection node)(Nd) 사이에 접속된다. 트랜지스터(M1)의 제어 단자는 지연 경로 제어 회로(214_x)의 인에이블 입력 단자(EN)에 접속되고 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 수신하도록 구성된다. 트랜지스터(M1)는 인에이블 입력 단자(EN)에서 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나가 실행될 때 기준 노드(GND)를 연결 노드(Nd)에 전기적으로 연결하도록 구성된다.
일부 실시예에서, NOR 논리 회로(2141)는 지연 경로 제어 회로(214_x)의 입력 단자(DIS0 내지 DISm)에 접속되어 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 다른 하나 및 메모리 뱅크(B0 내지 Bm)(셀프 뱅크 프리 차지 신호라고도 함)중 하나에 대응하는 프리 차지 신호를 수신한다. NOR 논리 회로(2141)는 출력 신호를 생성하기 위해 입력 단자(DIS0 내지 DISm)의 신호에 대해 NOR 논리 연산을 수행하고, 및 출력 신호를 트랜지스터(M2)의 게이트 단자에 제공하도록 구성된다. 트랜지스터(M2)는 기준 노드(VDD)와 연결 노드(Nd) 사이에 접속되고, NOR 논리 회로(2141)로부터의 출력 신호가 실행될 때 기준 노드(VDD)를 연결 노드(Nd)에 전기적으로 연결하도록 구성된다. 이와 같이, 연결 노드(Nd)는 인에이블 입력 단자(EN)에서의 신호가 실행될 때 기준 노드(GND)에 전기적으로 접속되고, 연결 노드(Nd)는 입력 단자(DIS0 내지 DISm)의 신호 중 어느 하나가 실행될 때 기준 노드(VDD)에 전기적으로 접속된다.
일부 실시예에서, 버퍼(2143)는 NOT 논리 회로(2143a 및 2143b)를 포함하는데, 여기서 NOT 논리 회로(2143a)의 입력은 NOT 논리 회로(2143b)의 출력이고 및 NOT 논리 회로(2143b)의 입력은 NOT 논리 회로(2143a)의 출력이다. 버퍼(2143)는 연결 노드(Nd)와 NAND(2145)의 입력 단자 사이에 접속될 수 있다. 일부 실시예에서, NAND 논리 회로(2145)의 입력 단자는 지연 경로 제어 회로(214_x) 및 버퍼(2143)의 지연 입력 단자(DLY_IN)에 접속되고, NAND 논리 회로(2145)는 신호(DLY_S1)를 생성하기 위해 수신된 신호에 대해 NAND 논리 연산을 수행하도록 구성된다. 지연 입력 단자(DLY_IN)의 신호는 공유 지연 회로(예를 들어, 도 2의 공유 지연 회로(212))로부터 수신되는 지연 신호(Timing_D1 내지 Timing_Dn) 중 하나이다. NAND 논리 회로(2145)는 지연 경로 제어 회로(214_x)의 인에이블 입력 단자(EN)의 신호가 실행될 때 신호(DLY_S1)를 활성화하고, 및 입력 단자(DIS0 내지 DISm)의 신호들 중 어느 하나의 신호가 실행되면 신호(DLY_S1)를 비활성화하도록 구성된다. 이러한 방식으로, 지연 경로 제어 회로(214_x)는 공유 지연 회로(예를 들어, 도 2의 공유 지연 회로(212))와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어할 수 있다. 일부 실시예에서, NOT 논리 회로(2147)는 지연 경로 제어 회로(214_x)의 출력 단자(DLY_OUT)에서 신호를 생성하기 위해 NAND 논리 회로(2145)에 의해 출력되는 신호(DLY_S1)에 대해 NOT 논리 연산을 수행하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(214_x)의 출력 단자(DLY_OUT)에서의 신호는 인에이블 입력 신호(EN)에서의 신호의 실행으로부터 지연 기간만큼 지연된다.
도 4는 일부 실시예에 따라 감지 인에이블 신호(SE_B0)를 생성할 때 지연 감지 회로(예를 들어, 도 2의 지연 감지 회로(210))에서 신호의 예시적인 파형을 도시한다. 도 2 및 도 4를 참조하면, 타이밍(t01)에서, 펄스(P1_0)를 갖는 행 활성 명령(ATV_B0)이 메모리 장치(예를 들어, 도 1의 메모리 장치(100))의 메모리 뱅크(B0)를 활성화하기 위해 감지 지연 회로(210)에 실행된다. 타이밍(t02)에서, 지연 유닛(212_0)으로부터 출력된 지연 신호(Timing_D1)의 펄스(P2_0)는 지연 경로 제어 회로(214_0_0) 및 지연 유닛(212_1)에 실행된다. 지연 경로 제어 회로(214_0_0)는 펄스(P3_0)를 갖는 신호(ATV_B0_D1)를 생성하도록 구성된다; 지연 유닛(212_1)은 지연 신호(Timing_D1)에 기초하여 펄스(P4_0)를 갖는 지연 신호(Timing_D2)를 생성하도록 구성된다. 타이밍 t01과 t02 사이의 기간은 지연 유닛(212_0)을 통과하는 신호의 지연 기간이다. 신호(ATV_B0_D1)은 지연 유닛(212_0)의 시간 기간만큼 행 활성 명령(ATV_B0)로부터 지연된다.
타이밍(t03)에서, 펄스(P4_0)를 갖는 지연 신호(Timing_D2)는 지연 유닛(212_1)으로부터 지연 경로 제어 회로(214_0_1) 및 지연 유닛(212_2)(도시되지 않음)으로 출력된다. 지연 경로 제어 회로(214_0_1)는 펄스(P5_0)를 갖는 신호(ATV_B0_D2)를 생성하도록 구성된다. 타이밍 t02와 t03 사이의 기간은 지연 유닛(212_1)을 통과하는 신호의 지연 기간이고; 및 신호(ATV_B0_D2)는 신호(ATV_B0_D1)에서 지연 유닛(212_1)의 시간 기간만큼 지연된다.
마찬가지로, 타이밍(t04)에서 지연 경로 제어 회로(214_0_n-1)로부터 펄스(P6_0)의 신호(ATV_B0_Dn)가 출력되고, 타이밍(t5)에서 펄스(P7_0)의 감지 인에이블 신호(SE_B0)가 개시된다. 타이밍 t1과 t5 사이의 기간은 행 활성 명령(ATV_B0)의 실행으로부터 감지 인에이블 신호(SE_B0)의 시작까지 감지 지연 기간(TD0)이다. 타이밍(t6)에서, 감지 인에이블 신호(SE_B0)는 펄스(P8_0)를 갖는 프리 차지 신호(PCG_B0)의 실행으로 비활성화된다. 이런 식으로, 감지 지연 회로(210)는 메모리 뱅크(B0)에 대한 감지 지연 신호(SE_B0)를 생성할 수 있으며, 여기서 감지 지연 신호(SE_B0)의 시작은 행 활성 명령(ATV_B0)의 실행으로부터 감지 지연 기간(TD0)만큼 지연된다.
도 5는 일부 실시예에 따라 감지 인에이블 신호(SE_B0 및 SE_B1)를 생성할 때 지연 감지 회로(예를 들어, 도 2의 지연 감지 회로(210))에서 신호의 예시적인 파형을 도시한다. 도 2 및 도 5를 참조하면, 메모리 뱅크(B0 및 B1)를 활성화하기 위한 행 활성 명령(ATV_B0 및 ATV_B1)이 각각 타이밍 t01 및 t11에서 실행된다. 타이밍 t01과 t11 사이의 기간은 메모리 장치의 적절한 동작을 보장하기 위해 메모리 장치의 활성-활성 최소 명령 기간(TRRD)을 만족해야 한다. 행 활성 명령(ATV_B0 및 ATV_B1)의 실행에 응답하여, 공유 지연 회로(212)는 감지 인에이블 신호(SE_B0 및 SE_B1) 모두의 생성을 위해 지연 신호(Timing_D1 내지 Timing_Dn)를 생성한다. 예를 들어, 지연 신호(Timing_D1)는 감지 인에이블 신호(SE_B0) 생성을 위한 펄스 P2_0 및 감지 인에이블 신호(SE_B1) 생성을 위한 펄스 P2_1을 포함한다. 마찬가지로, 지연 신호(Timing_D2)는 감지 인에이블 신호(SE_B0)를 생성하기 위한 펄스(P4_0)와 감지 인에이블 신호(SE_B1)를 생성하기 위한 펄스(P4_1)를 포함한다.
일부 실시예에서, 각각의 지연 유닛(212_0 내지 212_n-1)을 통과하는 신호는 지연 유닛(212_0 내지 212_n-1)으로 입력되는 다중 행 활성 명령의 충돌을 피하기 위해 지연 기간의 길이가 TRRD의 길이보다 짧은 지연 기간만큼 지연된다. 일부 실시예에서, 지연 경로 제어 회로(214)는 지연 신호(Timing_D1 내지 Timing_Dn)에 기초하여 신호(ATV_B0_D1 내지 ATV_B0_Dn)에서 펄스(P3_0, P5_0 및 P6_0)를 생성하도록 구성된다. 유사하게, 지연 경로 제어 회로(214)는 지연 신호(Timing_D1 내지 Timing_Dn)에 기초하여 신호(ATV_B1_D1 내지 ATV_B1_Dn)에서 펄스(P3_1, P5_1 및 P6_1)를 생성하도록 구성된다. 신호(ATV_B0_D1 내지 ATV_B0_Dn)은 메모리 뱅크 B0에 대한 감지 인에이블 신호(SE_B0)의 생성을 위한 것이다; 신호(ATV_B1_D1 내지 ATV_B1_Dn)는 메모리 뱅크(B1)에 대한 감지 인에이블 신호(SE_B1)의 생성을 위한 것이다. 신호(ATV_B0_Dn 및 ATV_B1_Dn)의 펄스(P6_0 및 P6_1)는 각각 타이밍 t05 및 t15에서 펄스 P7_0 및 P7_1의 시작을 트리거 한다. 다시 말해, 신호 ATV_B0_Dn 및 ATV_B1_Dn의 펄스 P6_0 및 P6_1은 각각 감지 인에이블 신호 SE_B0 및 SE_B1의 시작을 트리거 한다. 감지 인에이블 신호 SE_B0 및 SE_B1의 펄스 P7_0 및 P7_1는 각각 t06 및 t16 타이밍에서 종료된다.
일부 실시예에서, 타이밍(t01)에서 행 활성 명령(ATV_B0)의 실행으로부터 타이밍(t05)에서 감지 인에이블 신호(SE_B0)의 시작까지의 감지 지연 기간(TD0)은 타이밍(t11)에서 행 활성 명령(ATV_B1)의 실행으로부터 타이밍(t15)에서 감지 인에이블 신호(SE_B1)의 시작까지의 감지 지연 기간(TD1)과 실질적으로 동일하다.
도 6a 내지 6b는 메모리 장치가 지연 활성화 신호를 생성하기 위해 적응된 방법의 흐름도를 도시하며, 여기에서 감지 지연 신호의 시작은 일부 실시예에 따라 행 활성 명령의 실행으로부터 감지 지연 기간만큼 지연된다. 동작(S610)에서, 복수의 메모리 뱅크 중 메모리 뱅크를 활성화하도록 구성된 행 활성 명령이 수신된다. 동작(S620)에서, 감지 인에이블 신호의 시작은 행 활성 명령의 실행으로부터 감지 지연 기간만큼 메모리 장치의 감지 지연 회로에 의해 지연된다. 동작(S620)은 동작(S621 및 S623)를 포함할 수 있다. 서브 동작(S621)에서, 복수의 지연 신호는 행 활성 명령의 실행에 기초하여 감지 지연 회로의 공유 지연 회로에 의해 생성되고, 여기서 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유된다. 동작(S623)에서, 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로는 감지 인에이블 신호를 메모리 뱅크에 출력하기 위해 행 활성 명령 및 복수의 지연 신호에 기초하여 제어된다.
위의 실시예에 따르면, 공유 지연 경로 회로 및 지연 경로 제어 회로를 포함하는 감지 지연 회로를 포함하는 메모리 장치가 도입된다. 공유 지연 경로 회로는 메모리 장치의 모든 메모리 뱅크에 대해 공유된다. 감지 지연 회로는 특정 메모리 뱅크에 대한 행 활성 명령의 실행으로부터 감지 지연 기간만큼 특정 메모리 뱅크에 대한 감지 인에이블 신호의 시작을 지연시키도록 구성된다. 이런 식으로, 메모리 장치의 모든 메모리 뱅크에 대한 감지 지연 기간은 제조 중 변동으로 인한 메모리 장치의 전자 부품의 불일치 또는 오프셋에 관계없이 실질적으로 동일하다. 다시 말해, 메모리 장치에 포함된 모든 메모리 뱅크에 대해 동일한 감지 지연 기간이 달성된다. 따라서, 메모리 장치의 메모리 뱅크에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작의 오류율이 감소되고, 메모리 장치의 성능이 향상된다.
본 개시의 범위 또는 사상을 벗어나지 않고 개시된 실시예에 대해 다양한 수정 및 변경이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 앞서 말한 관점에서, 본 개시 내용은 다음의 청구 범위 및 그 균등 물의 범위 내에 있는 한 수정 및 변경을 포함하도록 의도된다.
도 1을 참조하면, 메모리 장치(memory device)(100)는 지연 감지 회로(delay sensing circuit)(110) 및 지연 감지 회로(110)에 접속된 복수의 메모리 뱅크(memory bank)(B0 내지 Bm)를 포함하며, 여기서 m은 양의 정수이다. 메모리 뱅크(B0 내지 Bm) 각각은 메모리 어레이(memory array)(ARR) 및 감지 증폭기(sense amplifier)(SA)를 포함할 수 있다. 메모리 어레이(ARR)는 복수의 비트 라인 및 워드 라인에 접속된 복수의 메모리 셀(미도시); 감지 증폭기(SA)는 감지 인에이블 신호에 기초하여 메모리 어레이(ARR)의 메모리 셀들에 감지 동작(sensing operation)을 수행하도록 구성된다. 메모리 셀에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작(Memory operation)은 메모리 어레이(ARR)의 메모리 셀에 접속된 비트 라인 및 워드 라인을 통해 수행될 수 있다. 일부 실시예에서, 감지 지연 회로(110)로부터 각각 메모리 뱅크(B0 내지 Bm)의 감지 증폭기를 인에이블 하기 위한 감지 인에이블 신호(sensing enable signal)(SE_B0 내지 SE_Bm)가 수신된다. 일부 실시예에서, 메모리 동작은 메모리 뱅크(B0 내지 Bm)에서 독립적으로 수행될 수 있다. 예를 들어, 메모리 뱅크(B0)에서 읽기 동작이 수행되고, 메모리 뱅크(B1)에서 쓰기 동작이 수행될 수 있다. 일부 실시예에서, ARR 어레이의 메모리 셀은 다이나믹 랜덤 액세스 메모리(Dynamic Random-Access Memory)(DRAM) 셀이지만, 본 개시는 이에 제한되지 않는다.
일부 실시예에서, 특정 메모리 뱅크에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작을 수행하기 위해, 감지 증폭기(SA)를 시작하기 전에 특정 메모리 뱅크에서 행을 열도록 행 활성 명령(row active command)이 실행(assertion)된다. 행 활성 명령이 실행되면 특정 메모리 뱅크의 셀 데이터는 메모리 셀과 비트 라인 간의 전하 공유를 통해 감지 증폭기(SA)에 접속된 비트 라인으로 전송된다. 행 활성 명령의 실행에서 감지 지연 기간(sensing delay period) 후, 감지 증폭기(SA)는 감지 인에이블 신호에 의해 인에이블 되어 비트 라인의 데이터를 감지하고 증폭한다. 감지 증폭기(130)가 너무 일찍 시작되면, 셀 데이터는 감지 증폭기(130)로 완전히 전송되지 않을 것이다. 감지 증폭기(130)가 너무 늦게 시작되면, 감지 증폭기(130)는 메모리 동작을 위해 셀 데이터를 완전히 증폭하기에 충분한 시간을 갖지 못할 것이다. 따라서, 감지 지연 기간은 메모리 장치(100)의 적절한 동작을 위해 정확해야 한다. 또한, 메모리 장치(100)의 성능을 향상시키기 위해 메모리 장치(100)의 모든 메모리 뱅크에 대해 동일한 감지 지연 기간이 요구된다.
일부 실시예에서, 감지 지연 회로(110)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 및 프리 차지 신호(PCG_B0 내지 PCG_Bm)를 수신하도록 구성되며, 및 메모리 뱅크(B0 내지 Bm)에 대한 감지 지연 기간이 실질적으로 동일한 메모리 뱅크(B0 내지 Bm)에 대한 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 출력한다. 특정 메모리 뱅크에 대한 감지 지연 기간은 특정 메모리 뱅크에 대한 행 활성 명령의 실행에서부터 특정 메모리 뱅크의 감지 증폭기(SA) 시작까지이다.
일부 실시예에서, 감지 지연 회로(sensing delay circuit)(110)는 공유 지연 회로(shared delay circuit)(112) 및 지연 경로 제어 회로(delay path control circuitry)(114)를 포함한다. 공유 지연 회로(112)는 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유되고 행 활성 명령의 실행으로부터 감지 지연 기간에 의해 감지 증폭기(SA)의 시작을 지연시키도록 구성된다. 공유 지연 회로(112)는 메모리 뱅크(B0 내지 Bm) 중 특정 메모리 뱅크에 대한 행 활성 명령을 수신하고 행 활성 명령에 기초하여 적어도 하나의 지연 신호를 생성할 수 있다. 공유 지연 회로(112)에 의해 생성되는 적어도 하나의 지연 신호는 지연 경로 제어 회로(114)에 제공된다. 지연 경로 제어 회로(114)는 공유 지연 회로(112)와 메모리 뱅크(B1 내지 Bm) 사이의 전기적 경로를 제어하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(114)는 공유 지연 회로(112)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 선택적으로 인에이블 또는 디스에이블 할 수 있으며, 이에 의해 원하는 감지 지연 기간을 갖는 감지 인에이블 신호를 메모리 뱅크(B0 내지 Bm)에 제공한다. 일부 실시예에서, 공유 지연 회로(112) 및 지연 경로 제어 회로(114)는 모두 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유된다.
일부 실시예에서, 메모리 뱅크(B0 내지 Bm)의 감지 증폭기(SA)는 각각 감지 인에이블 신호(SE_B0 내지 SE_Bm)에 따라 동작한다. 예를 들면 감지 인에이블 신호가 제1 논리 상태(예를 들어, 논리 상태 1) 일 때 감지 증폭기(SA)가 활성화되고, 감지 인에이블 신호가 제2 논리 상태(예를 들어, 논리 상태 0) 인 경우 감지 증폭기(SA)가 비활성화된다. . 감지 증폭기(SA)의 시작은 감지 인에이블 신호의 논리 상태가 제2 논리 상태에서 제1 논리 상태로 변경되는 타이밍을 의미한다. 본 개시는 감지 증폭기(SA)의 특정 구조 또는 설계에 제한되지 않는다. 일부 실시예에서, 메모리 장치(100)는 추가 회로 제어기(표시되지 않음), 행 디코더(미도시), 열 디코더(미도시), 읽기 및 쓰기 회로(표시되지 않음), 입력/출력 회로(미도시) 또는 메모리 장치(100)의 적절한 동작에 필요한 다른 회로를 포함할 수 있다.
도 2는 일부 실시예에 따른 감지 지연 회로(210)의 개략도를 도시한다. 일부 실시예에서, 도 2의 감지 지연 회로(210)는 도 1에 도시된 감지 지연 회로(110)이다. 감지 지연 회로(210)는 공유 지연 회로(212) 및 지연 경로 제어 회로(214), 복수의 래치(latch)(L0 내지 Lm) 및 논리 회로(logic circuit)(211, 213 및 X0 내지 Xm)를 포함할 수 있다. 논리 회로(211)는 각각 메모리 뱅크(B0 내지 Bm)를 활성화하기 위한 복수의 행 활성 명령(ATV_B0 내지 ATV_Bm)를 수신할 수 있다. 논리 회로(211)는 신호(signal)(2111)를 생성하기 위해 행 활성 명령(ATV_B0 내지 ATV_Bm)에 대한 논리 연산을 수행하도록 구성된다. 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 적어도 하나가 실행되는지 여부를 나타낼 수 있다. 예를 들면 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 적어도 하나가 실행될 때 제1 로직 상태(예를 들어, 로직 상태 0)를 가질 수 있고, 그리고 신호(2111)는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 어느 것도 실행되지 않을 때 제2 논리 상태(예를 들어, 논리 상태 1)를 가질 수 있다. 일부 실시예에서, 논리 회로(211)는 신호(2111)를 생성하기 위해 행 활성 명령(ATV_B0 내지 ATV_Bm)에 대해 NOR 논리 연산을 수행하도록 구성된 NOR 논리 회로이다.
일부 실시예에서, 논리 회로(213)는 신호(2111)를 수신하기 위해 논리 회로(211)에 접속되고, 신호(2131)를 생성하고 공유 지연 회로(212)에 출력하기 위해 신호(2111)에 논리 연산을 수행하도록 구성된다. 논리 회로(213)는 신호(2131)를 생성하기 위해 신호(2111)를 반전시키도록 구성된 NOT 논리 회로 일 수 있다. 일부 실시예에서, 논리 회로(211)에 의해 출력된 신호(2111)는 논리 회로(213)를 거치지 않고 공유 지연 회로(212)로 직접 출력된다.
일부 실시예에서, 공유 지연 회로(212)는 직렬로 접속되어 지연 체인(delay chain)을 형성하는 복수의 지연 유닛(delay unit)(212_0 내지 212_n-1)을 포함하며, 여기서 n은 양의 정수이다. n의 개수는 각 지연 유닛(212_0 내지 212_n-1)의 사양과 원하는 감지 지연 기간의 길이에 따라 결정될 수 있다. 공유 지연 회로(212)는 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작을 지연시키도록 구성된다. 일부 실시예에서, 공유 지연 회로(212)는 모든 메모리 뱅크(B0 내지 Bm)에 대해 공유된다; 감지 인에이블 신호(SE_B0 내지 SE_Bm)에 대한 감지 지연 기간은 실질적으로 동일하다. 예를 들면 행 활성 명령(ATV_B0)의 실행과 감지 인에이블 신호(SE_B0)의 시작 사이의 감지 지연 기간은 행 활성 명령(ATV_Bm)의 실행과 감지 인에이블 신호(SE_Bm)의 시작 사이의 감지 지연 기간과 실질적으로 동일하다.
일부 실시예에서, 각각의 지연 유닛(212_0 내지 212_n-1)는 입력 단자(IN) 및 출력 단자(OUT)를 포함하고, 및 입력 단자(IN)의 신호를 지연 기간만큼 지연시켜 출력 단자(OUT)에서 신호를 생성하도록 구성된다. 예를 들면 지연 유닛(212_0)은 지연 신호(Timing_D1)를 생성하기 위해 지연 기간만큼 신호(2131)를 지연시키도록 구성되고; 지연 유닛(212_1)은 지연 신호(Timing_D2)를 생성하기 위해 지연 기간만큼 신호(Timing_D1)를 지연시키도록 구성되고; 및 지연 유닛(212_n-1)은 지연 신호(Timing_Dn)를 생성하기 위해 지연 유닛(212_n-1)에 입력되는 신호를 지연시키도록 구성된다. 지연 유닛(212_0 내지 212_n-1)은 직렬로 접속되므로 행 활성 명령의 실행으로부터의 지연 신호(Timing_Dn)의 지연량(delay amount)은 모든 지연 유닛(212_0 내지 212_n-1)의 지연기간의 합에 따라 결정된다. 일부 실시예에서, 행 활성 명령의 실행과 각각의 대응하는 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작 사이의 감지 지연 기간은 모든 지연 유닛(212_0 내지 212_n-1)으로부터의 지연 기간의 합에 따라 결정된다.
일부 실시예에서, 지연 경로 제어 회로(214)는 공유 지연 회로(212)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(214)는 공유 지연 회로(212)로부터 타겟 메모리 뱅크(target memory bank)로의 전기 경로를 활성화하고 공유 지연 회로(212)에서 다른 메모리 뱅크로의 전기 경로를 비활성화 할 수 있다. 일부 실시예에서, 지연 경로 제어 회로(214)는 복수의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)를 포함하며, 여기서 m 및 n은 양의 정수이다. 지연 경로 제어 회로(214)는 공유 지연 회로(212)와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어하기 위해 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)를 선택적으로 활성화 및 비활성화 할 수 있다.
일부 실시예에서, 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 각각은 복수의 입력 단자와 출력 단자(DLY_OUT)를 포함한다. 입력 단자는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 수신하도록 구성된 인에이블 입력 단자(EN), 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 다른 명령을 수신하도록 구성된 입력 단자(DIS0 내지 DISm), 및 공유 지연 회로(212)로부터 지연 신호(Timing_D1 내지 Timing_Dn) 중 하나를 수신하도록 구성된 지연 입력 단자(DLY_IN)를 포함할 수 있다. 각각의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1)는 인에이블 입력 단자(EN)에 입력되는 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 통해 인에이블 또는 디스에이블 된다. 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 중 특정 지연 경로 제어 회로가 활성화되면, 지연 입력 단자(DLY_IN)에 입력되는 지연 신호는 특정 지연 경로 제어 회로의 출력 단자(DLY_OUT)로 출력된다.
일부 실시예에서, 지연 경로 제어 회로(delay path control circuit)(214_0_0 내지 214_m_n-1)는 복수의 지연 경로 제어 회로 그룹(groups of delay path control circuit)으로 분할되고, 각각의 그룹은 메모리 뱅크(B0 내지 Bm) 중 하나에 대응한다. 예를 들면 지연 경로 제어 회로 그룹(214_0_0 내지 214_0_n-1)은 메모리 뱅크(B0)에 대응하고 메모리 뱅크 B0에 대한 전기적 경로를 활성화 또는 비활성화하도록 구성되고; 및 지연 경로 제어 회로(214_m_0 내지 214_m_n-1)의 그룹은 메모리 뱅크(Bm)에 대응하고 메모리 뱅크(Bm)에 대한 전기적 경로를 활성화 또는 비활성화하도록 구성된다. 일부 실시예에서, 타겟 메모리 뱅크에 해당하는 지연 경로 제어 회로 그룹은 활성화되고 다른 그룹은 비활성화된다. 예를 들어, 행 활성 명령(ATV_B0)이 감지 지연 회로(210)에 실행될 때, 지연 경로 제어 회로의 그룹(214_0_0 내지 214_0_n-1)은 감지 인에이블 신호(SE_B0)를 생성하기 위해 순차적으로 활성화되고 지연 경로 제어 회로의 다른 그룹은 비활성화된다. 행 활성 명령(ATV_B0)이 지연 경로 제어 회로(214_0_0)의 인에이블 입력 단자(EN)에 실행될 때, 행 활성 명령(ATV_B0)는 먼저 지연 경로 제어 회로(214_0_0)를 활성화하고 및 다음 지연 경로 제어 회로(214_0_0)의 출력 단자(DLY_OUT)는 지연 경로 제어 회로(214_0_1)를 활성화한다. 유사하게, 지연 경로 제어 회로(214_0_2 내지 214_0_n-1)는 감지 인에이블 신호(SE_B0)를 생성하기 위해 순차적으로 인에이블 된다. 다시 말해, 공유 지연 회로(212)와 메모리 뱅크(B0) 사이의 전기 경로는 인에이블 되는 반면, 공유 지연 회로(212)와 다른 메모리 뱅크(B1 내지 Bm) 사이의 전기 경로는 디스에이블 된다. 이런식으로, 메모리 뱅크(B0)에 대한 감지 인에이블 신호(SE_B0)가 생성되고, 감지 인에이블 신호(SE_B0)의 시작은 행 활성 명령(ATV_B0)의 실행으로부터 감지 지연 기간만큼 지연된다. 게다가, 동일한 공유 지연 회로(212)가 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 생성하는데 사용되기 때문에, 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 인에이블 신호(SE_B0 내지 SE_Bm)의 시작까지의 감지 지연 기간은 지연 감지 회로(210)에 존재하는 오프셋 또는 불일치에 관계없이 동일하다.
일부 실시예에서, 복수의 래치(L0 내지 Lm)는 지연 경로 제어 회로(214)와 논리 회로(X0 내지 Xm)(예를 들어, NOT 논리 회로) 사이에 접속되고 래치 신호를 생성하기 위해 래치 동작을 수행하도록 구성된다. 래칭 신호(latching signal)는 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 각각 출력하기 위해 래칭 신호에 논리 연산을 수행하도록 구성된 논리 회로(X0 내지 Xm)에 제공될 수 있다. 일부 대안적인 실시예에서, 래치(L0 내지 Lm)에서 출력되는 래치 신호는 감지 증폭기(130)를 활성화하기 위한 감지 인에이블 신호로 사용된다. 다시 말해, 감지 지연 회로(210)에 논리 회로(X0 내지 Xm)을 포함하는 것은 선택 사항이다. 래치(L0 내지 Lm) 각각은 신호들(ATV_B0_Dn 내지 ATV_Bm_Dn) 중 하나와 프리 차지 신호(pre-charge signal)(PCG_B0 내지 PCG_Bm) 중 하나를 수신하고, 수신된 신호를 기반으로 래치 동작을 수행하여 감지 인에이블 신호(SE_B0 내지 SE_Bm) 중 하나를 생성할 수 있다. 예를 들어, 래치(L0)는 지연 경로 제어 회로(214_0_n-1)로부터 수신된 신호(ATV_B0_Dn) 및 감지 인에이블 신호(SE_B0)를 생성하기 위한 프리 차지 신호(PCG_B0)에 기초하여 래칭 동작을 수행하도록 구성된다. 일부 실시예에서, 래치(L0 내지 Lm) 각각은 논리 회로(NOR1 및 NOR2)를 포함하고, 논리 회로(NOR1)는 논리 회로(NOR2)의 출력 및 프리 차지 신호(PCG_B0 내지 PCG_Bm) 중 하나를 수신하도록 접속된다. 논리 회로(NOR2)는 논리 회로(NOR1)의 출력과 ATV_B0_Dn 내지 ATV_Bm_Dn 신호 중 하나를 수신하도록 접속된다.
일부 실시예에서, 감지 인에이블 신호(SE_B0 내지 SE_Bm)는 신호(ATV_B0_Dn 내지 ATV_Bm_Dn)의 실행에서 활성화되고, 프리 차지 신호(PCG_B0 내지 PCG_Bm)의 실행에서 비활성화된다. 예를 들면, 래치(L0)는 신호(ATV_B0_Dn)가 래치(L0)에 실행될 때 감지 인에이블 신호(SE_B0)를 활성화하고, 프리 차지 신호(PCG_B0)가 실행될 때 감지 인에이블 신호(SE_B0)를 비활성화하도록 구성된다. 일부 실시예에서, 래치(L0 내지 Lm)는 각각 논리 회로(X0 내지 Xm)(예를 들어, NOT 논리 회로)에 접속되고, 감지 인에이블 신호(SE_B0 내지 SE_Bm)를 생성하기 위해 논리 동작(예를 들어, NOT 동작)을 수행하도록 구성된다. 이런 식으로, 메모리 뱅크(B0 내지 Bm)에 대한 감지 인에이블 신호(SE_B0 내지 SE_Bm)는 감지 지연 회로(210)에 의해 생성되며, 여기서 행 활성 명령(ATV_B0 내지 ATV_Bm)의 실행으로부터 감지 인에이블 신호(SE_B0 내지 SE_B0 내지)의 시작까지의 감지 지연 기간(SE_Bm)은 실질적으로 동일하다.
도 3은 도 2에 도시된 지연 경로 제어 회로(214)의 지연 경로 제어 회로(214_0_0 내지 214_m_n-1) 중 어느 하나 일 수 있는 지연 경로 제어 회로(214_x)의 개략도를 도시한다. 지연 경로 제어 회로(214_x)는 NOR 논리 회로(NOR logic circuit)(2141), 트랜지스터(transistor)(M1, M2), 버퍼(buffer)(2143), NAND 논리 회로(NAND logic circuit)(2145) 및 NOT 논리 회로(NOT logic circuit)(2147)를 포함할 수 있다. 일부 실시예에서, 트랜지스터(M1)는 기준 노드(reference node)(GND)와 트랜지스터(M1 및 M2) 사이의 연결 노드인 연결 노드(connection node)(Nd) 사이에 접속된다. 트랜지스터(M1)의 제어 단자는 지연 경로 제어 회로(214_x)의 인에이블 입력 단자(EN)에 접속되고 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나를 수신하도록 구성된다. 트랜지스터(M1)는 인에이블 입력 단자(EN)에서 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 하나가 실행될 때 기준 노드(GND)를 연결 노드(Nd)에 전기적으로 연결하도록 구성된다.
일부 실시예에서, NOR 논리 회로(2141)는 지연 경로 제어 회로(214_x)의 입력 단자(DIS0 내지 DISm)에 접속되어 행 활성 명령(ATV_B0 내지 ATV_Bm) 중 다른 하나 및 메모리 뱅크(B0 내지 Bm)(셀프 뱅크 프리 차지 신호라고도 함)중 하나에 대응하는 프리 차지 신호를 수신한다. NOR 논리 회로(2141)는 출력 신호를 생성하기 위해 입력 단자(DIS0 내지 DISm)의 신호에 대해 NOR 논리 연산을 수행하고, 및 출력 신호를 트랜지스터(M2)의 게이트 단자에 제공하도록 구성된다. 트랜지스터(M2)는 기준 노드(VDD)와 연결 노드(Nd) 사이에 접속되고, NOR 논리 회로(2141)로부터의 출력 신호가 실행될 때 기준 노드(VDD)를 연결 노드(Nd)에 전기적으로 연결하도록 구성된다. 이와 같이, 연결 노드(Nd)는 인에이블 입력 단자(EN)에서의 신호가 실행될 때 기준 노드(GND)에 전기적으로 접속되고, 연결 노드(Nd)는 입력 단자(DIS0 내지 DISm)의 신호 중 어느 하나가 실행될 때 기준 노드(VDD)에 전기적으로 접속된다.
일부 실시예에서, 버퍼(2143)는 NOT 논리 회로(2143a 및 2143b)를 포함하는데, 여기서 NOT 논리 회로(2143a)의 입력은 NOT 논리 회로(2143b)의 출력이고 및 NOT 논리 회로(2143b)의 입력은 NOT 논리 회로(2143a)의 출력이다. 버퍼(2143)는 연결 노드(Nd)와 NAND(2145)의 입력 단자 사이에 접속될 수 있다. 일부 실시예에서, NAND 논리 회로(2145)의 입력 단자는 지연 경로 제어 회로(214_x) 및 버퍼(2143)의 지연 입력 단자(DLY_IN)에 접속되고, NAND 논리 회로(2145)는 신호(DLY_S1)를 생성하기 위해 수신된 신호에 대해 NAND 논리 연산을 수행하도록 구성된다. 지연 입력 단자(DLY_IN)의 신호는 공유 지연 회로(예를 들어, 도 2의 공유 지연 회로(212))로부터 수신되는 지연 신호(Timing_D1 내지 Timing_Dn) 중 하나이다. NAND 논리 회로(2145)는 지연 경로 제어 회로(214_x)의 인에이블 입력 단자(EN)의 신호가 실행될 때 신호(DLY_S1)를 활성화하고, 및 입력 단자(DIS0 내지 DISm)의 신호들 중 어느 하나의 신호가 실행되면 신호(DLY_S1)를 비활성화하도록 구성된다. 이러한 방식으로, 지연 경로 제어 회로(214_x)는 공유 지연 회로(예를 들어, 도 2의 공유 지연 회로(212))와 메모리 뱅크(B0 내지 Bm) 사이의 전기적 경로를 제어할 수 있다. 일부 실시예에서, NOT 논리 회로(2147)는 지연 경로 제어 회로(214_x)의 출력 단자(DLY_OUT)에서 신호를 생성하기 위해 NAND 논리 회로(2145)에 의해 출력되는 신호(DLY_S1)에 대해 NOT 논리 연산을 수행하도록 구성된다. 일부 실시예에서, 지연 경로 제어 회로(214_x)의 출력 단자(DLY_OUT)에서의 신호는 인에이블 입력 신호(EN)에서의 신호의 실행으로부터 지연 기간만큼 지연된다.
도 4는 일부 실시예에 따라 감지 인에이블 신호(SE_B0)를 생성할 때 지연 감지 회로(예를 들어, 도 2의 지연 감지 회로(210))에서 신호의 예시적인 파형을 도시한다. 도 2 및 도 4를 참조하면, 타이밍(t01)에서, 펄스(P1_0)를 갖는 행 활성 명령(ATV_B0)이 메모리 장치(예를 들어, 도 1의 메모리 장치(100))의 메모리 뱅크(B0)를 활성화하기 위해 감지 지연 회로(210)에 실행된다. 타이밍(t02)에서, 지연 유닛(212_0)으로부터 출력된 지연 신호(Timing_D1)의 펄스(P2_0)는 지연 경로 제어 회로(214_0_0) 및 지연 유닛(212_1)에 실행된다. 지연 경로 제어 회로(214_0_0)는 펄스(P3_0)를 갖는 신호(ATV_B0_D1)를 생성하도록 구성된다; 지연 유닛(212_1)은 지연 신호(Timing_D1)에 기초하여 펄스(P4_0)를 갖는 지연 신호(Timing_D2)를 생성하도록 구성된다. 타이밍 t01과 t02 사이의 기간은 지연 유닛(212_0)을 통과하는 신호의 지연 기간이다. 신호(ATV_B0_D1)은 지연 유닛(212_0)의 시간 기간만큼 행 활성 명령(ATV_B0)로부터 지연된다.
타이밍(t03)에서, 펄스(P4_0)를 갖는 지연 신호(Timing_D2)는 지연 유닛(212_1)으로부터 지연 경로 제어 회로(214_0_1) 및 지연 유닛(212_2)(도시되지 않음)으로 출력된다. 지연 경로 제어 회로(214_0_1)는 펄스(P5_0)를 갖는 신호(ATV_B0_D2)를 생성하도록 구성된다. 타이밍 t02와 t03 사이의 기간은 지연 유닛(212_1)을 통과하는 신호의 지연 기간이고; 및 신호(ATV_B0_D2)는 신호(ATV_B0_D1)에서 지연 유닛(212_1)의 시간 기간만큼 지연된다.
마찬가지로, 타이밍(t04)에서 지연 경로 제어 회로(214_0_n-1)로부터 펄스(P6_0)의 신호(ATV_B0_Dn)가 출력되고, 타이밍(t5)에서 펄스(P7_0)의 감지 인에이블 신호(SE_B0)가 개시된다. 타이밍 t1과 t5 사이의 기간은 행 활성 명령(ATV_B0)의 실행으로부터 감지 인에이블 신호(SE_B0)의 시작까지 감지 지연 기간(TD0)이다. 타이밍(t6)에서, 감지 인에이블 신호(SE_B0)는 펄스(P8_0)를 갖는 프리 차지 신호(PCG_B0)의 실행으로 비활성화된다. 이런 식으로, 감지 지연 회로(210)는 메모리 뱅크(B0)에 대한 감지 지연 신호(SE_B0)를 생성할 수 있으며, 여기서 감지 지연 신호(SE_B0)의 시작은 행 활성 명령(ATV_B0)의 실행으로부터 감지 지연 기간(TD0)만큼 지연된다.
도 5는 일부 실시예에 따라 감지 인에이블 신호(SE_B0 및 SE_B1)를 생성할 때 지연 감지 회로(예를 들어, 도 2의 지연 감지 회로(210))에서 신호의 예시적인 파형을 도시한다. 도 2 및 도 5를 참조하면, 메모리 뱅크(B0 및 B1)를 활성화하기 위한 행 활성 명령(ATV_B0 및 ATV_B1)이 각각 타이밍 t01 및 t11에서 실행된다. 타이밍 t01과 t11 사이의 기간은 메모리 장치의 적절한 동작을 보장하기 위해 메모리 장치의 활성-활성 최소 명령 기간(TRRD)을 만족해야 한다. 행 활성 명령(ATV_B0 및 ATV_B1)의 실행에 응답하여, 공유 지연 회로(212)는 감지 인에이블 신호(SE_B0 및 SE_B1) 모두의 생성을 위해 지연 신호(Timing_D1 내지 Timing_Dn)를 생성한다. 예를 들어, 지연 신호(Timing_D1)는 감지 인에이블 신호(SE_B0) 생성을 위한 펄스 P2_0 및 감지 인에이블 신호(SE_B1) 생성을 위한 펄스 P2_1을 포함한다. 마찬가지로, 지연 신호(Timing_D2)는 감지 인에이블 신호(SE_B0)를 생성하기 위한 펄스(P4_0)와 감지 인에이블 신호(SE_B1)를 생성하기 위한 펄스(P4_1)를 포함한다.
일부 실시예에서, 각각의 지연 유닛(212_0 내지 212_n-1)을 통과하는 신호는 지연 유닛(212_0 내지 212_n-1)으로 입력되는 다중 행 활성 명령의 충돌을 피하기 위해 지연 기간의 길이가 TRRD의 길이보다 짧은 지연 기간만큼 지연된다. 일부 실시예에서, 지연 경로 제어 회로(214)는 지연 신호(Timing_D1 내지 Timing_Dn)에 기초하여 신호(ATV_B0_D1 내지 ATV_B0_Dn)에서 펄스(P3_0, P5_0 및 P6_0)를 생성하도록 구성된다. 유사하게, 지연 경로 제어 회로(214)는 지연 신호(Timing_D1 내지 Timing_Dn)에 기초하여 신호(ATV_B1_D1 내지 ATV_B1_Dn)에서 펄스(P3_1, P5_1 및 P6_1)를 생성하도록 구성된다. 신호(ATV_B0_D1 내지 ATV_B0_Dn)은 메모리 뱅크 B0에 대한 감지 인에이블 신호(SE_B0)의 생성을 위한 것이다; 신호(ATV_B1_D1 내지 ATV_B1_Dn)는 메모리 뱅크(B1)에 대한 감지 인에이블 신호(SE_B1)의 생성을 위한 것이다. 신호(ATV_B0_Dn 및 ATV_B1_Dn)의 펄스(P6_0 및 P6_1)는 각각 타이밍 t05 및 t15에서 펄스 P7_0 및 P7_1의 시작을 트리거 한다. 다시 말해, 신호 ATV_B0_Dn 및 ATV_B1_Dn의 펄스 P6_0 및 P6_1은 각각 감지 인에이블 신호 SE_B0 및 SE_B1의 시작을 트리거 한다. 감지 인에이블 신호 SE_B0 및 SE_B1의 펄스 P7_0 및 P7_1는 각각 t06 및 t16 타이밍에서 종료된다.
일부 실시예에서, 타이밍(t01)에서 행 활성 명령(ATV_B0)의 실행으로부터 타이밍(t05)에서 감지 인에이블 신호(SE_B0)의 시작까지의 감지 지연 기간(TD0)은 타이밍(t11)에서 행 활성 명령(ATV_B1)의 실행으로부터 타이밍(t15)에서 감지 인에이블 신호(SE_B1)의 시작까지의 감지 지연 기간(TD1)과 실질적으로 동일하다.
도 6a 내지 6b는 메모리 장치가 지연 활성화 신호를 생성하기 위해 적응된 방법의 흐름도를 도시하며, 여기에서 감지 지연 신호의 시작은 일부 실시예에 따라 행 활성 명령의 실행으로부터 감지 지연 기간만큼 지연된다. 동작(S610)에서, 복수의 메모리 뱅크 중 메모리 뱅크를 활성화하도록 구성된 행 활성 명령이 수신된다. 동작(S620)에서, 감지 인에이블 신호의 시작은 행 활성 명령의 실행으로부터 감지 지연 기간만큼 메모리 장치의 감지 지연 회로에 의해 지연된다. 동작(S620)은 동작(S621 및 S623)를 포함할 수 있다. 서브 동작(S621)에서, 복수의 지연 신호는 행 활성 명령의 실행에 기초하여 감지 지연 회로의 공유 지연 회로에 의해 생성되고, 여기서 공유 지연 회로는 복수의 메모리 뱅크에 대해 공유된다. 동작(S623)에서, 공유 지연 회로와 복수의 메모리 뱅크 사이의 전기적 경로는 감지 인에이블 신호를 메모리 뱅크에 출력하기 위해 행 활성 명령 및 복수의 지연 신호에 기초하여 제어된다.
위의 실시예에 따르면, 공유 지연 경로 회로 및 지연 경로 제어 회로를 포함하는 감지 지연 회로를 포함하는 메모리 장치가 도입된다. 공유 지연 경로 회로는 메모리 장치의 모든 메모리 뱅크에 대해 공유된다. 감지 지연 회로는 특정 메모리 뱅크에 대한 행 활성 명령의 실행으로부터 감지 지연 기간만큼 특정 메모리 뱅크에 대한 감지 인에이블 신호의 시작을 지연시키도록 구성된다. 이런 식으로, 메모리 장치의 모든 메모리 뱅크에 대한 감지 지연 기간은 제조 중 변동으로 인한 메모리 장치의 전자 부품의 불일치 또는 오프셋에 관계없이 실질적으로 동일하다. 다시 말해, 메모리 장치에 포함된 모든 메모리 뱅크에 대해 동일한 감지 지연 기간이 달성된다. 따라서, 메모리 장치의 메모리 뱅크에 대한 읽기 동작 또는 쓰기 동작과 같은 메모리 동작의 오류율이 감소되고, 메모리 장치의 성능이 향상된다.
본 개시의 범위 또는 사상을 벗어나지 않고 개시된 실시예에 대해 다양한 수정 및 변경이 이루어질 수 있다는 것은 당업자에게 명백할 것이다. 앞서 말한 관점에서, 본 개시 내용은 다음의 청구 범위 및 그 균등 물의 범위 내에 있는 한 수정 및 변경을 포함하도록 의도된다.
Claims (16)
- 메모리 장치에 있어서,
복수의 메모리 뱅크, 및
감지 지연 회로
를 포함하고,
상기 복수의 메모리 뱅크의 각각은,
행 활성 명령에 의해 활성화되고,
상기 복수의 메모리 뱅크의 각각은,
감지 인에이블 신호에 기초하여 감지 동작을 수행하도록 구성되고,
상기 감지 지연 회로는,
상기 행 활성 명령의 실행으로부터 감지 지연 기간만큼 상기 감지 인에이블 신호의 시작을 지연시키도록 구성되고,
상기 감지 지연 회로는,
공유 지연 회로, 및
지연 경로 제어 회로
를 포함하고,
상기 공유 지연 회로는,
상기 행 활성 명령의 상기 실행에 기초하여 복수의 지연 신호를 생성하도록 구성되고,
상기 공유 지연 회로는,
상기 복수의 메모리 뱅크에 대해 공유되고,
상기 공유 지연 회로는,
상기 복수의 지연 신호를 생성하도록 구성된 복수의 지연 유닛
을 포함하고,
상기 복수의 지연 유닛의 각각은,
상기 감지 인에이블 신호의 시작을 지연 기간만큼 지연시키도록 구성되고,
상기 지연 경로 제어 회로는,
상기 공유 지연 회로에 접속되고,
상기 행 활성 명령에 기초하여 상기 공유 지연 회로와 상기 복수의 메모리 뱅크 사이의 전기적 경로 및 상기 감지 인에이블 신호를 상기 메모리 뱅크로 출력하기 위해 상기 복수의 지연 신호를 제어하도록 구성되고,
상기 복수의 메모리 뱅크는,
각각 제1 행 활성 명령 및 제2 행 활성 명령에 의해 활성화되는 제1 메모리 뱅크 및 제2 메모리 뱅크
를 포함하고,
상기 복수의 지연 유닛의 각각의 상기 지연 기간은,
상기 메모리 장치의 활성-활성 최소 명령 기간보다 작고,
상기 활성-활성 최소 명령 기간은,
상기 제1 행 활성 명령의 상기 실행과 상기 제2 행 활성 명령의 상기 실행 사이의 최소 시간 기간인
메모리 장치.
- 제1항에 있어서,
상기 행 활성 명령의 상기 실행으로부터 상기 감지 인에이블 신호의 시작까지의 감지 지연 기간은,
상기 복수의 지연 유닛의 지연 기간의 합에 따라 결정되는
메모리 장치.
- 제2항에 있어서,
상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크는 제1 감지 인에이블 신호 및 제2 감지 인에이블 신호에 기초하여 감지 동작을 수행하도록 구성되고, 및
상기 제1 행 활성 명령의 실행으로부터 상기 제1 감지 인에이블 신호의 시작까지의 제1 감지 지연 기간은 상기 제2 행 활성 명령의 실행으로부터 상기 제2 감지 인에이블 신호의 시작까지의 제2 감지 지연 기간과 동일한
메모리 장치.
- 삭제
- 제3항에 있어서,
상기 복수의 메모리 뱅크는,
복수의 행 활성 명령에 의해 활성화되고,
상기 지연 경로 제어 회로는,
복수의 지연 경로 제어 회로를 포함하고,
상기 복수의 지연 경로 제어 회로의 각각은,
상기 복수의 행 활성 명령 중 하나를 수신하도록 구성된, 인에이블 입력 단자,
상기 복수의 행 활성 명령 중 다른 하나 및 상기 복수의 메모리 뱅크 중 하나의 프리 차지 신호를 수신하도록 구성된, 복수의 제1 입력 단자,
상기 공유 지연 회로의 상기 복수의 지연 유닛 중 하나에 접속되고, 상기 복수의 지연 유닛 중 하나에 의해 출력된 상기 지연 신호를 수신하도록 구성된 제2 입력 단자, 및
상기 복수의 행 활성 명령 중 하나 및 상기 지연 신호에 기초하여 지연 행 활성 명령을 출력하도록 구성된 출력 단자
를 포함하는 메모리 장치.
- 제5항에 있어서,
상기 복수의 지연 경로 제어 회로의 각각은,
상기 복수의 행 활성 명령 중 하나를 수신하기 위해 상기 인에이블 입력 단자에 접속된 제어 단자를 포함하는 제1 트랜지스터,
상기 복수의 제1 입력 단자에 접속되고 제1 논리 신호를 생성하기 위해 상기 복수의 행 활성 명령 중 다른 하나에 제1 논리 연산을 수행하도록 구성된 제1 논리 회로,
상기 제1 논리 회로에 접속된 제2 트랜지스터 - 상기 제2 트랜지스터는 상기 제1 논리 회로로부터 출력된 상기 제1 논리 신호를 수신하는 제어 단자를 포함하고, 및 상기 제2 트랜지스터는 연결 노드를 통해 상기 제1 트랜지스터에 접속됨 -,
상기 제2 입력 단자에 접속되고, 제2 논리 신호를 생성하기 위해 상기 제2 입력 신호로부터의 지연 신호 및 상기 연결 노드에서의 신호에 대해 제2 논리 연산을 수행하여 구성된 제2 논리 회로, 및
상기 제2 논리 회로에 접속되고, 상기 지연 행 활성 명령을 생성하기 위해 상기 제2 논리 신호에 제3 논리 연산을 수행하도록 구성된 제3 논리 회로
를 포함하는 메모리 장치.
- 제6항에 있어서,
상기 제1 논리 회로는 NOR 논리 회로이고,
상기 제2 논리 회로는 NAND 논리 회로이고,
상기 제3 논리 회로는 NOT 논리 회로인
메모리 장치.
- 제5항에 있어서,
상기 복수의 지연 경로 제어 회로는,
제1 지연 경로 제어 회로 및 제2 지연 경로 제어 회로를 포함하고,
상기 제1 지연 경로 제어 회로의 상기 출력 단자는,
상기 제2 지연 경로 제어 회로의 인에이블 입력 단자에 접속되고,
상기 제2 지연 경로 제어 회로는,
상기 제1 지연 경로 제어 회로에 의해 출력되는 상기 지연 행 활성 명령에 따라 인에이블 또는 디스에이블 되는
메모리 장치.
- 제5항에 있어서,
상기 복수의 지연 경로 제어 회로는,
상기 제1 메모리 뱅크에 대응하는, 상기 제1 행 활성 명령에 따라 상기 공유 지연 회로와 상기 제1 메모리 뱅크 사이의 전기적 경로를 제어하도록 구성된 지연 경로 제어 회로의 제1 그룹, 및
상기 제2 메모리 뱅크에 대응하는, 상기 제2 행 활성 명령에 따라 상기 공유 지연 회로와 상기 제2 메모리 뱅크 사이의 전기적 경로를 제어하도록 구성된 지연 경로 제어 회로의 제2 그룹
을 포함하는 메모리 장치.
- 제9항에 있어서,
지연 경로 제어 회로의 상기 제1 그룹은 상기 제1 행 활성 명령에 따라 상기 공유 지연 회로 및 상기 제1 메모리 뱅크 사이에 상기 전기적 경로를 형성하도록 활성화되고,
지연 경로 제어 회로의 상기 제1 그룹은 상기 제1 메모리 뱅크와 상이한 다른 메모리 뱅크를 활성화시키기 위해 상기 제1 메모리 뱅크의 프리 차지 신호의 실행 또는 다른 행 활성 명령의 실행에 따라 디스에이블 되고,
지연 경로 제어 회로의 상기 제2 그룹의 상기 제2 행 활성 명령에 따라 상기 공유 지연 회로와 상기 제2 메모리 뱅크 사이의 상기 전기적 경로를 형성하도록 인에이블 되고,
지연 경로 제어 회로의 상기 제2 그룹은
상기 제2 메모리 뱅크와 상이한 다른 메모리 뱅크를 활성화시키기 위해 상기 제2 메모리 뱅크의 프리 차지 신호의 실행 또는 다른 행 활성 명령의 실행에 따라 디스에이블 되는
메모리 장치.
- 제10항에 있어서,
상기 공유 지연 회로의 각각의 지연 유닛은 지연 경로 제어 회로의 상기 제1 그룹의 하나의 지연 경로 제어 회로 및 지연 경로 제어 회로의 상기 제2 그룹의 하나의 지연 경로 제어 회로에 접속되고, 및
지연 경로 제어 회로의 상기 제1 그룹의 및 지연 경로 제어 회로의 상기 제2 그룹의 각각의 지연 경로 제어 회로의 수량은 상기 공유 지연 회로의 상기 지연 유닛의 수량과 동일한
메모리 장치.
- 제5항에 있어서,
상기 복수의 행 활성 명령을 수신하고, 지연 인에이블 신호를 생성하기 위해 상기 복수의 행 활성 명령에 대해 제4 논리 연산을 수행하고, 및 상기 지연 인에이블 신호를 상기 공유 지연 회로에 출력하도록 구성된 제4 논리 회로, 및
상기 지연 경로 제어 회로의 출력에 기초하여 상기 복수의 메모리 뱅크 각각에 대한 감지 인에이블 신호를 생성하도록 구성된, 상기 지연 경로 제어 회로에 접속된 복수의 래치 회로
를 더 포함하는
메모리 장치.
- 제1항에 있어서,
상기 복수의 메모리 뱅크 각각은:
상기 감지 인에이블 신호에 따라 상기 감지 동작을 수행하도록 구성된 감지 증폭기
를 포함하는
메모리 장치.
- 복수의 메모리 뱅크 및 감지 지연 회로를 포함하는 메모리 장치에 적용되는 방법에 있어서,
상기 복수의 메모리 뱅크는,
각각 제1 행 활성 명령 및 제2 행 활성 명령에 의해 활성화되는 제1 메모리 뱅크 및 제2 메모리 뱅크
를 포함하고,
상기 방법은,
상기 복수의 메모리 뱅크 중 메모리 뱅크를 활성화하도록 구성된 행 활성 명령을 수신하는 단계, 및
상기 감지 지연 회로에 의하여, 상기 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계
를 포함하고,
상기 행 활성 명령의 실행으로부터 감지 지연 기간만큼 감지 인에이블 신호의 시작을 지연시키는 단계는,
복수의 지연 유닛의 각각에 의하여, 상기 감지 인에이블 신호의 상기 시작을 지연 기간만큼 지연시키는 단계,
상기 감지 지연 회로의 공유 지연 회로에 의하여, 상기 행 활성 명령의 상기 실행에 기초하여 복수의 지연 신호를 생성하는 단계, 및
상기 감지 인에이블 신호를 상기 메모리 뱅크로 출력하기 위해 상기 행 활성 명령 및 상기 복수의 지연 신호에 기초하여 상기 공유 지연 회로와 상기 복수의 메모리 뱅크 사이의 전기적 경로를 제어하는 단계
를 포함하고,
상기 공유 지연 회로는,
상기 복수의 메모리 뱅크에 대해 공유되고,
상기 공유 지연 회로는,
상기 복수의 지연 유닛
을 포함하고,
상기 복수의 지연 유닛의 각각의 상기 지연 기간은,
상기 메모리 장치의 활성-활성 최소 명령 기간보다 작고,
상기 활성-활성 최소 명령 기간은,
상기 제1 행 활성 명령의 상기 실행과 상기 제2 행 활성 명령의 상기 실행 사이의 최소 시간 기간인
방법.
- 제14항에 있어서,
상기 행 활성 명령의 상기 실행으로부터 상기 감지 인에이블 신호의 시작까지의 상기 감지 지연 기간은,
상기 복수의 지연 유닛의 지연 기간의 합에 따라 결정되는
방법.
- 제14항에 있어서,
상기 공유 지연 회로와 상기 복수의 메모리 뱅크 사이의 전기적 경로를 제어하는 단계는,
복수의 행 활성 명령 중 하나를 수신하는 단계 및 상기 복수의 행 활성 명령 중 하나에 기초하여 제1 트랜지스터를 제어하는 단계,
상기 복수의 행 활성 명령 중 다른 하나를 수신하는 단계 및 제1 논리 신호를 생성하기 위해 상기 복수의 행 활성 명령 중 상기 다른 하나에 대해 제1 논리 연산을 수행하는 단계,
상기 제1 논리 신호에 기초하여 제2 트랜지스터를 제어하는 단계 - 상기 제2 트랜지스터는 연결 노드를 통해 상기 제1 트랜지스터에 접속됨 -,
제2 논리 신호를 생성하기 위해 상기 복수의 지연 신호 중 지연 신호 및 상기 연결 노드의 신호에 대해 제2 논리 연산을 수행하는 단계, 및
지연 행 활성 명령을 생성하기 위해 상기 제2 논리 신호에 대해 제3 논리 연산을 수행하는 단계
를 포함하는
방법.
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|---|---|---|---|
| KR1020210013354A KR102478938B1 (ko) | 2021-01-29 | 2021-01-29 | 공유 지연 회로를 갖는 방법 및 메모리 장치 |
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| KR1020210013354A KR102478938B1 (ko) | 2021-01-29 | 2021-01-29 | 공유 지연 회로를 갖는 방법 및 메모리 장치 |
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- 2021-01-29 KR KR1020210013354A patent/KR102478938B1/ko active IP Right Grant
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |