KR100566615B1 - 반도체 기억장치 - Google Patents

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KR100566615B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 판독동작 및 기록동작을 소정의 주기로 반복 실행하는 반도체 기억장치로서 고속이며 안정된 동작을 가능하게 하기 위한 것이다.
판독/기록 펄스폭 제어회로(2)는 판독/기록 펄스폭 제어신호(I2RW)의 펄스폭을 판독동작시는 짧고 기록동작시는 길게 설정한다. 열 복호기(3)는 신호(I2RW)와 펄스폭이 동일한 열 선택 신호(Y)를 출력하고 열 선택 게이트(4)는 열 선택 신호(Y)가 고 레벨인 동안 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)을 접속시킨다. 판독동작시에 데이터선 쌍(DL, XDL) 전위의 등화기간이 충분히 길게 확보됨과 함께 기록동작시에 데이터선 쌍(DL, XDL)과 비트선 쌍(BL, XBL)의 접속기간이 충분히 길게 확보된다. 이에 따라 고속이며 안정된 판독 및 기록 동작이 가능해진다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예에 관한 반도체 기억장치의 구성을 도시한 블록도.
도 2는 도 1에 도시한 본 발명의 실시예에 관한 반도체 기억장치의 판독/기록 펄스폭 제어회로를 도시한 회로도.
도 3은 도 1 및 도 2에 도시한 본 발명의 실시예에 관한 반도체 기억장치의 동작을 도시한 타이밍도.
도 4는 종래의 반도체 기억장치의 동작을 설명하는 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
MC : 메모리 셀 MA : 메모리 셀 배열
BL, XBL : 비트선 쌍 DL, XDL : 데이터선 쌍
CTL : 제어수단 2 : 판독/기록 펄스폭 제어회로
3 : 열 복호기 4 : 열 선택 게이트
10 : 지연소자(지연수단) CLK : 외부 클록
Y : 열 선택신호 I2RW : 판독/기록 펄스폭 제어신호
본 발명은 반도체 기억장치에 관한 기술에 속하는 것이며, 특히 외부 클록에 동기하여 소정 주기로 판독 및 기록 동작을 실행하는 반도체 기억장치에 관한 것이다.
최근 동기식 DRAM 등 외부 클록에 동기하여 고속 동작하는 반도체 기억장치가 여러 기기에 이용되고 있다.
이러한 클록 동기식 반도체 기억장치에서는 외부 클록을 기초로 하여 장치 내부의 각 회로를 동작시키기 위한 타이밍 신호가 생성된다. DRAM의 경우 이러한 타이밍 신호의 하나로서 열 선택 게이트 활성화 신호가 있다. 열 선택 게이트 활성화 신호는 메모리 셀 배열의 각 열에 대하여 설치된 비트선 쌍과, 데이터선 쌍과의 사이에 설치된 열 선택 게이트의 온/오프 타이밍을 제어하는 타이밍 신호이다. 열 선택 게이트는 칼럼 어드레스에 의해 선택되었을 때 열 선택 게이트 활성화 신호가 활성화되어 있는 동안 온으로 되고 이 동안 대응하는 비트선 쌍과 데이터선 쌍을 접속시킨다.
판독동작시에는, 메모리 셀로부터 비트선 쌍으로 판독된 데이터는 감지 증폭기에 의해 증폭되고, 온으로 된 열 선택 게이트를 통해 데이터선 쌍으로 전송된다. 데이터선 쌍으로 전송된 데이터는 또 다시 판독 증폭기에 의해 증폭되고 데이터 출력회로를 통해 장치 외부로 출력된다.
한편 기록동작시에는, 장치 외부로부터 입력된 데이터는 데이터 입력회로를 통해 기록 증폭기로 입력되고, 기록 증폭기는 그 데이터에 따라 데이터선 쌍을 구동시켜 온으로 된 열 선택 게이트를 통해 비트선 쌍으로 데이터를 전송한다.
도 4는 종래의 반도체 기억장치의 동작을 도시한 타이밍도이다. 도 4에서 CLK는 외부 클록이고, /CS, /RAS, /CAS, /WE는 제어신호, IRW는 열 선택 게이트 활성화 신호, Y는 열 선택 게이트를 제어하는 열 선택신호이다. 도 4에서는 먼저 판독동작이 행해지고 있다가 외부 클록(CLK)의 3 번째 상승 에지에 동기하여 기록 명령이 입력되고 이에 따라 기록동작으로 전환된다. 기록 명령의 입력은 제어신호(/CS, /CAS, /WE)가 저 레벨로 됨과 동시에 제어신호(/RAS)가 고 레벨로 됨에 따라 실행된다. 열 선택신호(Y)는 열 선택 게이트 활성화 신호(IRW)가 고 레벨인 동안 활성화되어 고 레벨로 된다. 열 선택신호(Y)가 고 레벨로 되면 대응하는 열 선택 게이트가 온으로 되며, 이에 따라 대응하는 비트선 쌍과 데이터선 쌍이 접속된다.
그런데 종래의 반도체 기억장치의 경우는 외부 클록의 주파수를 높여서 고속 동작시킬 경우에 다음과 같은 문제점이 생긴다.
기록동작시, 기록 증폭기는 메모리 셀에 데이터를 기입하기 위하여 데이터선 쌍을 구동시킴과 동시에 열 선택 게이트를 통해 비트선 쌍도 구동시켜 감지 증폭기에 래칭된 데이터를 반전시켜야 한다. 이 때문에 데이터선 쌍의 전위폭이 커진 상태에서 충분한 시간에 걸쳐 열 선택 게이트를 온으로 하여 데이터선 쌍과 비트선 쌍을 접속시킬 필요가 있다. 즉 기록동작시에는 데이터선 쌍과 비트선 쌍의 접속기간을 충분히 길게 확보해야 한다.
한편 판독동작시, 통상 데이터선 쌍 전위의 진동이 느리므로 데이터선 쌍 전위를 데이터 판독 전에 충분히 등화시켜 놓아야 한다. 그렇지 않으면 데이터선 쌍에 남은 이전의 데이터를 소거하는 데에 긴 시간이 필요하게 되어 그 만큼 판독동작이 지연되어 버린다. 즉 판독동작시에는 데이터선 쌍 전위의 등화기간을 충분히 길게 확보해야만 한다.
그런데 이미 설명한 바와 같이 종래의 반도체 기억장치에서는, 열 선택 게이트 활성화 신호(IRW)는 판독동작시에도 기록동작시에도 동일한 타이밍에서 변화한다. 따라서 열 선택 게이트가 온으로 되는 기간 즉 데이터선 쌍과 비트선 쌍의 접속기간은 판독동작시에도 기록동작시에도 동일하다.
이러한 종래의 반도체 기억장치에서는 외부 클록의 주파수를 높여서 고속 동작시킨 경우 안정된 동작을 실행하기가 어렵다. 즉 종래의 반도체 기억장치에서는 기록동작시에 데이터선 쌍과 비트선 쌍의 접속기간을 길게 확보하려고 하면 판독동작시에 데이터선 쌍 전위의 등화기간을 충분히 길게 확보하기가 어려워진다. 한편 판독동작시에 데이터선 쌍과 비트선 쌍의 접속기간을 짧게 하여 데이터선 쌍 전위의 등화기간을 길게 확보하려고 하면 기록동작시에 데이터선 쌍과 비트선 쌍의 접속기간을 충분히 길게 확보하기가 어려워진다.
상기의 문제점을 감안하여 본 발명은 반도체 기억장치로서 고속이며 안정된 판독 및 기록 동작의 실행을 가능하게 하는 것을 과제로 삼는다.
상기의 과제를 해결하기 위하여 본 발명이 강구한 해결수단은 반도체 기억장치로서 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 배열과, 상기 메모리 셀 배열의 각 열에 대하여 설치된 복수의 비트선 쌍과, 상기 메모리 셀 배열로의 기입 데이터 및 상기 메모리 셀 배열로부터의 판독 데이터를 전송하는 데이터선 쌍과, 판독동작 및 기록동작에서 상기 복수의 비트선 쌍 중 하나의 비트선 쌍을 선택하여 이 하나의 비트선 쌍과 상기 데이터선 쌍의 접속/비접속을 전환 제어하는 제어수단과, 판독동작에 있어서 상기 데이터선 쌍에 상기 복수의 비트선 쌍 모두가 접속되지 않는 사이에 그 전위를 동등하게 하는 등화수단과, 기록동작에 있어서, 입력된 데이터에 따라 상기 데이터선 쌍을 구동시키는 기록 증폭기를 구비하고, 상기 제어수단은 판독동작과 기록동작의 주기가 동일하더라도 상기 하나의 비트선 쌍과 상기 데이터선 쌍의 접속기간을 판독동작과 기록동작에서 개별로 독립 설정할 수 있게 구성된 것이다.
본 발명에 의하면 비트선 쌍과 데이터선 쌍의 접속기간은 판독동작 과 기록동작의 주기가 동일하더라도 판독동작과 기록동작에서 개별로 독립 설정이 가능하므로 판독동작시에 비트선 쌍과 데이터선 쌍의 접속기간을 짧게 설정하는 한편, 기록동작시에 비트선 쌍과 데이터선 쌍의 접속기간을 길게 설정할 수 있다. 이 때문에 판독동작에 있어서 데이터선 쌍 전위의 등화기간을 충분히 길게 확보할 수 있으므로 고속의 데이터 판독이 가능해짐과 함께 기록동작에 있어서 비트선 쌍과 데이터선 쌍의 접속기간을 충분히 길게 확보할 수 있으므로 확실한 데이터 기입이 가능해진다. 따라서 고속이며 안정된 판독 기록 동작의 실행이 가능해진다.
그리고 본 발명에 있어서 상기 반도체 기억장치에서의 제어수단은 상기 하나의 비트선 쌍과 상기 데이터선 쌍의 접속기간이, 판독동작시보다 기록동작시에 더 길게 되도록 설정하는 것으로 한다.
본 발명에 의하면 비트선 쌍과 데이터선 쌍의 접속기간은 판독동작시보다 기록동작시에 더 길게 설정되기 때문에 판독동작에 있어서 데이터선 쌍의 등화기간을 충분히 길게 확보할 수 있으므로 고속의 데이터 판독이 가능해짐과 함께, 기록동작에 있어서 비트선 쌍과 데이터선 쌍의 접속기간을 충분히 길게 확보할 수 있으므로 확실한 데이터 기입이 가능해진다. 따라서 고속이며 안정된 판독 기록 동작의 실행이 가능해진다.
또 본 발명에서, 상기 반도체 기억장치는 일정 주기의 외부 클록에 동기하여 판독동작 및 기록동작을 실행하는 것으로 한다.
또한 상기 반도체 기억장치의 제어수단은 상기 외부 클록에 동기하고, 판독동작과 기록동작에 있어서 펄스폭이 서로 다른 펄스신호를 판독/기록 펄스폭 제어신호로서 생성하는 판독/기록 펄스폭 제어회로와, 외부에서 입력된 칼럼 어드레스에 따라 상기 메모리 셀 배열의 열을 선택하고, 이 선택한 열의 열 선택신호를 상기 판독/기록 펄스폭 제어신호가 하나의 논리 레벨인 동안 활성화하는 열 복호기와, 상기 복수의 비트선 쌍 각각에 대하여 설치되고, 대응하는 상기 열 선택신호가 활성화되었을 때, 대응하는 비트선 쌍과 상기 데이터선 쌍을 접속시키는 복수의 열 선택 게이트를 구비하는 것으로 한다.
본 발명에 의하면, 열 선택 게이트가 비트선 쌍과 데이터선 쌍을 접속시키는 기간은 판독/기록 펄스폭 제어신호의 펄스폭에 따라 결정된다. 판독/기록 펄스폭 제어신호의 펄스폭이 판독동작과 기록동작에서 서로 다르므로 비트선 쌍과 데이터선 쌍의 접속기간을 판독동작과 기록동작에서 서로 다른 기간으로 설정할 수 있다. 따라서 외부 클록에 동기하여 고속이며 안정된 판독 및 기록 동작을 실행하는 반도체 기억장치를 간단한 구성으로 실현할 수 있다.
또한 상기 반도체 기억장치에서의 판독/기록 펄스폭 제어신호의 펄스폭은 판독동작시보다 기록동작시에 더 긴 것으로 한다.
또 상기 반도체 기억장치에서의 판독/기록 펄스폭 제어회로는 지연수단을 가지며, 판독동작시 상기 지연수단의 지연 시간에 따라 결정되는 펄스폭을 갖는 단사(單射) 펄스를 상기 판독/기록 펄스폭 제어신호로서 생성하는 것으로 한다.
본 발명에 의하면 판독동작에서의 비트선 쌍과 데이터선 쌍의 접속기간을 기록동작시와는 별도로, 지연수단의 지연량에 기초하여 원하는 값으로 설정할 수 있다.
본 발명이 강구한 다른 해결수단은 반도체 기억장치로서, 행렬 형상으로 배치된 복수의 메모리셀을 갖는 메모리셀 배열과, 상기 메모리셀 배열에 대해 각각 설치된 복수의 비트선 쌍과, 상기 메모리셀 배열로의 기입데이터 또는 상기 메모리셀 배열로부터의 판독데이터를 전송하는 데이터선 쌍과, 외부클록신호 및 제어입력에 응답하여, 내부클록신호 및 판독/기록 절환신호를 생성하는 제어신호 생성기와, 상기 내부클록신호 및 상기 판독/기록 절환신호에 응답하여, 동작모드가 판독인지 기록인지에 따라 펄스 폭이 변화하는, 판독/기록 펄스 폭 제어신호를 생성하는 판독/기록 펄스 폭 제어기와, 칼럼어드레스에 응답하여 상기 메모리 셀 배열의 어느 하나의 열을 선택하고, 상기 판독/기록 펄스 폭 제어신호가 활성화되는 동안, 선택된 열에 대응하는 열 선택신호를 단정하는 열 복호기와, 상기 복수의 비트선 쌍에 대해 각각 설치되며, 대응하는 상기 열 선택신호가 활성화된 동안, 대응하는 비트선 쌍을 상기 데이터선 쌍에 접속하는 복수의 열 선택게이트와, 상기 복수의 비트선 쌍 모두 상기 데이터선 쌍에 접속되지 않았을 때, 상기 데이터선 쌍의 전위를 등화시키는 등화수단과, 기록동작에 있어서 공급된 데이터에 대응하여, 상기 데이터선 쌍을 구동시키는 기록증폭기를 구비하며, 상기 판독/기록 펄스 폭 제어기는 지연수단을 포함하고, 판독동작에서의 상기 판독/기록 펄스 폭 제어신호로서, 상기 지연수단에 의한 지연시간에 따라 활성 펄스 폭이 결정되는 단사펄스를 생성하는 것이다.
상기 반도체 기억장치의 기록동작에 있어서, 상기 판독/기록 펄스 폭 제어신호의 펄스 폭은, 상기 내부클록신호의 펄스 폭과 실질적으로 동등한 것으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.
도 1은 본 발명의 실시예에 관한 반도체 기억장치를 도시한 블록도이다. 도 1에서 MC는 용량(C1) 및 트랜지스터(T3)로 이루어지는 메모리 셀이고, 행렬 형상으로 배치된 복수의 메모리 셀(MC)에 의해 메모리 셀 배열(MA)이 구성되어 있다. SA는 N 채널 트랜지스터(T4, T5)와 P 채널 트랜지스터(T6, T7)로 이루어지는 래치회로를 이용한 감지 증폭기이고, BL과 XBL은 메모리 셀 배열(MA)의 각 열에 대하여 설치된 비트선 쌍이며, WL은 메모리 셀 배열의 각 행에 대하여 설치된 워드선이다. 도 1에서는 간단하게 설명하기 위하여 그 대표로서 하나의 메모리 셀(MC)만을 도시하고 있으며, 감지 증폭기(SA)도 하나만을, 비트선 쌍(BL, XBL)도 한 쌍만을, 워드선(WL)도 1줄만을 각각 도시하고 있다. 실제의 반도체 기억장치에서는 일반적으로 잘 알려져 있는 바와 같이 감지 증폭기(SA) 및 비트선 쌍(BL, XBL)은 각각 메모리 셀 배열(MA)의 열 수의 상당하는 개수만큼만 설치되며 워드선(WL)은 메모리 셀 배열(MA)의 행 수에 상당하는 개수만큼만 설치되어 있다.
1은 반도체 기억장치의 외부로부터 공급되는 외부 클록(CLK) 및 제어신호(/CS, /RAS, /CAS, /WE)에 기초하여, 장치 내부를 제어하기 위한 내부 제어신호를 생성 출력하는 제어신호 생성회로이다. 2는 제어신호 생성회로(1)에서 생성되는 내부 제어신호의 일부인 내부 클록(I2) 및 판독/기록 전환신호(CRW)에 기초하여 판독/기록 펄스폭 제어신호(I2RW)를 생성하는 판독/기록(R/W) 펄스폭 제어회로이다. 3은 판독/기록 펄스폭 제어신호(I2RW)와, 외부에서 입력된 칼럼 어드레스(도시 생략)를 기초로 생성된 칼럼 어드레스 선복호신호(CA)에 기초하여 열 선택신호(Y)를 생성하는 열 복호기이다. 4는 트랜지스터(T1, T2)로 이루어지고 열 선택신호(Y)에 따라 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)과의 접속/비접속을 전환 제어하는 열 선택 게이트이다. 이 열 선택 게이트(4)도 실제 반도체 기억장치에서는 각 비트선 쌍(BL, XBL) 별로 설치되어 있다.
판독/기록 펄스폭 제어신호(I2RW)는 종래의 반도체 기억장치에 있어서의 열 선택 게이트 활성화 신호에 상당하는 것으로 열 선택신호(Y)의 펄스폭을 판독동작 시와 기록동작시에 있어서 전환 제어하기 위한 신호이다. 판독/기록 펄스폭 제어신호(I2RW)가 고 레벨인 동안 열 선택신호(Y)는 활성화되어 고 레벨로 된다. 열 선택신호(Y)가 활성화되었을 때 열 선택 게이트(4)는 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)을 접속시킨다.
5는 데이터선 쌍(DL, XDL)을 프리차지(precharge)하여 그 전위를 같게 하는 등화수단으로서의 등화 프리차지 회로이고, 6은 데이터선 쌍(DL, XDL)의 전위를 증폭시키고 데이터선 쌍(DL, XDL)으로 전송된 데이터를 판독 데이터 버스(RDB, XRDB)로 전달하는 판독 증폭기이며, 7은 판독 데이터 버스(RDB, XRDB)의 데이터를 단자(DQ)로부터 외부로 출력하는 데이터 출력회로, 8은 단자(DQ)에 인가된 데이터를 기록 데이터 버스(WDB, XWDB)로 전달하는 데이터 입력회로, 9는 기록 데이터 버스(WDB, XWDB)의 데이터에 따라 데이터선 쌍(DL, XDL)을 구동시키는 기록 증폭기이다.
제어신호 생성회로(1)와 판독/기록 펄스폭 제어회로(2), 열 복호기(3) 및 열 선택 게이트(4)로 제어수단(CTL)이 구성되어 있다.
도 2는 판독/기록 펄스폭 제어회로(2)의 내부 구성을 모식적으로 도시한 도면이다. 도 2에서 10은 내부 클록(I2)을 지연시키는 지연수단으로서의 지연소자이고, 11은 지연소자(10)의 출력 및 판독/기록 전환신호(CRW)를 입력으로 하는 NAND (부정 논리곱) 게이트이며, 12는 내부 클록(I2) 및 NAND 게이트(11)의 출력을 입력으로 하고 판독/기록 펄스폭 제어신호(I2RW)를 출력하는 AND(논리곱) 게이트이다.
도 1 및 도 2에 도시한 반도체 기억장치의 동작에 대하여 도 3을 참조하여 설명하기로 한다. 도 3은 도 1 및 도 2에 도시한 반도체 기억장치의 동작을 나타낸 타이밍도이다. 도 3에서는 먼저 판독동작이 행해지고 있다가 외부 클록(CLK)의 3 번째 상승 에지에 동기하여 기록 명령이 입력되고 이에 따라 기록동작으로 전환된다. 기록 명령의 입력은 제어신호(/CS, /CAS, /WE)가 저 레벨로 됨과 동시에 제어신호(/RAS)가 고 레벨로 되는 것으로 실행된다.
도 3에 도시한 바와 같이 내부 클록(I2)의 각 펄스는 외부 클록(CLK)의 상승 에지에 동기하여 생성된다. 기록 명령의 입력에 의해 그 때까지 판독동작을 행하고 있던 반도체 기억장치는 기록동작을 시작하고, 제어신호 생성회로(1)는 판독/기록 전환신호(CRW)를 고 레벨로부터 저 레벨로 천이시킨다.
판독/기록 전환신호(CRW)가 고 레벨일 때 즉 판독동작시, 도 2에 도시한 판독/기록 펄스폭 제어회로(2)는 단사 펄스 생성회로서 기능한다. 이 때 판독/기록 펄스폭 제어회로(2)는, 내부 클록(I2)의 상승 에지에 동기하여 상승하고, 동시에 지연소자(10)의 지연기간에 따라 결정되는 펄스폭을 갖는 단사 펄스를 판독/기록 펄스폭 제어신호(I2RW)로서 생성한다. 즉 도 3에 나타난 바와 같이 판독동작시, 판독/기록 펄스폭 제어신호(I2RW)의 펄스폭은 내부 클록(I2)의 펄스폭보다 짧다.
한편 판독/기록 전환신호(CRW)가 저 레벨일 때 즉 기록동작시, 도 2에 나타난 판독/기록 펄스폭 제어회로(2)의 NAND 게이트(11)의 출력은 항상 고 레벨이다. 판독/기록 펄스폭 제어신호(I2RW)는 AND 게이트(12)의 한쪽의 입력이 항상 고 레벨이기 때문에 다른 한쪽의 입력인 내부 클록(I2)과 거의 같은 신호 파형으로 된다. 즉 도 3에 나타난 바와 같이, 기록동작시 판독/기록 펄스폭 제어신호(I2RW)의 펄스 폭은 내부 클록(I2)의 펄스폭과 거의 같게 된다.
이렇게 하여 생성된 판독/기록 펄스폭 제어신호(I2RW)는 열 복호기(3)로 입력되고 열 복호기(3)는 판독/기록 펄스폭 제어신호(I2RW)가 고 레벨인 동안 열 선택신호(Y)를 활성화시킨다. 열 선택 게이트(4)는 열 선택신호(Y)가 활성화되어 고 레벨로 되어 있을 때 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)을 접속시킨다. 즉 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)의 접속기간은 판독/기록 펄스폭 제어신호(I2RW)의 펄스폭에 의해 설정된다.
또한 데이터선 쌍(DL, XDL)의 등화 및 프리차지는 어느 열의 열 선택신호(Y)도 활성화되지 않고 어느 비트선 쌍(BL, XBL)과도 접속되지 않는 사이에 이뤄진다. 이는 판독동작 기록동작의 어느 경우라도 마찬가지이다.
판독동작시는 감지 증폭기(SA)에 의해 증폭된 비트선 쌍(BL, XBL)의 전위는 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)이 접속되어 있는 사이에 데이터선 쌍(DL, XDL)으로 전달된다. 데이터선 쌍(DL, XDL)의 전위는 판독 증폭기(6)에 의해 증폭되어 판독 데이터 버스(RDB, XRDB)로 전달된 다음 데이터 출력회로(7)를 통해 단자(DQ)로부터 외부로 판독 데이터로서 출력된다. 이 때 판독/기록 펄스폭 제어신호(I2RW)의 펄스폭은 내부 클록(I2)의 펄스폭보다 짧으므로 데이터선 쌍(DL, XDL)과 비트선 쌍(BL, XBL)의 접속기간은 상대적으로 짧게 되어 이로써 외부 클록(CLK)의 주파수가 높아진 경우에도 데이터선 쌍(DL, XDL) 전위의 등화기간은 충분히 길게 확보된다. 따라서 데이터선 쌍(DL, XDL)의 전위를 데이터 판독 전에 충분히 등화할 수 있어 고속의 데이터 판독을 실행할 수 있다.
한편 기록동작시, 단자(DQ)에 인가된 기록 데이터는 데이터 입력회로(8)로 입력되고 기록 데이터 버스(WDB, XWDB)로 전달된다. 기록 데이터 버스(WDB, XWDB)의 전위차는 기록 증폭기(9)에 의해 증폭되고 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)이 접속되어 있는 사이에 데이터선 쌍(DL, XDL)이 구동됨과 동시에 열 선택 게이트(4)를 통해 비트선 쌍(BL, XBL)이 구동된다. 비트선 쌍(BL, XBL)의 전위 차는 트랜지스터(T3)를 통해 용량(C1)으로 전달되어 메모리 셀(MC)에 그 데이터가 기입된다. 이 때 판독/기록 펄스폭 제어신호(I2RW)의 펄스폭은 내부 클록(I2)의 펄스폭과 거의 같게 되므로 데이터선 쌍(DL, XDL)과 비트선 쌍(BL, XBL)의 접속기간은 상대적으로 길어진다. 이에 따라서 외부 클록(CLK)의 주파수가 높아진 경우에도 데이터선 쌍(DL, XDL)의 전위폭이 커진 상태에서 충분한 시간에 걸쳐서 데이터선 쌍(DL, XDL)과 비트선 쌍(BL, XBL)을 접속할 수 있으므로 안정된 데이터 기입을 실행할 수 있다.
이상과 같이 본 실시예에 관한 반도체 기억장치에 의하면 판독동작에 있어서 데이터선 쌍(DL, XDL) 전위의 등화기간을 충분히 길게 확보할 수 있으므로 빠른 데이터 판독이 가능해짐과 함께 기록동작에 있어서 비트선 쌍(BL, XBL)과 데이터선 쌍(DL, XDL)의 접속기간을 충분히 길게 확보할 수 있으므로 확실한 데이터 기입이 가능해진다.
이상에서 설명한 바와 같이 본 발명에 관한 반도체 기억장치에 의하면 비트선 쌍과 데이터선 쌍의 접속기간은 판독동작과 기록동작에 있어서 개별로 독립 설정이 가능하므로 판독동작에서의 데이터선 쌍 전위의 등화기간과 기록동작에서의 비트선 쌍과 데이터선 쌍의 접속기간을 각각 충분히 길게 확보할 수가 있다. 이에 따라 고속이며 안정된 판독 및 기록 동작의 실행이 가능해진다.

Claims (8)

  1. 행렬 형상으로 배치된 복수의 메모리 셀을 갖는 메모리 셀 배열과,
    상기 메모리 셀 배열의 각 열에 대하여 설치된 복수의 비트선 쌍과,
    상기 메모리 셀 배열로의 기입 데이터 및 상기 메모리 셀 배열로부터의 판독 데이터를 전송하는 데이터선 쌍과,
    판독동작 및 기록동작에 있어서 상기 복수의 비트선 쌍 중 하나의 비트선 쌍을 선택하여 이 하나의 비트선 쌍과 상기 데이터선 쌍의 접속/비접속을 전환 제어하는 제어수단과,
    판독동작에 있어서 상기 데이터선 쌍에 대하여 상기 복수의 비트선 쌍 중 어느 것도 접속되어 있지 않는 기간에 그 전위를 동등하게 하는 등화수단과,
    기록동작에 있어서, 입력된 데이터에 의해 상기 데이터선 쌍을 구동시키는 기록 증폭기를 구비하고,
    상기 제어수단은 판독동작과 기록동작의 주기가 동일하더라도 상기 하나의 비트선 쌍과 상기 데이터선 쌍의 접속기간을 판독동작과 기록동작에서 개별로 독립 설정할 수 있게 구성되는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 제어수단은,
    상기 하나의 비트선 쌍과 상기 데이터선 쌍의 접속기간이 판독동작시보다 기록동작시에 더 길게 되도록 설정하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    일정 주기의 외부 클록신호에 동기하여 판독동작 및 기록동작을 실행하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3항에 있어서,
    상기 제어수단은,
    상기 외부 클록에 동기하고, 판독동작과 기록동작에 있어서 펄스폭이 서로 다른 펄스신호를 판독/기록 펄스폭 제어신호로서 생성하는 판독/기록 펄스폭 제어회로와,
    외부에서 입력된 칼럼 어드레스에 따라 상기 메모리 셀 배열의 열을 선택하고 선택한 열의 열 선택신호를, 상기 판독/기록 펄스폭 제어신호가 하나의 논리 레벨인 동안 활성화시키는 열 복호기와,
    상기 복수의 비트선 쌍의 각각에 대하여 설치되고, 대응하는 상기 열 선택신호가 활성화되었을 때, 대응하는 비트선 쌍과 상기 데이터선 쌍을 접속시키는 복수의 열 선택 게이트를 구비하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 4항에 있어서,
    상기 판독/기록 펄스폭 제어신호의 펄스폭이 판독동작시보다 기록동작시에 더 긴 것을 특징으로 하는 반도체 기억장치.
  6. 제 4항에 있어서,
    상기 판독/기록 펄스폭 제어회로는,
    지연수단을 가지며, 판독동작시 상기 지연수단의 지연시간에 따라 결정되는 펄스폭을 갖는 단사 펄스를 상기 판독/기록 펄스폭 제어신호로서 생성하는 것을 특징으로 하는 반도체 기억장치.
  7. 행렬 형상으로 배치된 복수의 메모리셀을 갖는 메모리셀 배열과,
    상기 메모리셀 배열에 대해 각각 설치된 복수의 비트선 쌍과,
    상기 메모리셀 배열로의 기입데이터 또는 상기 메모리셀 배열로부터의 판독데이터를 전송하는 데이터선 쌍과,
    외부클록신호 및 제어입력에 응답하여, 내부클록신호 및 판독/기록 절환신호를 생성하는 제어신호 생성기와,
    상기 내부클록신호 및 상기 판독/기록 절환신호에 응답하여, 동작모드가 판독인지 기록인지에 따라 펄스 폭이 변화하는, 판독/기록 펄스 폭 제어신호를 생성하는 판독/기록 펄스 폭 제어기와,
    칼럼어드레스에 응답하여 상기 메모리 셀 배열의 어느 하나의 열을 선택하고, 상기 판독/기록 펄스 폭 제어신호가 활성화되는 동안, 선택된 열에 대응하는 열 선택신호를 단정하는 열 복호기와,
    상기 복수의 비트선 쌍에 대해 각각 설치되며, 대응하는 상기 열 선택신호가 활성화된 동안, 대응하는 비트선 쌍을 상기 데이터선 쌍에 접속하는 복수의 열 선택게이트와,
    상기 복수의 비트선 쌍 모두 상기 데이터선 쌍에 접속되지 않았을 때, 상기 데이터선 쌍의 전위를 등화시키는 등화수단과,
    기록동작에 있어서 공급된 데이터에 대응하여, 상기 데이터선 쌍을 구동시키는 기록증폭수단을 구비하며,
    상기 판독/기록 펄스 폭 제어기는 지연수단을 포함하고, 판독동작에서의 상기 판독/기록 펄스 폭 제어신호로서, 상기 지연수단에 의한 지연시간에 따라 활성 펄스 폭이 결정되는 단사펄스를 생성하는 반도체 기억장치.
  8. 제 7 항에 있어서,
    기록동작에 있어서, 상기 판독/기록 펄스 폭 제어신호의 펄스 폭은, 상기 내부클록신호의 펄스 폭과 실질적으로 동등한 것을 특징으로 하는 반도체 기억장치.
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