KR100197770B1 - 반도체 기억장치 - Google Patents

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KR100197770B1
KR100197770B1 KR1019950009604A KR19950009604A KR100197770B1 KR 100197770 B1 KR100197770 B1 KR 100197770B1 KR 1019950009604 A KR1019950009604 A KR 1019950009604A KR 19950009604 A KR19950009604 A KR 19950009604A KR 100197770 B1 KR100197770 B1 KR 100197770B1
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도모아키 야베
겐지 누마타
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니시무로 타이죠
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Abstract

본 발명은 테이처랫치 부착 DRAM에 있어서, 워드선에 접속되어 있는 메모리셀의 전하전송용 MOS트래지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티를 종래보다도 작게 하고, 게이트절연막의 장기의 신뢰성의 확보, 게이트절연막의 스크리닝 테스트를 행하는 경우의 테스트의 절감을 도모한다.
이를 위해 본 발명은, DRAM셀 어레이(10)로부터의 독출데이터를 감지하는 감지증폭기(14)의 다음단에 전송게이트(15)를 매개로 설치된 데이터 랫치회로(16)를 갖추고, 데이처 랫치회로와 데이터버스(DQ,/DQ)와의 사이에서 데이터전송을 행하는 데이터랫치 부착 DRAM에 있어서, 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정하는 시간을 시간 이하로 제어하는 행계 제어회로 (23b)를 구비하는 것을 특징으로 한다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 데이터랫치 부착 DRAM의 일부를 도시 한 블록도.
제2도는 제1도중의 셀러레이의 1열분에 대응하는 회로와 데이터버스 부하회로의 일례를 도시한 회로도.
제3도는 제1도중의 행계(行系) 제어회로의 일례를 도시한 블록도.
제4도는 제1도의 DRAM의 독출동작의 일례를 나타낸 타이밍파형도.
제5도는 본 발명의 제2실시예에 따른 데이터랫치 부착DRAM의 일부를 한 블록도.
제6도는 제5도의 DRAM의 독출동작의 일례를 나타낸 타이밍파형도.
제7도는 본 발명의 제3실시예에 따른 데이터랫치 부착 DRAM의 일부를 도시한 블록도.
제8도는 제7도중의 행계 제어회로의1구체예를 도시한 블록도.
제9도는 제7도의 DRAM의 독출동작의 일례를 나타낸 타이밍파형도.
제10도는 종래의 데이터랫치 부착 DRAM의 독출동작의 일례를 나타낸 타이밍파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 세어레이 12 : 행디코더
13 : 워드선 승압전위 발생회로 14 : 감지증폭기
15 : 전송게이트 16 : 데이터 랫치회로
18 : 열디코더 19 : 열선택게이트
20 : 입/출력버퍼 21 : 데이터버스 부하회로
22 : 전송게이트 버퍼회로 23a,23b,23c : 행계 제어회로
24 : 감지증폭기 구동회로 30 : /RAS 타이머회로
WL : 워드선 BL,/BL : 비트선쌍
DL,/DL : 데이터 입/출력선쌍 DQ,,/DQ : 데이터버스쌍
[산업상의 이용분야]
본 발명은, 반도체 기억장치에 기억장치에 관한 것으로, 특히 메모리셀로부터의 독출 데이터를 감지하는 감지증폭기의 다음단에 설치된 데이터 랫치회로를 갖추고, 데이터 랫치회로와 데이터버스간에서 고속으로 데이터전송을 행하는 데이터랫치 부착 다이나믹형 랜덤 억세스 메모리(DRAM)에 관한 것이다.
[종래의 기술 및 그 문제점]
제1도는 데이터 랫치 부착 DRAM의 일반적인 구성의 일부를 나타내고 있다. 이 데이터 랫치 부착 DRAM은 통상의 범용 DRAM의 메모리 코어부에 있어서 감지증폭기의 다음단에 데이터 랫치회로가 설치된 구성을 갖는다. 즉, 도면중 참조부호 10은 DRAM셀 어레이, 11은 행어드레스 버퍼, 12는 행디코더, 13은 워드선 승압전위 발생회로, 14는 감지증폭기, 15는 전송게이트,16은 데이터 랫치회로, 17은 열어드레스 버퍼, 18은 열디코더, 19는 열선택게이트, DQ, /DQ는 데이터버스, 20은 입/출력버퍼, 22는 전송게이트 버퍼, 23은 행계 제어회로이다.
여기서, DRAM셀 어레이(10)가 m행 n열 구성이라고 하면, 데이터 랫치회로(16)에는 1행분의 데이터를 유지할 수는 n개의 랫치회로가 배열되어 있다. 이 구성은 캐시 부착 DRAM에 있어서 캐시부가 1행 n열의 데이터 랫치회로로 되어 있는 것과 유사하다.
제2도는 제1도중 DRAM셀 어레이의 1열분에 대응하는 회로와 데이터버스(DQ,/DQ), 데이터버스 부하회로(21)의 일례를 나타내고 있다. 제2도에 있어서, 다이나믹형 메모리셀(MC)은 정보기억용 캐패시터(C)와 전하전송게이트용 MOS트랜지스터(Q)를 갖추고 있다. 워드선(WL)은 메모리셀 어레이(10)중의 동일 행의 메모리셀(MC)에 접속되어 있다. 도면중 참조부호 BL,/BL는 비트선쌍, DL, /DL는 데이터선, DQ, /DQ는 데이터버스, LW는 전송게이트 제어신호, CSL은 열선택제어신호, /LDE는 부하제어신호이다. 다음에, 상기 구성의 DRAM의 독출동작에 대해, 제10도는 나타낸 타이밍파 형도를 참조하면서 설명한다. 독출시에 /RAS(행어드레스 스트로브)신호가 활성화되고, 이것에 동기해서 행어드레스신호가 입력된다. 상기 /RAS신호의 활성화에 의해 행계(行系) 제어회로(23)가 구동되고, 더욱이 워드선 승압전위 발생회로(13)에 의해 워드선 승압전위(통상, 전원전압(Vcc)의 약 1.5배)가 생성된다. 이 워드선 승압전위는 행디코더(12)의 전원으로서 인가되고, 이 행디코더(12)에 의해 선택된 워드선(WL)에 승압전위가 공급된다. 이와 같이 워드선 (WL)이 활성화되면, 그 워드선에 대응한 DRAM셀로부터 각각 대응한 비트선 BL 또는 /BL로 독출된다. 더욱이, 상기 행계 제어회로(23)에 의해 발생된 감지증폭기 제어신호(/SAN,SAP)가 활성화되고, 상기한 바와 같이 비트선(BL,/BL)에 독출된 동일 행상의 n열분의 데이터가 n개의 감지증폭기(14)에 의해 감지되어 랫치된다. 이후, 전송게이트 제어신호(LW)이 활성화되어 감지증폭기(14)와 데이터 랫치회로(16)간의 전송게이트(15)가 온으로 되어,감지증폭기(14)에 의해 랫치되어 있는 데이터가 데이터 랫치회로(16)로 전송된다. 데이터 랫치회로(16)의 랫치 데이터는 행어드레스신호 입력을 열디코더(18)가 디코드함으로써 선택된 열선택게이트(19)를 경유하여 데이터버스(DQ,/DQ) 및 입/출력버퍼(20)를 매개로 외부데이터버퍼로 출력된다.
상기 동작에 있어서, 데이터가 데이터 랫치회로(16)에 전송된 시점에서 전송게이트(15)가 오프로 됨으로써, DRAM셀 어레이(10)와 감지등폭기(14)부는 데이터 랫치회로(16)이후와는 독립적으로 종작하는 것이 가능하게 된다.
이것을 이용하여, 데이터 랫치회로(16)와 외부 데이터버퍼간에서 동일 행상의 데이터의 교환이 수행되고 있는 사이에, 다음의 행어드레스신호를 입력하고, 이 새로운 행어드레스에 대응한 동일 행상의 새로운 데이터를 셀어레이(10)로부터 감지증폭기(14)로 독출해 두면, 데이터 랫치회로(16)로부터 외부 데이터버스로 랫치 데이터의 전송이 종료된 시점에서 전송게이트(15)를 다시 온으로 하여 감지증폭기(14)로부터 데이터 랫치회로(16)로 새로운 데이터를 전송하는 것이 가능하게 된다.
이에 따라, 외부데이터버스로부터 DRAM을 본 경우, 행어드레스입력에 대응한 데이터를 DRAM셀 어레이(10)로부터 감지증폭기(14)까지 독출하는데 필요한 시간(통상, 50ns이상)이 외관상 없어진다. 즉 전송게이트(15)를 온으로 하여 감지증폭기(14)로부터 데이터 랫치회로(16)로 데이터를 전송한 후에 전송게이트(15)를 오프로 하는데 필요한 짧은 시간(예컨대 10ns 이내)후에 다시 데이터 랫치회로(16)로부터 새로운 데이터를 고속으로 독출시키는 것으로 된다는 이점이 있다.
그런데, 상기한 종래의 데이터랫치 부착 DRM은 워드선 구동방식에 관하여 이하에 설명하는 바와 같은 문제가 있었다.
전술한 바와 같이 워드선(WL)이 활성화되어 메모리셀(MC)로부터 데이터가 감지증폭기(14)로 독출되고, 데이터 랫치회로(16)로 데이터가 전송된 후 /RAS 신호의 후연(後緣)에 동기해서 워드선(WL)이 비활성화되고 계속해서 감지증폭기 활성화신호(/SAN, SAP)가 비활성화 되어 감지 증폭기(14)의 한쌍의 입력노드가 접속되어 있는 비트쌍(BL/BL)의 전위가 이퀄라이즈된다. 이 경우 워드선(WL)은 일단 활성화되면 /RAS신호의 후연까지 통상 60ns 이상에 걸쳐 활성상태로 된다.
따라서 워드선(WL)에 접속되어 있는 메모리셀(MC)의 전송게이트용 MOS 트랜지스터 (Q)의 게이트 절연막에 워드선 승압전위가 인가되는 듀티가 커진다.
이에 따라, 상기 게이트절연막의 장기의 신뢰성의 확보가 곤란해짐과 더불어, 웨이퍼상태 또는 패키징후에 상기 게이트절연막의 스크리닝 테스트를 행할 때의 테스트시간이 길어져서 테스트비용이 높아진다.
상기한 바와 같이 종래의 테스트랫치 부차 DRAM은 워드선에 접속되어 있는 메모리셀의 전하전송용 MOS트랜지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티가 커지고 게이트 절연막이 장기의 신뢰성이 확보가 곤란해짐과 더불어 게이트절연막의 스크리닝 테스트를 행할때의 테스트 시간이 길어져서 테스트비용이 높아진다는 문제가 있다.
[발명의 목적]
본 발명은 상기의 문제점을 해결하기 위해 발명된 것으로, 워드선에 접속되어 있는 메모리셀의 전하전송용 MOS트랜지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티가 작고 게이트절연막의 장기의 신뢰성의 확보가 용이해짐과 더불어 게이트절연막의 스크리닝 테스트를 행할 때의 테스트시간의 단축, 테스트비용의 절감을 도모할 수 있는 데이터랫치 부착반도체 기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명은 메모리셀로부터의 독출 데이터를 감지하는 감지증폭기의 다음단에 전송게이트를 매개로 설치된 데이터 랫치회로를 갖추고, 데이터 랫치회로와 데이터버스간에 데이터전송을 행하는 데이터 랫치부착 DRAM에 있어서, 행디코더가 선택한 워드선을 활성상태로 설정하는 시간을 일정 시간 이하로 제어하는 행계 제어회로를 구비하는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 있어서는 워드선이 활성되는 시간을 행계 제어회로에 의해 일정시간 이하로 제한하는 것이 가능하게 된다. 이 경우 행디코더가 선택한 워드선을 활성상태로 설정한 후 일정 시간이 경과하기 전에 감지증콕기로부터 데이터 랫치회로로의 데이터전송이 종료되지 않은 경우에는 상기 일정시간의 경과후에 자동적으로 워드선을 비활성상태로 설정하도록 제어하고 상기 일정시간이 경과하기 전에 감지증폭기로부터 데이터 랫치회로로의 데이터전송이 종료된 경우에는 사이 일정 시간의 경과전에 자동적으로 워드선을 비활성상태로 설정하도록 구성하는 것도 가능하다.
이에따라 워드선에 접속되어 있는 메모리셀의 전송게이트용 MOS트랜지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티가 종래보다도 작아지고, 게이트절연막의 장기의 신뢰성의 확보가 용이해짐과 더불어 게이트절연막의 스크리닝 테스트를 행할 때의 테스트시간의 단축, 테스트비용의 절감을 도모할 수 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1실시예에 따른 데이터랫치 부착 DRAM의 일부를 나타내고 있다.
이 데이터랫치 부착 DRAM은, 종래의 데이터랫치 부착 DRAM과 비교하여, 행계 제어회로(23)의 구성이 다르다.
즉 도면중 참조부호 10은 다이나믹형 메모리셀 m행×n열의 행렬모양으로 배열되어 있는 메모리셀 어레이 11은 행 어드레스 버퍼, 12는 상기 메모리셀 어래이(10)중의 임의의 행의 워드선(WL)을 지정하기 위한 행어드레스신호를 디코드하는 행디코더이다.
행계 제어호로(23)는 제3도중에 나타낸 23a와 같이, /RAS신호가 입력되고 , 행대코더(12)가 선택하는 워드선(WL)을 활성상태로 설정한 시간을 일정 시간으로 제어하는 제어신호 (S1)를 출력하는 워드선 제어회로(30)와, /RAS신호의 활성화타이밍보다 소정 타이밍 지연된 감지증폭기 제어신호(/SAN,SAP)를 생성하는 감지증폭기 구동회로(24) 등을 포함하고 있다.
상기 워드선 제어회로(30)로서, /RAS신호가 입력되고, 이 /RAS신호의 펄스의 전연(하강)에 동기하여 /RAS신호의 펄스폭(활성화시간)보다 짧은 소정의 시간(TWD1)만큼 H레벨로 되는 제어신호(S1)를 생성하며, 이 제어신호(S1)를 행디코더(12) 및 워드선 승압전위 발생회로(13)에 공급하는 /RAS 타이머회로가 이용되고 있다.
이에 따라, 행디코더(12)는 상기 제어신호(S1)의활성화기간에 구동되어 상기 제어신호(S1)의 활성화타이밍보다 조금 지연되어 행어드레스신호의 디코드동작을 개시하고, 상기 제어신호(S1)의 비활성화에 동기해서 디코드동작을 종료한다. 또, 워드선 승압전위 발생회로(13)는, 상기 제어신호(S1)의 활성화기간에 구동되어 상기 제어신호(S1)의 활성화타이밍보다 조금 지연되어 워드선 승압전위(통상, 전원전압(Vcc)의 약1.5배)를 생성하여 행 디코더(12)의 전원으로서 인가하고 상기 제어신호(S1)의 비활성화에 동기해서 승압동작을 종료한다.
한편 제1도에 있어서 참조부호 14는 상기 메모리셀 어레이(10) 열수(n)와 동수설치되어 상기 행디코더(12)에 의해 선택된 행의 메모리셀로부터 독출된 1행분의 데이터를 감지하여 일시적으로 유지하는 감지증폭기이다. DL/DL는 상기 복수의 감지증폭기(14)에 각각 대응하여 접속된 데이터선이다.
16은 상기 메모리셀 어레이(10)의 열수(n)와 동수 설치되고, 상기 복수의 데이터선(DL/DL)에 각각 대응하여 접속되며, 이 데이터선의 데이터를 각각 랫치하기 위한 데이터 랫치회로이다.
15은 상기 복수의 데이터 랫치회로(16)와 상기 복수의 감지증폭기(14) 사이에서 상기 데이터선에 각각 대응하여 삽입된 전송게이트이다.
17은 열어드레스 버퍼, 18은 상기 메모리셀 어레이(10)증의 임의의 열을 지정하기 위한 열어드레스신호를 디코드하는 열디코더이다.
19는 상기 복수의 전송게이트(15)의 상기 데이터 랫치회로(16)측의 데이터선(DL/DL)각각 대응하여 삽입되고, 상기 열디코더(18)에 의해 스위치제어되어 상기 복수의 데이터 랫치회로(16)중의 적어도 1개를 선택하기 위한 열선택게이트이다.
20은 상기 열선택게이트(19)에 의해 선택된 데이터 랫치회로(16)와의 사이에서 입/출력 데이터의 교환을 행하는 입/출력버퍼이다. DQ/DQ는 상기 입/출력버퍼(20)와 상기 열선택게이트(19)를 접속하기 위한 데이터버스이다.
22는 전송게이트(15)를 소정기간에 온상태로 제어하기 위한 전송게이트 제어신호(LW)를 받아 전송게이트(15)에 공급하는 전송게이트 버퍼이다.
제2도는 제1도의 DRAM셀 어레이의 1열분에 대응하는 회로롸 데이터 버스(DL/이), 데이터버스 부하회로 (21)의일례를 나타내고 있다.
제2도에 있어서, 다이나믹형 메모리셀(MC: 대표적으로 1개만 도시)은 정보기억 캐패시터(C) 및 전하전송게이트용 MOS트랜지스터(Q)를 갖추고 있다. 워드선(WL: 대펴적으로 1개만 도시)은 메모리셀 어레이(10)중의 동일 행의 메로리셀(MC)에 접속되어 있다.
BL/BL는 비트선쌍, DL/DL는 데이터선 DQ/DQ는 데이터버스 N1 및 N2는 전송게이트(15)용의 제1MOS트랜지스터LW는 전송게이트 제어신호 N5 및 N6은 열선택게이트(19)용의 제2MOS트랜지스터 CSL은 열선택제어신호이다.
감지증폭기(14)는 PMOS감지증폭기(14P)와 NMOS감지증폭기(14N)로 이루어지고, /SAN 및 SAP는 감지증폭기 제어신호이다.
데이터 랫치회로(16)는 P형 랫치회로용 PMOS 트랜지스터(P3,P4)와 N형 랫치호로 NMOS트랜지스터(N3, N4)로 이루어진다.
데이터버스 부하회로(21)는 데이터버스(DQ/DQ)와 전원노드와의 사이에 접속되고 부하제신호(/LDE)에 의해 임피던스가 제어되는 PMOS트랜지스터(P1,P2)로 구성되어, 데이터버스 (DQ/DQ) 데이터선(DL/DL)을 소정의 기간에 프리차지한다.
제4도는 제1도의 DRAM의 독출동작의 일례를 나타낸 타이밍파형도로서, 이하 이 타이밍파형도를 참조하면서 상기 구성의 DRAM의 독출동작을 설명한다.
제4도에 있어서 T/RAS은 /RAS신호가 활성화되어 있는 시간 TWU는 /RAS신호가 활성화되고 나서 워드선(WL)이 활성화되기까지의 지연시간 T1은 워드선(WL) 활성화되어 있는 시간 TWD1(=TWU+T1)은 /RAS 신호가 활성화된 후 /RAS 타이머회로(30)의 출력신호에 의해 행디코더(12)가 제어됨으로써 워드선(WL)이 비활성화되기까지의 제1지연시간 TRL은 /RAS 신호가 활성화되고 나서 전송게이트 제어신호(LW)가 활성화되기까지의 지연시간으로 TRLTWD1의 관계로 되로록 설정되어 있다.
독출시에 /RAS 신호가 활성화되고, 이것에 동기하여 행어드레스신호가 입력된다. 상기 /RAS 신호가 활성상태로 설정된 때에 /RAS 타이머회로(30)의 출력(S1)이 상승하여 행디코더(12) 및 워드선 승압전위 발생회로(13)에 입력된다.
그리고, 행디코더(12)는 상기 /RAS 신호의 활성화의 활성화타이밍으로부터 지연시간(TWU)후에 워드선(WL)을 선택하고, 이 선택 워드선에 워드선 승압전위를 공급한다. 이와 같이 워드선(WL)이 활성화되면 그 워드선(WL)에 대응한 메모리셀(C)로부터 각각 대응한 비트선 BL 또는 /BL에 데이터가 독출된다.
더욱이, 상기 /RAS 신호의 활성화에 동기해서 구동되는 감지증폭기 구동회로(25)로부터 출력되는 감지증폭기 제어신호(/SAN,SAP)가 /RAS 신호의 활성화타이밍보다 소정 타이밍 지연되어 활성화되고 상기한 바와 같이 비트선 (BL/BL)에 독출된 동일 행상의n열분의 데이터가 감지증폭기(14)에 의해 감지되어 랫치된다.
그리고, 상기 워드선(WL)이 활성화되고 나서 지연시간 (T1)후에 사이 /RAS 타이머회로 (30)의 출력 (S1)이 하강하고 행디코더(12)는 워드선 (WL)을 비활성화한다. 이와 같이 워드선(WL)이 비활성화되어도 상기 감지증폭기 제어신호(/SAN , SAP)는 /RAS 신호가 비활성화될 때까지는 활성화상태를 유지하고 감지증폭기(14)의 한쌍의 입력노드에 접속되어 있는 비트선쌍(BL/BL)의 전위는 이퀄라이즈되지 않으며, 감지증폭기(14)는 랫치된 데이터를 유지하고 있다.
워드선(WL)이 비활성화된 후 전송게이트 제어신호(LW)가 활성화되어 감지 증촉기(14)와 데이터 랫치회로(16)간의 전송게이트(15)가 온되고, 감지증폭기(14)에 의해 랫치되어 있는 데이터가 데이터 랫치회로(16)에 전송된다. 데이터 랫치호로(16)의 랫치 데이터는 열어드레스신호를 열디코더(18)가 디코드함으로써 선택된 열선택게이트(19)를 경유하여 데이터버스(DQ/DQ) 및 입/ 출력버퍼(20)를 매개로 외부 데이터버스로 출력된다.
데이터가 데이터 랫치회로(16)에 전송된 시점에서 전송게이트 제어신호(LW)가 비활성화되어 전송게이트(15)가 오프로 된 후 /RAS 신호가 비활성화되면, 감지증폭기 제어신호(/SAN, SAP)도 비활성화되어, 비트선쌍(BL/BL)의 전위는 예컨대 Vcc/2의 전위로 이퀼라이즈된다.
상기한 바와 같은 동작에 의해 종래의 데이터랫치 부착 DRAM의 동작과 마찬가지로 데이터를 고속으로 독출하는 것이 가능하게 된다. 게다가 /RAS 타이머회로(30)에 의해 워드선(WL)이 활성화되는 시간을 일정 시간(T1)으로 제한하는 것이 가능하게 된다. (종래의 데이터랫치 부착 DRAM에서는 /RAS신호입력이 비활성화되기까지 워드선(WL)이 계속 활성화되고 있었다.)
이에 따라 워드선(WL)에 접속되어 있는 메모리셀의 전송게이트용 MOS트랜지스터(Q)의 게이트절연막에 워드선 승압전위가 인가되는 듀티가 종래보다도 작아지게 되어 게이트절연막의 장기의 신뢰성의 확보가 용이해짐과 더불어 게이트절연막의 스크리닝 테스트를 행할때의 테스트시간의단축, 테스트비용이 절감을 도모할 수 있다.
상기 제1실시예에서는 /RAS 신호가 활성화된 후, 전송게이트 제어신호(LW)가 활성화되기까지의 지연시간(TRL)이 제1지연시간(TWD1)보다도 긴(TRLTWD1)조건하에서 동작하는 예를 나타냈지만 이에 한정되지 않고 본 발명은 이하에 설명한 바와 같이 실시하는 것도 가능하다.
제5도는 본 발명의 제2실시예에 따른 데이터랫치 부착 DRAM의일부를 나타내고 있고 제6도는 이 DRAM의 독출동작의 타이밍의 일례를 나타내고 있다.
이 제2실시예의 DRAM은 상기 제1실시예의 DRAM과 비교하여 행계 제어회로(23b)가 다르고, 그 외는 동일하므로 제1실시예와 동일한 부호를 붙이고 있다.
상기 행계 제어회로(23d)는 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정한 후 소정의 제1시간(1)이 경과하기 전(즉, /RAS 신호가 활성화된후 상기 제1지연시간(TWD1)이 경과하기 전)에 전송게이트(15)가 온상태로 제어되는가의 여부, 즉 감지증폭기(14)로부터 상기 데이터 랫치회로(16)로의 데이터전송의 종료여부에 따라 워드선 (WL)을 비활성상태로 설정하는 타이밍을 달리하도록 제어하는 제어신호(S2)를 출력하도록 구성되어있다.
즉, 워드선(WL)을 활성상태로 설정한 후 소정 시간(T1)이 경과하기 전에 감지증폭기(14)로부터 데이터 랫치회로(16)로의 데이터전송이 종려된 경우에는 상기 제어신호(S2)가 상기 제1시간(T1)의 경과후에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 행 디코더(12)와 워드선 승압전위 발생회로(13)를 제어한다.
이에 대해, 워드선(WL)을 활성상태로 설정한 후, 상기 소정 시간(T1)이 경과하기 전의 소정의 기간(감지증폭기(14)에 메모리셀(MC)로부터의 독출데이터가 랫치된 후의 기간)에 감지증폭기(14)로부터 데이터 랫치회로(16)로의 데이터전송이 종료된 경우에는 상기 제어신호(S2)가 상기 소정 시간(T1)의 경과전에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 행디코더(12)를 제어한다. 이 경우, 상기 워드선(WL)을 자동적으로 비활성상태로 제어하는 타이밍은 전송게이트(15)가 오프상태로 제어된 후 소정의 제2시간(T2)의 경과후에 설정하는 것이 후술하는 이유에 의해 바람직하다.
제5도의 DRAM의 독출동작은 제6도에 나타낸 타이밍파형도와 같이 제4도를 참조해서 전술한 제1실시예의 DRAM의 독출동작과 거의 동일하지만 /RAS신호가 활성상태로 설정된 후 , 전송게이트 제어신호(LW)가 활성화되기까지의 지연시간(TRL)이 제 1지연시간(TWD1)보다 긴가 짧은가에 따라 동작이 달라진다.
즉 제4도에 나타낸 바와 같이 /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성되기 까지의 지연시간(TRL)이 제1지연시간(TWD1)보다도 긴 경우에는 제1실시예의 DRAM의 독출동작과 마찬가지로 워드선(WL)이 활성화되는 시간을 일정 시간(T1)으로 제한한다.
이에 대해 제6도에 나타낸 바와 같이 /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성화 되기까지의 지연시간(TRL)이 제 1지연시간(TWD1)보다도 짧은 경우에는 , 워드선(WL)이 활성상태로 설정된 후 소정시간(T1)이 경과하기 전에 전송게이트(15)가 온상태로 됨으로써 감지증폭기(14)로 부터 데이터 랫치회로(16)로의 데이터전송이 종료된다. 이경우에는 상기 소정 시간(T1)의 경과전에 자동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 행디코더(12)를 제어한다.
따라서 제5도의 DRAM에 의하면 /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성되기까지의 지연시간(TRL)을 제1지연시간(TWD1)보다도 짧게 되도록 제어함으로써, /RAS 신호가 활성화된 후 워드선 (WL)이 비활성화되기까지의제2지연시간(TWD2)을 제1지연시간(TWD1)보다도 짧게 하는 것이 가능하게 된다.
이에 따라,워드선(WL)에 접속되어 있는 메모리셀(MC)의 전송게이트용 MOS 트랜지스터 (Q)의 게이트 절연막에 워드선 승압전위가 인가되는 듀티를 더욱 작게 할 수 있다.
또한, 전송게이트 제어신호(LW)가 활성화되어 전송게이트(15)가 온상태로 되어 있는 기간은 비트선쌍(BL/BL)의 전위가 데이터 랫치회로(16)에 의해 (열선택게이트(19)가 온상태로 되어 있는 기간은 데이터버스 부하회로(21)에 의해 서도)인장되므로, 비트선쌍(BL/BL)의 전위가 전원전위(Vcc )에 비해 높아지기도 하고 접지전위(Vss)보다도 낮아지기도 한다. 이 상태에서 워드선(WL)을 비활성화하면 메모리셀로의 재기록 전하량의 부족을 초래하여 소프트에러율의 악화를 야기시킨다.
이와 같은 문제가 발생하지 않도록, 전송게이트 제어신호(LW)가 활성화되어 있는 기간에 워드선(WL)을 비활성화하는 것을 방지하기 위해 행계 제어회로(23b)는 워드선(WL)이 활성상태로 설정된 후에서 전송게이트(15)가 오프상태로 제어된 후, 제2시간(T2)의 경과후에 자동적으로 워드선(WL)을 비활성상태로 설정하는 것과 같은 제어신호(S2)를 출력하도록 구성하는 것이 바람직하다.
다음에 제5도중의 행게 제어회로(23b)의 구체예에 대해 상세히 설명한다.
이 행계 제어회로(23b)의 워드선제어회로는 행계 제어회로(23a)와 마찬가지의 /RAS 타이머회로(30)와 전송게이트 제어신호(LW)가 입력되고, 그 후연 (하강엣지)을 소정의 제3시간(T3) 지연시키는 LW하강 지연회로(51), 이 LW하강 지연회로(51)의 출력 및 상기 /RAS 타이머회로(30)의 출력이 입력되는 오아게이트(52), 상기 전송게이트 제어신호(LW)가 입력되고 상기 오아게이트(52)의 출력신호에 의해 활성화제어되어 전송게이트 제어신호(LW)의 하강엣지을 검출하는 LW하강엣지 검출회로(53), 이 LW하강엣지 검출회로(53)의 출력신호가 입력되고, 그 전연(상승엣지)을 소정의 제2시간(T2 : T3) 지연시키는 LW상승 지연회로(54) 이 LW상승지연회로(54)의 출력을 반전시키는 인버터회로(55) 및 이 인버터회로(55)의 출력 및 상기 오아게이트(52)의 출력이 입력되는 앤드게이트(56)를 구비하고 있고, 상기 앤드게이트(56)의 출력(S2)이 상기 행디코더(12) 및 워드선 승압전위 발생회로(13)에 공급된다.
다음에 상기 구성의행계 제어회로(23b)의 동작을 설명한다.
/RAS 신호가 활성상태로 설정된 때에 /RAS 타이머회로(30)의 출력이 상승하고 LW하강엣지검출회로(53)는 상기/RAS 타이머회로(30)의 H레벨 출력이 오아게이트(52)를 경유하여 입력됨으로써 활성화되어 L레벨을 출력한다. 그리고, LW상승 지연회로(54)의 출력은 L레벨을 출력한다. 그리고, LW상승 지연회로(54)의출력은 L레벨, 인버터회로(55)의 출력은 H레벨로 되어 있다. 이에 따라 상기 /RAS 타이머회로(30)의 출력의 오아게이트(52)를 경유하여 입력되는 앤드게이트(56)의 출력(S2)은 H레벨로 된다. 이에 따라 행디코더(12)는 워드선(WL)을 선택하고 이 선택 워드선에 워드선 승압전위 발생회로(13)로부터의 워드선 승압전위를 공급한다.
전송게이트 제어신호(LW)는 초기상태가 L레벨이고 /RAS 신호가 활성상태로 설정된 후 지연시간(TRL) 후에 활성화되며(상승), 소정 시간후에 비활성화된다. (하강), 전송게이트 제어신호(LW)가 L레벨의 사이에는 LW하강엣지 검출회로(530의 출력은 L레벨이고 LW상승 지연회로(54)의 출력은 L레벨, 인버터회로(55)의 출력은 H 레벨로 되어있다.
이 경우 /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성되기까지의 지연시간(TRL)이 제1지연시간(TWD1)보다도 긴 경우에는 상기 제1지연시간(TWD1)이 경과하기 전에 /RAS 타이머회로(30)의출력이 하강하고 이 출력이 오아게이트(52) 및 앤드게이트(56)를 거쳐 행디코더(12) 및 워드선 승압전위 발생회로(13)에 입력되며, 행디코더(12)는 선택 워드선(WL)을 비활성화한다. 따라서 워드선(WL)이 활성화되는 시간을 일정 시간(T1)으로 제한하는 동작이 수행되낟.
한편, LW하강엣지 검출회로(53)는 /RAS 타이머회로(30)의 L레벨 출력이 오다게이트(52)를 거쳐 입력됨으로써 비활성화되어 H레벨을 출력한다. 그리고 이보다 소정 시간(T2) 지연되어 LW상승 지연회로(54)의 출력이 H레벨, 인버터회로(55)의 출력이 L레벨로 된다. 따라서, 이후에 전송게이트 제어신호(LW)가 상승해도 LW하강엣지 검출회로(53)의 출력은 H레벨, LW상승 지연회로(54)의 출력은 H레벨 인버터회로(55)의출력은 L레벨 앤드게이트(56)의 출력(S2)은 L레벨을 유지하기 때문에 다시 /RAS 신호가 활성상태로 설정되기까지의 행디코더(12)가 워드선(WL)을 활성화하는 일은 없다.
이에 대해 /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성화되기까지 의 지연시간(TRL)이 제1지연시간(TWD1)보다도 짧은 경우에는 LW하강엣지 검출회로(53)는 /RAS 타이머회로(30)의 H레벨 출력이 오아게이트(52)를 거쳐 입력됨으로써 활성화되어 L레벨을 출력한 후 전송게이트 제어신호(LW)의 하강엣지를 검출한 시점에서 출력이 H레벨로 반전된다.
그리고 이보다 소정 시간(T2) 지연되어 LW상승 지연회로(54)의 출력이 H레벨, 인버터회로(55)의 출력이 L레벨로 된다. 이에 따라 앤드게이트(56)의 출력(S2)이 L 레벨로 되므로 행디코더(12)는 선택워드선(WL)을 비활성화한다. 따라서, 워드선(WL)이 활성화되는 시간을 일정시간(T1)내로 제한하는 동작 이 수행된다.
이 경우 전송게이트 제어신호(LW)가 활성화되어 전송게이트(15)가 온상태로 되어 있는 기간은 비트선쌍(BL/BL)의 전위가 데이터 랫치회로(16)에 의해 (열선택게이트(19)가 온상태로 되어 있는 기간은 데이터버스 부하회로(21)에 의해서도)인장되고 비트선상(BL/BL)의 전위가 전원전위(Vcc)에 비해 높아지거나 접지전위(Vss)보다도 낮아지거나 하고 있었다고 해도, 전송게이트제어신호(LW)의 하강엣지를 검출한 시점으로부터 소정시간(T2)후에 워드선 (WL)을 비활성상태로 설정하도록 제어하므로, 메모리셀로의 재기록 전하량의 부족을 초래하는 일은 없다.
한편 LW하강 지연회로(51)의 출력은 전송게이트 제어신호(LW)가 활성화 되면 H레벨로 되고 전송게이트 제어신호(LW)의 하강후 소정시간(T3:T2)지연되어 L레벨로 된다. 따라서 전송게이트 제어신호(LW)가 활성화되고 나서 비활성한된 후에 소정 시간(T3)경과하기 까지의 사이에는 오아게이트(52)의 출력이 H레벨을 유지하므로 이사이에 /RAS 타이머회로(30)의 출력이 L레벨로 되었다고 해도 오아게이트(52)의 출력은 H레벨을 유지하고 이 사이에 상기 전송게이트 제어신호(LW)가 활성화된 후에 소정시간(T2) 경과하여 인버터회로(55)의 출력이 L레벨로 되기까지 상기 엔드게이트(56)의 출력(S2)은 H레벨을 유지한다.
즉, 상기 LW하강 지연회로(51), LW하강엣지 검출회로(53) LW상승 지연회로(54) 인버터회로(55) 및 앤드게이트(56)는 상기 행디코더(12)가 선택한 워드선(WL)을 활성상태로 설정한 후 전송게이트 제어신호(LW)가 온상태로 된 후 에 오프상태로 된 시점(전송게이트(15)가 온상태로 제어된 후에 오프상태로 제어된 시점)을 검지하고, 이검지시점이 제1지연시간(TWD1)보다도 앞인 경우에는 /RAS 타이머회로(30)의 출력신호 대신 행디코더(12)가 선택 워드선(WL_)을 비활성화하도록 제어하는 신호(S2)를 출력하는 회로를 형성하고 있다.
제7도는 본 발명의 제3실시예에 따른 데이터랫치 부착 DRAM의 일부를 나타내고 있다.
이 제3실시예의 DRAM은 상기 제2실시예의DRAM과 비교하여 고속의클럭신호로 동작하는 동기식 DRAM에서 채용되고 있는 파이프라인 동작방식과 마찬가지로 열신호계와 전송게이트 신호전달계가 각각 외부로부터의 클럭신호에 동기해서 파이프라인 동작을 행하는 방식을 갖춘점, 전송게이트 신호전달계가 복수의 스테이지 분할되어 있는 점, 행계 제어회로(23c)의 구성 및 이 행계 재어회로(23c)가 전송게이트 신호전달계의 복수의 스테이지의 제어신호에 의해 제어되는 점이 다르고 그외는 동일하기 때문에 제2실시예와 동일한 부호를 붙이고 있다.
제7도중 참조부호 221은 전송게이트 버퍼(22)의 출력신호(LW1)가 입력되고 내부전송게이트 제어신호 (LWi)를 생성하여 전송게이트(15)에 공급하는 내부전송게이트 버퍼이고, 71은 외부로부터 입력되는 클럭신호를 상기 열어드레스 버퍼(17) 열디코더(18), 입/출력 버퍼(20) 및 전송게이트 버퍼(22), 내부전송게이트 버퍼(221)에 분배하는 클럭버퍼회로이다.
형계 제어회로(23c)는 /RAS 신호가 입력됨과 더불어 상기 전송게이트 버퍼(22)의 출력신호 (LW1) 및 상기 전송게이트(15)를 직접 제어하는 내부전송게이트 버퍼(221)의 출력신호(LWi)가 입력되지만 제2실시예의 행계 제어회로(23b)와 기본적으로 동일한 동작을 수행하도록 구성되어 있다.
다음에 제7도중의 행계 제어회로(23c)의 1구체에 대해 제8도를 참조하면서 상세히 설명한다.
이행계 제어회로(23c)의 워드선 제어회로는 행계 제어회로(23a)와 마찬가지의 /RAS 타이머회로(30)와 내부전송게이트 버퍼(221)로부터의 제어신호 (LWi)가 입력되고 그 후연(하강엣지)을 소정의 제3시간(T3:T2) 지연시키는 LWi하강 지연회로(81), 이 LWi하강 지연회로(81)의 출력 및 전송게이트 버퍼(22)로부터의 제어신호(LW1)가 입력되는 제1오아게이트(82), 이 제1오아게이트(82)의 출력 및 상기/RAS 타이머회로(30)의 출력이 입력되는 제2오아게이트(83) 내부전송게이트 버퍼(221)로부터의 제어신호(LWi)가 입력되고, 상기 제2오아게이트(83)의 출력신호에 의해 활성하제어되어 제어신호(LWi)가 입력되고 상기 제2오아게이트(83)의 출력신호에 의해 활성화제어되어 제어신호(LWi)의하강엣지를검출하는 LWi하강엣지 검출회로(84), 이 LWi하강엣지 검출회로(84)의 출력신호가 입력되고, 그 전연(상승엣지)을 소정의 제2시간(T2) 지연시키는 LWi상승 지연회로(85) 이 LWi 상승 지연회로(85)의 출력을 반전시키는 인버터회로(86) 및 이 인버터회로(86)의 출력 및 상기 제2오아게이트(83)의 출력이 입력되는 앤드게이트(87)를 구비하고 있고, 사이 앤드게이트(87)의출력이 상기 행디코더(12) 및 워드선 승압전위 발생회로(13)에 공급된다.
상기 구성의 행계 제어회로(23c)는, /RAS 신호가 활성상태로 설정된 후 전송게이트 제어신호(LW)가 활성화되기까지의 지연시간(TRL)이 제1지연시간(TWD1)보다 긴가 짧은가에 따라 동작이 달라진다.
즉, /RAS 신호가 활성상태로 설정된 후, 전송게이트 제어신호(LW)가 활성화 되기까지의 지연시간(TRL)이 제1지연시간(TWD1)보다도 긴 경우에는 제1실시예의 DRAM의 독출동작과 마찬가지로 워드선(WL)이 활성화되는 시간을 일정 시간(T1)으로 제한한다.
이에 대해 /RAS 신호가 활성상태로 설정된 후, 전송게이트 제어신호(LW)가 활성화되기까지의 지연시간(TRL)이 제1지연시간(TWD1)보다도 짧은 경우에는 워드선(WL)이 활성상태로 설정된후 소정 시간(T1)이 경과하기 전에 전송게이트 신호전달계의 제2 스테이지의 제어신호(LWi)가 활성화됨으로써 전송게이트(15)가 온상태로 되어 감지증폭기(14)로부터 데이터 랫치회로(16)로의 데이터 전송이 종료된다. 이 경우에는 제2실시예의 DRAM과 마찬가지로 상기 소정시간(T1)의 겨와정에 장동적으로 상기 워드선(WL)을 비활성상태로 설정하도록 상기 행디코더(12)를 제어한다. 게다가 전송게이트 신호전달게의제1스테이지의 제어신호(LW1)가 활성화되면 1클럭 사이클 후에 제2스테이지의 제어신호(LWi)가 활성화되는 것을 예측해서, 사이 /RAS타이머회로(30)의 출력신호 대신 적어도 2클럭 사이클 경과후에 자동적으로 워드선(WL)을 비활성상태로 설정하도록 행디코더(12)를 제어하는 제어신호(S3)를 출력하는 것이 가능하게 된다.
제9도는 제7도의 DRAM의 독출동작의 일례를 나타낸 타이밍파형도이다.
제7도의 DRAM에 있어서는 제9도에 나타낸 타이밍파형도와 같이 전송게이트 제어신호(LW) 입력은 1클럭 사이클마다 파이프라인 스테이지를 1개씩 전파한다. 즉 /RAS신호가 활성상태로 설정된후, 예컨대 제5번째의 클럭 사이클의 상승이 타이밍에서 전송게이트 제어신로(LW) 입력이 전송게이트버퍼(22)취입됨으로써 제1스테이지의 제어신호(LW1)가 상승한다. 더욱이 제6번째의 클럭 사이클의 상승 타이밍에서 상기 제어신호(LW1)의 H레벨이 내부 전송게이트 버퍼(221)에 취입됨으로써 제2스테이지의 내부제어신호(LWi)가 상승한다.
제7도의 DRAM의 독출동작에 있어서, 워드선제어의 기본적인 방식은 사이 제2실시예의 DRAM과 마찬가지이지만, 행계 제어회로(23c)는 전송게이트 신호전달계의 복수의 스테이지중 제1스테이지의 제어신호(LW1) 및 상기 전송게이트(15)를 직접 제어하는 제2스테이지의 제어신호(LWi)에 의해 제어된다.
만일, 제2스테이지의 제어신호(LWi)에 의해 전송게이트(15)가 온상태로 제어되고 있는 시간과 행계 제어회로(23c)에 의해 제어되는 행디코더(12)에 의해 워드선(WL)이 비활성화되는 타이밍이 동시로 되면 (겹쳐지면), 전술한 바와 같이 전송게이트(15)가 온상태로 되어 있는 기간에 비트선쌍(BL/BL)의 전위가 전원전위(Vcc)에 비해 높아지거나 접지전위 (Vss)보다도 낮아지거나 하여 메로리셀로의 재기록 전하량의 부족을 초래할 우려가 있다.
그러나 상기 제3실시예의 행계 제어회로(23c)는 제2스테이지의 제어신호(LWi)보다 1클럭 사이클전에 제1스테이지의 제어신호(LW1)의 상승에 의해 제2스테이지의 제어신호(LWi)의 상승을 예측할 수 있기 때문에 이 제어신호(LWi)가 활성화되어 전송게이트(15)가 온상태로 되어 있는 시간에 대해 행계 제어회로(23c)의 출력신호(S3)에 의해 워드선(WL)이 비활성화되는 타이밍을 정확히 지연시키도록 제어하는 것이 가능하게 된다.
이에 따라 전송게이트(15)가 온상태로 되어 있는 시간에 대해 워드선(WL)이 비활성화되는 타이밍을 정확히 지연시키고, 비트선쌍(BL/BL)의 전위가 전원전위 (Vcc)에 비해 높아지거나 접지전위(Vss)보다도 낮아지거나 하고 있었다고 해도 메모리셀로의 기록동작의 타이밍의 마진을 향상시킬수 있어 메모리 셀로의 재기록 전하량의 부족을 초래하는 일은 없다.
또한 상기 각 실시예에 나타낸 바와 같은 스태티경 데이터 랫치회로(16)는 유지데이터가 시간이 지남에 따라 소실되는 일이 없으므로 랫치동작의 리프레쉬가 불필요하다는 이점을 갖지만 PMOS트랜지스터(p3,p4) 및 NMOS트랜지스터(N3,N4)를 이용하고 있으므로 PMOS트랜지스터 영성용 기판영역니 N웰과 NMOS트랜지스터 형성용 기판영역인 P웰을 전기적으로 분리하기 위한 분리영역이 필요하게 되어 DRAM의 칩크기의 증대를 초래한다.
그래서, 동일 도전형의 2개의 MOS트랜지스터가 교차 결합되어 이루어진다인나믹형 데이터 랫치회로를 이용하도록 변경하면, 구성이 간단하고, 다른 도전형의 MOS트랜지스터 상호를 전기적으로 분리하기 위한 분리영역이 불필요하기 때문에 DROM칩크기의 대폭적인 증대를 초래할 우려가 없다. 다만 다이나믹형의 데이터 랫치회로는 유지데이터가 시간에 지남에 따라 소실되기 때문에 랫치 데이터의 리프레쉬를 필요로 하여 리프레쉬제어를 행할 필요가 있다.
또 상기 데이터버스 부하회로(21)는 PMOS트랜지스터 대신 NMOS트랜지스터를 이용하고 이것을 상기 부하제어신호(/LDE)에 대해 레벨이 반전하고 있는부하제어신호(LDE)에 의해 제어하도록 해도 좋다. 또 상기 데이터버스 부하회로(21)의 접속위치를 상기 데이터 랫치회로(16)가 접속되어 있는 데이터선(DL/DL)과 전원노드 사이로 변경해도 좋다. 나아가서는 상기 데이터선(DL/DL)과 전원노드와의 사이 및 상기 데이터버스(DQ/DQ)와 전원노드와의 사이에 각각 부하회로(21)를 접속하도록 해도 좋다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명에 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도명에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 워드선에 접속되어 있는 메로리셀의 전하전송용 MOS트랜지스터의 게이트절연막에 워드선 승압전위가 인가되는 듀티가 종래보다도 작아지고, 게이트절연막의 장기의 신뢰성의 확보가 용이해짐과 더블어 게이트절연막의 스크리닝 테스트를 행할 때의 테스트시간의 단축, 테스트비용의 절감을 도모할 수 있는 데이터랫치 부착 반도체 기억장치를 실현 할 수 있다.

Claims (12)

  1. 정보기억용 캐패시터 및 전하전송게이트용 MOS트랜지스터를 각각 갖춘 복수의 디아나믹형 메모리셀이 행렬모양으로 배열된 메모리셀 어레이(10)와, 상기 메모리셀 어레이(10)중의 메모리셀에 상기 행의 방향으로 접속된 복수의 워드선(WL), 상기 메모리셀 어레이(10)중의 임의의 행에 대응하는워드선을 선택하기위한 /RAS신호에 동기하여 행어드레스신호를 디코드하는 행디코더(12), 상기 메모리셀 어레이(10)의 열수와 동수 설치되고, 복수의 비트선을 매개로 상기 행디코더(12)에 의해 선택된 워드선에 접속된 메모리셀로부터 독출된 데이터를 감지하는 복수의 감지증폭기(14), 이 복수의 감지증폭기(14)에 각각 접속된 복수의 전송게이트(15) 상기 메모리셀 어레이(10)의열수와 동수 설치되고, 상기 전송게이트에 각각 접속되어 상기 감지증폭기에 의해 감지된 데이터를 상기 전송게이트를 매개로 랫치하기 위한 복수의 데이터 랫치회로(16), 이 복수의 데이터 랫치회로(16)에 각각 접속도어 상기 복수의 데이터 랫치회로중 적어도 하나를 선택하기 위한 복수의 열선택게이트(19), 상기 메모리셀 어레이(10)중의 임의의 열을 선택하기 위한 열어드레스신호를 디코드하고, 상기 열선택케이트(19)를 스위치제어하는 열 디코더(18) 및, 상기 행디코더(12)에의해 선택된 워드선을 활성상태로 하고, 상기 감지증폭기가 활성상태로 안정하게 된 후, 상기 /RAS신호가 비활성상태로 되기 전의 기간내에서 하강하는 소정 타이밍에서 순차적으로 비활성상태로 하도록 상기 행디코드더를 제어하는 행계 제어회로(23, 23a, 23b, 23c)를 구비하여 구성되고, 상기 행계 제어회로는 상기 행디코더에 의해 선택된 워드선을 활성상태로 설정한 후 소정 타이밍에서 자동적으로 비활성상태로 설정하도록 상기 행 디코더를 제어하며 상기 감지증폭기는 상기 행 디코더에 의해 선택된 워드선이 활성상태로 설정된 후에 감지 동작을 개시하고 상기 행디코더의 의해 선택된 워드선이 비활성상태로 된후 당해 감지증폭기가 외부로부터 프리차지상태로 되기까지 상기 데이터를 유지하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서 상기 열선택케이트(19)에 의해 선택된 데이터 랫치회로와의 사이에서 입/출력데이터의 교환을 수행하는 입/출력버퍼(20)와, 이 입/출력버퍼(20)와 상기 열선택게이트(19)를 접속하기 위한 데이터버스(DQ/DQ) 및 이 데이터버스와 전원사이에 접속된 부하회로(21)를 더 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  3. 정보기억용 캐피시터 및 전하전송게이트용 MOS트랜지스터를 각각 갖춘 복수의 다이나믹형 메모리셀이 행렬 모양으로 배열된 메모리셀 어레이와 상기 메모리셀 어레이중의 메모리셀에 상기 행의 방향으로 접속된 복수의 워드선, 상기 메모레셀 어레이중의 임의의 해에 대응하는 워드선을 선택하기 위한 /RAS신호에 동기하여 행어드레스신호를 디코드하는 행디코더, 상기 메모리셀 어레이의 열수와 동수 설치되고, 복수의 비트선을 매개로 상기 행디코더에 의해 선택된 워드선에 접속된 메모리셀로부터 독출된 데이터를 감지하는 복수의 감지증폭기, 이 복수의 감지증폭기에 각각 접속된 복수의 전송게이트, 상기 메모리셀 어레이의 열수와 동수 설치되고, 상기 전송게이트에 각각 접속되어 상기 감지증폭기에 의해 감지된 데이터를 상기 전송게이트를 매개로 랫치하기 위한 복수의 데이터 랫치회로, 이 복수의데이터 랫치회로에 각각 접속되어 상기 복수의 데이터 랫치회로중 적어도 하나의 선택하기 위한 복수의 열선택게이트, 상기 메모리셀 어레이중의 임의의 열을 선택하기 위한 열어드레스신호를 디코드하고, 상기 열선택게이트를 스위치제어하는 열디코더 및, 상기 행디코더에 의해 선택된 워드선을 활성상태로 하고 상기 감지증폭기가 활성상태로 안정하게 된후 상기 /RAS신호가 비활성상태로 되기 전의 기간내에서 하강하는 소정 타이밍에서 순차적으로 비활성상태로 하도록 상기 행디코더를 제어하는 행계 제어회로를 구비하여 구성되고, 상기 행계 제어호로는 상기 워드선을 활성상태로 설정하고, 상기 감지증폭기가 활성상태로 안정하게 된 후, 상기감지증폭기로부터 상기 데이터 랫치회로로의 데이터 전송을 개시하기 전에 기간내에서 하강하도록 상기 소정 타이밍을 제어하는 것을 특징으로 하는 반도체 기억장치.
  4. 정보기억용 캐패시터 및 전하전송게이트용 MOS트랜지스터를 각각 갖춘 복수의 다이나믹형 메모리셀이 행렬모양으로 배열된 메모리셀 어레이와, 상기 메모리셀 어레이중의 메모리셀에 상기 행의 방향으로 접속된 복수의 워드선, 상기 메모리셀 어레이중의 임의의 행에 대응하는 워드선을 선택하기 위한 /RAS신호에 동기하여 행어드레스신호를 디코드하는 행디코더, 상기 메모리셀 어레이의 열수와 동수 설치되고 복수의 비트선을 매개로 상기 행디코더에 의해 선택된 워드선에 접속된 메모리셀로부터 독출된 데이터를 감지하는 복수의 감지증폭기, 이 복수의 감지증폭기에 각각 접속된 복수의 전송게이트, 상기 메모리셀 어레이의 열수와 동수 설치되고, 상기 전송게이트에 각각 접속되어 상기 감지증폭기에 의해 감지된 데이터를 상기 전송게이트를 매개로 랫치하기 위한 복수의 데이터 랫치회로, 이 복수의 데이터 랫치회로에 각각 접속되어 상기 복수의 데이터 랫치회로중 적어도 하나를 선택하기 위한 복수의 열선택게이트, 상기 메모리셀 어레이중의 임의의 열을 선택하기 위한 열어드레스신호를 디코드하고, 상기 열선택게이트를 스위치제어하는 열디코더 및, 상기 행디코더에 의해 선택된 워드선을 활성상태로 하고 상기 감지증폭기가 활성상태로 안정하게 된 후, 상기 /RAS신호가 비활성상태로 되기 전의 기간내에서 하강하는 소정 타이밍에서 순차적으로 비활성상태로 하도록 상기 행디코더를 제어하는 행계 제어회로를 구비하여 구성되고, 상기 행계 제어회로는 상기 행디코더에 의해 선택된 워드선을 활성상태로 설정하고, 상기 감지증폭기가 활성상태로 안정하게 되며 또한 상기 감지증폭기로부터 상기 데이터 랫치회로로의 데이터의 전송이 종료된 후, 상기/RAS신호가 비활성상태로 되기전의 기간내에서 하강하도록 상기 소정 타이밍을 제어하는 것을 특징으로 하는 반도체 기억장치.
  5. 정보기억용 캐패시터 및 전하전송게이트용 MOS트랜지스터를 각각 갖춘 복수의 다이나믹형 메모리셀이 행렬모양으로 배열된 메모리셀 어레이와 상기 메모리셀 어레이중의 메로리셀에 상기 행의 방향으로 접속된 복수의 워드선, 상기 메모리셀 어레이중의 임의의 행에 대응하는 워드선을 선택하기 위한/RAS신호에 동기하여 행어드레스신호를 디코드하는 행디코더, 상기 메모리셀 어레이의 열수와 동수 설치되고 복수의 비트선을 매개로 상기 행 디코디어에 의해 선택된 워드선에 접속된 메모리셀로부터 독출된 데이터를 감지하는 복수의 감지증폭기, 이 복수의 감지증폭기에 각각 접속된 복수의 전송게이트, 상기 메모리셀 어레이의 열수와 동수 설치되고 사이 전송게이트에 각각 접속되어 상기 감지증폭기에 의해 감지된 데이터를 상기 전송게이트를 매개로 랫치하기 위한 복수의 데이터 랫치회로, 이복수의 데이터 랫치회로에 각각 접속되어 상기 복수의 데이터 랫치회로중 적어도 하나를 선택하기 위한 복수의 열선택게이트, 상기 메모리셀 어레이중의 임의의 열을 선택하기 위한 열어드레스신호를 디코드하고 상기 열선택게이트를 스위치제어하는 열디코더 및, 상기 행디코더에 의해 선택된 워드선이 활성상태로 된 후, 소정의 제1시간이 경과하기 전에 활성상태로 안정화되어 있는 상기 감지증폭기로부터 상기 데이터 랫치회로로의 데이터 전송이 종료 되었는가의 여부에 따라 비활성상태로 상기 워드선을 설정하기 위한 타이밍 달리하도록 제어하는 행계 제어회로를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 열선택게이트에 의해 선택된 데이터 랫치회로와의 사이에서 입/출력데이터의 교환을 수행하는 입/출력버퍼와, 이 입/출력버퍼와 상기 열선택게이트를 접속하기 위한 데이터버스 및 이 데이터버스와 전원 사이에 접속된 부하회로를 더 구비하여 구성된 것을 특징을 하는반도체 기억장치.
  7. 제6항에 있어서, 상기 행계 제어회로는 상기 행디코더에 의해 선택된 워드선을 활성상태로 한후, 사이 제1시간이 경과하기 전에 상기 감지증폭기로부터 상기 데이터 랫치회로로의 데이터전송이 종료되지 않은 경우에는 상기 제1시간의 경과후에 자동적으로 상기 워드선을 비활성상태로 설정하도록 상기 행디코더를 제어하고 상기 행디코더에 의해 선택된 워드선을 활성상태로 한 후 소정의 제1시간이 경과하기 전에 상기 감지증폭기로부터 상기 데이터 랫치회로로의 데이터전송이 종료된 경우에는 상기 제1시간이 경과하기 전에 자동적으로 상기 워드선을 비활성상태로 설정하도록 상기 행디코더를 제어하는 것을 특징으로 반도체 기억장치.
  8. 제6항에 있어서, 상기 행계 제어회로는 상기 제1시간의 경과전에 자동적으로 상기 워드선을 비활성상태로 제어하는 타이밍을 상기 전송게이트가 오프상태로 된 수 소정의 제2시간의 경과후에 설정하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 행계 제어회로는 상기 제 1시간의 경과전에 자동적으로 상기 워드선을 비활성상태로 제어하는 타이밍을 상기 전송게이트가 오프상태로 된후 소정의 제2시간의 경과후에 설정하는 것을 특징으로 하는 반도체 기억장치.
  10. 제7항에 있어서, 상기 행게 제어회로는 /RAS신호가 입력되고, /RAS 신호의 펄스의 전연에 동기해서 /RAS 신호의 펄스폭보다 짧은 상기 제1시간을 설정하는데 필요한 소정의 시간폭을 갖는 신호를 출력하는 타이머회로(30)와, 상기 워드선이 활성상태로 설정된 후 상기 제1시간이 경과하기 전에 상기 전송게이트가 온상태로 제어되었는 가 오프상태로 제어되었는가를 검지하는 검지회로(53, 84) 및, 이 검치회로 (53,84)가 상기 전송게이트가 오프상태로 제어되었다는 것을 검지한 경우 상기 타이머회로(30)의 출력신호와 마찬가지의 타이밍을 갖고 상기 행디코더를 비활성상태로 하기 위한 제어신호를 출력하여 상기 행디코더를 제어하는 회로(54, 55, 56, 85, 86, 87)를 구비하는 것을 특징으로 하는 반도체기억장치
  11. 제7항에 있어서, 상기 행계 제어회로는 /RAS 신호가 입력되고, 이 /RAS 신호의 펄스의 전연에 동기해서 /RAS 신호의 펄스폭보다 짧은 상기 제1시간을 설정하는데 필요한 소정의 시간폭을 갖는 신호를 출력하는 타이머회로(30)와, 상이 워드선이 활성상태로 설정된 후, 상기 제1시간이 경과하기 전에 상기 전송게이트가 온상태로 제어되었는가 오프상태로 제어되었는가를 검지하는 검지회로(53,84) 및, 이 검지회로(53, 84)가 상기 전송게이트가 온상태로 제어되었는 것을 검지한 경우 상기 타이머회로(30)의 출력신호의 타이밍보다 더 빠른 타이밍을 갖고 상기 행디코더를 비활성상태로 하기 위한 제어신호를 출력하여 상기 행디코더를 제어하는 회로(54, 55, 56, 85, 86, 87)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제7항에 있어서, 상기 행계 제어회로는 /RAS 신호가 입력되고, 이 /RAS 신호의 펄스의 전연에 동기해서 /RAS 신호의 펄스폭보다 짧은 상기 제1시간을 설정하는데 필요한 소정의 시간폭을 갖는 신호를 출력하는 타이머회로(30)와, 전송게이트 제어신호가 입력되고, 그 하강엣지를 소정의 제3시간(T3; T2)지연시키는 하강지연회로(51,81), 이 하강지연회로(51,81)의 출력신호 및 상기 타이머회로(30)의 출력신호가 입력되고, 양 입력의 논리합을 취하는 제1논리회로(52, 83),상기/RAS 신호, 상기 전송게이트 제어신호 및 사이 타이머회로(30)의 출력신호가 입력되고, 상기 전송게이트 제어신호가 하강엣지를 검출하는 하강엣지검출회로(53,84), 이 하강엣지 검출회로(53, 84)의 출력신호가 입력되고, 그 하강엣지를 소정의 제2시간 (T2) 지연시키는 상승지연회로(54,85) 및 이 상승지연회로(54, 85)의 출력신호를 이용해서 상기 제1논리회로(52, 83)의 출력신호의 통과를 제어하는 제2논리회로(56,87)를 구비하는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3183184B2 (ja) * 1996-08-09 2001-07-03 日本電気株式会社 クロック同期型半導体記憶装置
JP2002501654A (ja) * 1997-05-30 2002-01-15 ミクロン テクノロジー，インコーポレイテッド ２５６Ｍｅｇダイナミックランダムアクセスメモリ
JPH1145598A (ja) * 1997-07-25 1999-02-16 Nec Corp 半導体記憶装置
KR100335397B1 (ko) * 1998-05-25 2002-09-05 주식회사 하이닉스반도체 센스앰프순차구동장치
KR100649826B1 (ko) * 1999-12-30 2006-11-24 주식회사 하이닉스반도체 반도체 메모리 소자의 오토 프리차지장치
KR100406543B1 (ko) 2001-12-24 2003-11-20 주식회사 하이닉스반도체 동기식 메모리의 파이프 래치 제어회로
US20030172291A1 (en) 2002-03-08 2003-09-11 Paul Judge Systems and methods for automated whitelisting in monitored communications
JP4544808B2 (ja) * 2002-04-09 2010-09-15 富士通セミコンダクター株式会社 半導体記憶装置の制御方法、および半導体記憶装置
JP2004071119A (ja) 2002-08-09 2004-03-04 Renesas Technology Corp 半導体記憶装置
US6917550B2 (en) * 2003-04-01 2005-07-12 Oki Electric Industry Co., Ltd. Semiconductor memory device
JP2007124343A (ja) * 2005-10-28 2007-05-17 Toshiba Corp データ保持回路
KR100656432B1 (ko) * 2005-11-09 2006-12-11 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 제어장치 및 방법
JP4373972B2 (ja) * 2005-11-14 2009-11-25 東芝メモリシステムズ株式会社 半導体記憶装置
JP2007157322A (ja) * 2005-12-07 2007-06-21 Samsung Electronics Co Ltd 半導体メモリ装置
KR100663368B1 (ko) * 2005-12-07 2007-01-02 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5031150A (en) * 1988-08-26 1991-07-09 Kabushiki Kaisha Toshiba Control circuit for a semiconductor memory device and semiconductor memory system
JPH0713863B2 (ja) * 1989-07-20 1995-02-15 株式会社東芝 ダイナミック型ランダムアクセスメモリ

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