KR100192573B1 - 멀티 뱅크 구조의 반도체 메모리 장치 - Google Patents

멀티 뱅크 구조의 반도체 메모리 장치 Download PDF

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Abstract

1. 청구범우에 기재된 발명이 속하는 기술 분야 ; 본 발명은 멀티 뱅크 구조의 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ; 본 발명은 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지와 비트라인 센스앰프의 센싱동작의 효율적인 시간지연 및 동작시간을 제어하는 로우어드레스샘플링회로 및 로우디코더와 센스앰프제어신호를 제공한다.
3. 발명의 해결방법의 요지 ; 본 발명은 메모리 쎌들과 상기 메모리 쎌들의 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이터를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프리디코더와 상기 로우어드레스프리디코더의 출력라인을 공유하는 멀티 뱅크 구조의 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우드레스샘플링제어신호 발생회로와, 상기 로우어드레스샘플링제어 신호 발생 회로의 출력신호로 상기 로우어드레스가 프리디코딩된 출력신호를 래치하는 로우디코더를 포한한다.
4. 발명의 중요한 용도 ; 멀티 뱅크 구조의 반도체 메모리 장치에 적합하게 사용된다.

Description

멀티 뱅크 구조의 반도체 메모리 장치
제1도는 종래 기술에 따른 멀티 뱅크 구조의 메모리를 나타내는 구성도.
제2도는 종래 기술에 따른 로우어드레스프리디코더와 로우어드레스프리디코더 출력라인을 공유하여 사용하는 적층 멀티 뱅크의 구성을 나타내는 구성도.
제3도는 본 발명에 따른 멀티 뱅크 구조의 멀티 뱅크 제어의 경로를 나타내는 제어경로도.
제4도는 본 발명에 따른 멀티 뱅크 구조의 뱅크제어신호 발생호로들의 구성도.
제5도는 제4도의 제1제어신호 발생회로의 구체적인 회로도.
제6도는 제4도의 로우어드레스샘플링제어신호 발생회로 및 비트라인센싱인에이블제어신호 발생회로의 구체적인 회로도.
제7도는 제4도의 로우어드레스샘플링회로 및 로우디코더의 구체적인 회로도.
제8도는 본 발명에 따른 제3도의 뱅크들의 로우 활성화, 프리차아지시 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 뱅크 구조의 메모리 장치의 워드라인 및 비트라인의 활성화 및 프리차아지에 관한 것이다.
중앙처리장치(Central Processing Unit : CPU)와 메모리(Memory)의 관계에서 다이나믹 램(Dynamic RAM : Dynamic Random Access Memory)의 뱅크(Bank)수가 증가할수록 활성화(Activation)상태로 유지될 수 있는 워드라인(Word Line)의 수가 많아지게 되어 캐시 미스(Cache miss)때 다이나믹 램의 페이지 캐시 기억장치 적중률(Page hit ratio)을 높일 수 있어서 데이터(Data)의 억세스(Access)를 빠르게 할 수 있다. 최근에는 다이나믹 램의 뱅크 수를 증가시켜 캐시로 사용되고 있는 스태틱 램(Static Random Access Memory : SRAM)을 다이나믹 램으로 대체하고자 하는 경향도 나타나고 있다. 제1도는 종래 기술에 따른 멀티 뱅크 구조의 메모리를 나타내는 구성도이다. 제1도를 참조하면, 구성은 메모리 쎌 어레이(Memory Cell Array)와 비트라인 센스앰프(Bit Line Sense Amplifier)로 구성된 네 개의 뱅크 0,1,2,3을 각각 옆으로 펼쳐서 배치하며, 로우어드레스프리디코더(Row Address Predecoder) 10,30,60,80이 각각의 대응되는 뱅크 0,1,2,3에 따라 존재하며 로우어드레스프리디코더의 출력 3,5,7,9도 별도로 존재한다. 또한 컬럼디코더(Column Decoder) 50,51,52,53도 역시 각 뱅크별로 존재한다. 따라서, 뱅크의 수를 증가시킬 경우 칩 사이즈(Chip Size)의 증가가 매우 크게 되는 문제점이 발생하여 뱅크수의 증가가 어렵다. 제2도는 종래 기술에 따른 로우어드레스프리디코더와 로우어드레스프리디코더 출력라인을 공유하여 사용하는 적층 멀티 뱅크의 구성을 나타내는 구성도이다. 제2도를 참조하면, 로우 어드레스 버퍼(Row Address Buffer), 로우어드레스프리디코더 10,30,60,80 및 로우어드레스프리디코더 출력라인 3,5,7,9 각각을 뱅크군a(뱅크a1∼am), 뱅크군b(뱅크b1∼bm), 뱅크군c(뱅크c1∼cm), 뱅크군d(뱅크d1∼dm)에서 각각 공유하게 되므로, 각 뱅크의 워드라인(Word Line)의 인에이블(enable) 및 디세이블(disable)과 비트라인(Bit Line)의 센스앰프(Sense Amplifier)의 센싱 동작에서 외부 시스템의 이전 클럭(clock)의 활성화 명령(Active command)에 의한 활성화 동작이 다음 클럭에서 주어진 다른 뱅크의 프리차아지 명령(Precharge command)에 의해 디세이블된다. 따라서, 상기 워드라인이 디세이블되기전에 프리차아지동작이 시작된다든지 상기 워드라인이 인에이블되기전에 상기 비트라인 센스앰프가 동작하여 센싱을 시작하는 문제점이 발생한다.
따라서, 본 발명의 목적은 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지와 비트라인 센스앰프의 센싱동작의 효율적인 시간지연 및 동작 시간을 제어하는 로우스트로우브 버퍼와 로우어드레스샘플링회로 및 로우디코더를 제공함에 있다.
본 발명의 다른 목적은 로우어드레스프리디코더와 로우어드레스프리디코더 출력라인을 공유하는 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지와 비트라인 센스앰프의 센싱동작의 효율적인 시간지연 및 동작시간을 제어하는 브트라인셍싱인에이블제어신호 발생회로 및 로우어드레스샘플링제어신호 발생회로를 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 쎌들과 상기 메모리 쎌들의 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이터를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프리디코더와 상기 로우어드레스프리디코더의 출력라인을 공유하는 다수개의 뱅크들을 포함하는 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우어드레스샘플링제어신호 발생호로와, 상기 로우어드레스샘플링제어회로의 출력신호로 상기 로우어드레스가 프리디코딩된 출력신호를 래치하는 로우디코더를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 아느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제3도는 본 발명에 따른 멀티 뱅크 구조의 멀티 뱅크 제어의 경로를 나타내는 제어경로도이다. 제3도를 참조하면, 세로 방향으로 n개의 뱅크들 뱅크b1∼bn이 로우어드레스프리디코더 30과 로우어드레스프리디코더 출력라인 5를 공유한다. 컬럼디코더 51이 뱅크b1∼bn을 제어한다. 로우어드레스샘플링제어신호 RADSABb1∼RADSABbn 각각의 제어를 받는 로우어드레스샘플링호로 및 로우디코더 10∼n0과, 비트라인센싱인에이블제어신호 SAEBb1∼SAEBbn의 제어를 받아 뱅크b1∼bn의 비트라인센스앰프를 제어하기 위한 엔센스앰프구동신호 LANGb1∼LANGbn과 피센스앰프구동신호 LAPGb1∼LAPGbn을 발생하는 비트라인 센스앰프 구동회로 11∼n1과, 상기 로우어 드레스샘플링호로 및 로우디코더 10∼n0 각각의 출력신호인 워드라인인에이블루동신호 WLEi1∼WLEin 각각을 입력받아 워드라인구동신호 WLi1∼WLin을 발생하는 워드라인구동회로 12∼n2로 구성되어 있다.
동기 다이나믹 램(Synchronous Dynamic RAM)은 외부 클럭 라이징 에지(External Clock Rising Edge)에 동기되어 한 뱅크의 로우 활성화 명령(Row Active Command)이 주어지고, 다음 외부 클럭에 다른 뱅크의 로우 프리차아지 명령(Row Precharge Command)을 줄 수 있다. 또한 반대로 외부 클럭 라이징 에지에서 로우프리차아지 명령을 줄 수 있다. 상기 제3도에서와 같이 로우어드레스프리디코더 30과 로우어드레스프리디코더 출력라인 5를 다수개의 뱅크들 예를 들면 뱅크b1∼bn가 공유하는 경우 뱅크b1의 로우 활성화 명령이 주어지고 나서 다음 클럭에서 뱅크b2의 로우 프리차아지 명령이 주어지는 경우 이전 클럭에서 주어진 로우 활성화 명령에 의한 해당 뱅크의 비트라인 센스앰프의 센싱(Sensing)동작은 늦게 시작되며 다음 클럭의 다른 뱅크 프리차아지에 의한 로우 프리차아지 동작이 빨리 이루어지므로 이전 클럭의 활성화 명령에 의한 활성화 동작이 다음 클럭에서 주어진 다른 뱅크의 프리차아지 명령에 의해 디세이블되는 것을 방지하기 위하여 각각의 뱅크는 독립적으로 로우 활성화 때 로우어드레스프리디코더의 출력을 샘플링(Sampling)방식으로 래치(Latch)하여 워드라인을 발생하고 프리차아지때 로우어드레스샘플링회로와 로우디코더를 프리차아지하기 위한 제어신호인 RADSAB와 로우 활성화 또는 프리차아지때 비트라인 센스앰프의 센싱 인에이블, 디세이블을 제어하는 신호 SAEB를 각각의 뱅크가 별도로 구비하고 있음을 나타낸다.
제4도는 본 발명에 따른 멀티 뱅크 구조의 뱅크제어신호 발생호로들의 구성도이다. 제4도를 참조하면, 제1제어신호 PRb1을 입력으로 하여 로우어드레스샘플링 제어신호 RADSABb1∼RADSABbn을 발생시키는 로우어드레스샘플링제어신호 발생회로 10-1∼10-n과, 상기 제1제어신호 PRb1을 입력으로 하여 비트라인센스앰프인에이블 제어신호 SAEBb1∼SAEBbn을 발생시키는 비트라인센스앰프제어신호 발생회로 11-1∼11-n과, 상보적인 로우어드레스스트로우브(Row Address Strobe) 신호와 외부로부터의 시스템 클럭 CLK 및 뱅크선택어드레스신호 BAi(i-0∼n)에 응답하여 상기 제1제어신호 PRb1∼PRbn을 발생시키는 로우스트로우브 버퍼(Row Strobe Buffer) 100으로 구성되어 있다. 전술한 로우스트로우브 버퍼 100과 로우어드레스샘플링제어신호 발생호로 10-1∼10-n 및 비트라인센스앰프인에이블제어신호 발생호로 11-1∼11-n은 후술될 제5도, 제6도, 제7도에 구체적인 회로가 나타나 있어 상세한 내용은 그곳에서 설명하기로 한다.
제5도는 제4도의 제1제어신호 발생회로의 구체적인 회로도이다. 제5도를 참조하면, 외부로부터의 시스템 클럭 CLK에 응답하여 소정시간 지연시키는 짝수개의 인버터로 구성된 인버터체인 5와, 상보로우어드레스스트로우브 신호를 입력으로하여 인버터 3을 통한 반전된 신호를 일입력으로하여 각각 반전논리곱하는 낸드게이트 10,20과 외부전원전압 Vcc 단자와 접지전압 Vss 단자에 접속되고 출력단자가 상기 낸드게이트 10의 입력단자에 일입력으로 접속되어 워드라인의 활성화시 외부전원전압 Vcc 단자에 접속되고 프리차아지시 접지전압 Vss 단자에 접속되어 스위칭하는 활성화스위치 80과, 외부전원전압 Vcc 단자와 접지전압 Vss 단자에 접속되고 출력단자가 상기 낸드게이트 20의 입력단자에 일입력으로 접속되어 워드라인의 프리차아지시 외부전원전압 Vcc 단자에 접속되고 프리차아지시 접지전압 Vss 단자에 접속되어 스위칭하는 프리차아지스위치 90과, 뱅크선택어드레스신호 BAi(i=0∼n)를 입력으로하여 반전논리곱하고 인버터 11을 통하여 상기 낸드게이트 10 및 낸드게이트 20에 출력신호를 보내는 낸드게이트 30과, 외부전원전압 Vcc 단자와 접지전압 Vss 단자에 양쪽이 접속되어 상기 낸드게이트 10의 출력신호, 상기 인버터체인 5에서의 홀수개의 인버터의 출력신호, 상기 낸드게이트 20의 출력신호 및 상기 인버터체인 5의 출력신호 각각을 게이트입력으로 하는 피모오스 트랜지스터 40,50 및 엔모오스 트랜지스터 60,70과, 상기 피모오스 트랜지스터 50의 드레인과 상기 엔모오스 트랜지스터 60의 드레인 사이의 접속노드 n1로 출력되는 신호를 래치하는 인버터체인 7과, 상기 인버터체인 7의 출력을 반전하여 상기 제1제어신호 PRbi를 출력하는 인버터 9로 구성되어 있다. 여기서 워드라인의 활성화시에는 상기 제1제어신호 PRbi가 논리 하이(High)상태가 되고, 프리차아지시에는 논리로우(Low)가 된다.
제6도는 제4도의 로우어드레스샘플링제어신호 발생회로 및 비트라인센싱인에이블제어신호 발생회로의 구체적인 회로도이다. 제6도를 참조하면, 활성화 될 뱅크가 결정되어 제1제어신호 PRbi가 발생하여 이 신호가 인버터 3,5를 통과하여 소정의 지연시간되어 노아게이트 50의 일입력으로 된다. 또한 상기 인버터 3,5를 통과한 출력신호가 짝수개의 인버터로 구성된 인버터체인 7을 통과하여 소정시간 지연이 된후 상기 노아게이트 50의 다른 입력단자로 입력된다. 반전논리합된 상기 노아게이트 50의 출력신호를 인버터체인 13을 통과하여 소정시간 지연하여 로우어드레스샘플링제어신호 RADSABbi를 출력한다. 한편, 상기 인버터 3,5를 통과하여 소정시간 지연과 반전하는 홀수개의 인버터로 구성된 인버터체인 9와, 상기 인버터체인 9의 출력신호를 소정시간 지연하는 짝수개의 인버터로 구성된 인버터체인 11과, 상기 인버터체인 9의 출력신호와 상기 인버터체인 11의 출력신호를 두입력으로하여 반전논리합하여 출력하는 노아게이트 80과, 상기 노아게이트 80의 출력신호를 소정시간 지연하고 반전하여 비트라인센싱인에이블제어신호를 발생하는 인버터체인 15로 비트라인센싱인에이블제어신호 발생회로가 구성된다.
동작을 살펴보면, 워드라인의 활성화시, 상기 제1제어신호 PRbi가 논리하이상태가 되고 이 신호에 응답하여 인버터 3,5를 통하하여 소정시간후에 같은 논리상태의 출력신호가 출력된다. 따라서 상기 논리하이의 출력신호를 상기 노아게이트 50의 일입력으로 하고, 상기 논리 하이의 출력신호를 인버터체인 7에 의해 소정시간 지연시켜 출력된 논리 하이의 신호를 상기 노아게이트 50의 다른 입력으로하여 반전논리합하여 논리 로우 상태의 쇼트펄스(short pulse)를 발생한다. 상기 논리 로우 상태의 신호를 소정시간 지연시켜 로우 상태의 로우어드레스샘플링제어신호 RADSABbi를 발생시킨다. 한편, 상기 인버터 3,5를 통과한 논리 하이 상태의 신호가 인버터체인 9를 통과하면서 소정시간 지연되면서 동시에 반전된 논리 로우 상태의 신호를 출력한다. 상기 논리 로우 상태의 출력신호를 일입력으로 하고 병렬 연결된 인버터체인 11을 통과한 신호는 소정시간 지연된 후 논리 로우 상태로 상기 노아게이트 80의 다른 입력으로 입력된다. 상기 노아게이트 80을 통하여 반전논리곱된 논리 하이 상태의 출력신호가 출력된다. 상기 논리 하이 상태의 출력신호가 인버터체인 15를 통과하여 소정시간 지연되고 반전된 논리 로우 상태의 비트라인센싱인에이블제어신호 SAEBbi를 출력한다. 한편, 워드라인의 프리차아지시에는 상기 제1제어신호가 논리 로우로 입력된다. 따라서, 전술한 과정을 통하여 상기 로우어드레스샘플링제어신호 RADSABbi 및 비트라인센싱인에이블제어신호 SAEBbi는 논리 하이 상태로 출력된다.
제7도는 제4도의 로우어드레스샘플링회로 및 로우디코더의 구체적인 회로도이다. 제7도를 참조하면, 상기 제6도에서의 로우어드레스샘플링제어신호 발생회로에서 발생된 로우어드레스샘플링제어신호 RADSABbi를 일입력으로 하고 그 신호를 인버터체인 3을 통과시켜 지연하고 반전하여 다른입력으로 하는 노아게이트 100과 상기 노아게이트 100의 출력신호에 응답하여 소정시간지연하는 인버터체인 5로 구성된 로우어드레스샘플링회로 500과, 상기 로우어드레스샘플링제어신호 RADSABbi를 입력으로하여 반전시키는 인버터 7과, 상기 인버터 7의 출력신호를 게이트입력으로 하고 소오스가 외부전원전압 Vcc 단자에 접속되며 드레인이 접속노드 n2에 접속되어 구동되는 피모오스 트랜지스터 10과, 양측이 접속노드 n2와 접지전압 Vss 단자에 접속되고 서로 드레인과 소오스가 접속되어 직렬로 접속되고 로우어드레스프리디코더에 의해 출력된 로우어드레스 DRAij, DRAkl, DRAmn과 상기 인버터체인 5의 출력신호를 게이트입력으로 하는 엔모오스 트랜지스터 20,30,40,50으로 구성된 로우디코더로 구성되어 있다.
동작을 살펴보면, 상기 로우어드레스샘플링제어신호 RADSABbi가 워드라인의 활성화시에는 논리 로우가 입력되고 소정시간 지연 후 쇼트펄스인 논리 하이 상태의 신호가 상기 로우어드레스샘플링회로 500을 통하여 출력된다. 또한 로우어드레스프리디코더의 출력 로우어드레스 DRAij, DRAkl, DRAmn가 논리 하이 상태인 경우 상기 엔모오스 트랜지스터 20,30,40,50이 턴온이 되며 한편 인버터 7에 의해서 논리 하이 상태의 신호가 상기 피모오스 트랜지스터 10의 게이트에 입력되어 턴오프가 되어 접속노드 n2가 논리 로우 상태에 있게 된다. 따라서, 상기 접속노드 n2의 논리 로우 상태의 신호가 인버터체인 9에 의해서 래치되어 인버터체인 11을 통하여 소정시간 지연과 반전된 신호로서 워드라인인에이블제어신호 WLEi를 출력하게 된다. 한편, 워드라인의 프리차아지시에는 상기 로우어드레스샘플링제어신호 RADSABbi가 논리 하이상태로 출력되고 이 신호에 의해서 전술한 로우어드레스샘플링회로 500이 작동되어 상기 엔모오스 트랜지스터 50의 게이트에는 논리 로우상태의 신호가 입력되어 상기 엔모오스 트랜지스터 5는 턴오프되고, 한편 인버터 7에 의해 반전된 논리 로우 상태의 신호는 상기 피모오스 트랜지스터 10의 게이트에 입력되어 상기 피모오스 트랜지스터 10을 턴온시키고 따라서, 접속노드 n2는 외부 전원전압 Vcc에서 상기 피모오스 트랜지스터 10의 문턱전압을 뺀 전압인 논리 하이 상태가 된다. 이에 연이어 상기 논리 하이 상태의 신호가 상기 인버터체인 9를 통하여 래치되고 상기 래치된 신호를 입력하여 인버터체인 11을 통하여 소정 시간 지연되고 반전된 논리 로우 상태의 워드라인인에이블제어신호 WLEi를 출력한다.
제8도는 본 발명에 따른 제3도의 뱅크들의 로우 활성화, 프리차아지시 동작 타이밍도이다. 제8도를 참조하면, 클럭 CLK는 시스템 클럭(System clock)이고 로우어드레스샘플링제어신호 RADSABb1과 RADSABb2는 도면부호 2,3으로 표시된 로우 활성화가 주어진 클럭에서 제1제어신호 PRb1, PRb2에 의해서 논리 로우(Low)로 인에이블되어 로우어드레스프리디코더 출력라인에 유효(Valid) 로우 어드레스가 출력된 후에, 상기 제7도의 로우어드레스샘플링회로 및 로우디코더에서 로우어드레스샘플링회로에서 논리 하이(high) 펄스(pulse)가 발생되어 해당 워드라인인에이블제어 신호인 WLEi를 논리 하이 상태로 만들어 해당 어드레스의 워드라인이 논리 하이로 된다. 또한 상기 도면부호 2,3의 클럭에서 상기 신호 PRb1, PRb2에 의해 비트라인센싱인에이블 신호 SAEBb1과 SAEBb2가 상기 신호 WLEi보다 늦게 지연(Delay)되어 논리 로우 상태로 인에이블되어 비트라인 센스앰프 구동출력인 LANG를 논리 하이러 LAPG를 논리 로우로 만들어 센싱을 시작하게 된다. 도면부호 1,4로 표시된 클럭에서 로우 프리차아지 명령이 주어지면 PRb1, PRb2가 논리 로우로 되며 이러한 PRb1, PRb2에 의해 상기 PADSABb1과 PADSABb2가 논리 하이로 되어 로우 디코더의 내부가 논리 하이로 프리차아지되어 상기 WLEi1과 WLEi2는 논리 로우로 디세이블되어 해당 워드라인 WLi도 논리 로우로 디세이블된다. 또한 이때 비트라인 센싱인에이블 신호 SAEb1과 SAEb2는 인에이블 동작보다 적은 지연으로 상기 제1제어신호 PRb1과 PRb2의 논리 로우 상태로 인해 논리 하이로 되며 비트라인 센스앰프 구동출력 LANG가 논리 로우가 되고, LAPG가 논리 하이가 되어 비트라인 센스앰프의 동작이 디세이블된다.
상기한 바와 같이 본 발명에 따르면, 로우어드레스프리디코더와 로우어드레스프리디코더 출력라인을 공유하는 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지와 비트라인 센스앰프의 센싱동작의 효율적인 시간지연 및 동작시간을 제어하고 속도를 신속하게 할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않은 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙력된 자에게 있어 명백할 것이다.

Claims (4)

  1. 메모리 쎌들과 상기 메모리 쎌들의 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이터를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프리디코더와 상기 로우어드레스프리디코더의 출력라인을 공유하는 멀티뱅크 구조의 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링 제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어 신호를 발생하는 로우어드레스샘플링제어신호 발생회로와, 상기 로우어드레스샘플링제어 신호 발생 회로의 출력신호로 상기 로우어드레스가 프리디코딩된 출력 신호를 래치하는 로우디코더를 구비함을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우어드레스샘플링제어신호 발생회로는 상기 멀티 뱅크 구조의 각각의 뱅크마다 독립적으로 구비함을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우스트로우브 버퍼가 상기 워드라인의 활성화시 상기 제1제어신호를 논리 하이로 출력하도록 조절하는 활성화스위치와 상기 워드라인의 프리차아지시 상기 제1제어신호를 논리 로우로 출력하도록 조절하는 프리차아지스위치를 구비함을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 로우어드레스샘플링제어신호 발생회로가 상기 워드라인의 프리차아지동안에 상기 로우어드레스샘플링제어신호를 발생하여 상기 워드라인인에이블 신호를 통해 프리차아지하고 이때 비트라인센싱인에이블제어신호가 디세이블됨을 특징으로 하는 반도체 메모리 장치.
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