KR970017627A - 멀티 뱅크 구조의 반도체 메모리 장치 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 멀티 뱅크 구조의 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 멀티 뱅크 구조의 메모리 장치에서 워드라인의 활성화 및 프리차아지와 비트라인 센스앰프의 센싱 동작의 효율적인 시간지연 및 동작시간을 제어하는 로우어드레스샘플링회로 및 로우디코더와 센스앰프제어신호를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 메모리 쎌들과 상기 메모리 쎌들이 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이타를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프리디코더와 상기 로우어드레스프리디코더의 출력라인을 공유하는 다수개의 뱅크들을 포함하는 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어시호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우어드레스샘플링제어신호 발생회로와, 상기 로우어드레스샘플링제어회로의 출력신호로 상기 로우어드레스가 프리디코딩 된 출력신호를 래치하는 로우디코더를 포함한다.
4. 발명의 중요한 옹도
멀티 뱅크 구조의 반도체 메모리 장치에 적합하게 사용된다.

Description

멀티 뱅크 구조의 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 멀티 뱅크 구조의 멀티 뱅크 제어의 경로를 나타내는 제어경로도,
제4도는 본 발명에 따른 멀티 뱅크 구조의 뱅크제어신호 발생회로들의 구성도.

Claims (5)

  1. 메모리 쎌들과 상기 메모리 쎌들이 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이타를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프리디코더와 상기 로우어드레스프리디코더의 출력라인을 공유하는 다수개의 뱅크들을 포함하는 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정 시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우어드레스샘플링제어신호 발생회로와, 상기 로우어드레스샘플링제어회로의 출력신호로 상기 로우어드레스가 프리디코딩 된 출력신호를 래치하는 로우디코더를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우어드레스샘플링제어신호 발생회로가 다수개의 상기 뱅크들 각각 마다 독립적으로 구비함을 특징으로 하는 반도체 메모린 장치.
  3. 제1항에 있어서, 상기 로우스트로우브 버퍼가 상기 워드라인의 활성화시 상기 제1제어신호를 논리 “하이”로 출력하도록 조절하는 활성화스위치와 상기 워드라인의 프리차아지시 상기 제1제어신호를 논리”로우”로 출력하도록 조절하는 프리차아지스위치를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서 상기 로우어드레스샘플링제어신호 발생회로가 상기 워드라인의 프리차아지 동안에 상기 로우어드레스샘플링제어신호를 발생하여 상기 워드라인인에이블 신호를 통해 프리차아지 하고 이때 비트라인 센싱인에이블제어신호가 디세이블됨을 특징으로 하는 반도체 메모리 장치.
  5. 메모리 쎌들과 상기 메모리 쎌들의 매트릭스 형태로 구성된 메모리 쎌 어레이와 상기 메모리 쎌 어레이의 비트라인에 접속되어 상기 메모리 쎌의 데이타를 감지, 증폭하기 위한 비트라인 센스앰프와 시스템 클럭에 의한 로우어드레스의 일부를 디코딩하는 로우어드레스프러디코더와 상기 로우어드레스프리디코더의 출력라이을 공유하는 다수개의 뱅크들을 포함하는 반도체 메모리 장치에 있어서, 외부 시스템과 접속되어 상기 시스템 클럭과 로우어드레스스트로우브 신호 및 뱅크선택어드레스 신호에 응답하여 각각의 뱅크를 선택하고 로우어드레스샘플링제어신호 및 비트라인센싱인에이블제어신호의 발생을 제어하기 위한 제1제어신호를 출력하는 로우스트로우브 버퍼와, 상기 로우스트로우브 버퍼로부터의 상기 제1제어신호에 응답하여 워드라인의 활성화와 프리차아지를 제어하기 위하여 소정시간 후 상기 로우어드레스샘플링제어신호를 발생하는 로우어드레스샘플링제어신호 발생수단과, 상기 제1제어신호에 응답하여 상기 비트라인 센스앰피의 인에이블과 디세이블을 제어하고 상기 로우어드레스샘플링제어신호보다 소정시간 지연된 상기 비트라인센싱인에이블제어신호를 발생하는 회로 수단이 존재함을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100192573B1 (ko) * 1995-09-18 1999-06-15 윤종용 멀티 뱅크 구조의 반도체 메모리 장치
US5898638A (en) * 1997-03-11 1999-04-27 Micron Technology, Inc. Latching wordline driver for multi-bank memory
KR100301039B1 (ko) * 1998-05-14 2001-09-06 윤종용 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더
JP4075140B2 (ja) * 1998-06-25 2008-04-16 富士通株式会社 電子装置及び半導体記憶装置
US6088293A (en) * 1998-09-08 2000-07-11 Texas Instruments Incorporated Low-power column decode circuit
US6018489A (en) * 1998-09-17 2000-01-25 Vanguard International Semiconductor Corporation Mock wordline scheme for timing control
KR100301047B1 (ko) * 1998-10-02 2001-09-06 윤종용 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치
KR100388319B1 (ko) 1998-12-30 2003-10-10 주식회사 하이닉스반도체 로우디코딩어레이의출력신호배치구조
US6046958A (en) * 1999-01-11 2000-04-04 Micron Technology, Inc. Latching wordline driver for multi-bank memory
JP3495310B2 (ja) 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置
KR100368970B1 (ko) * 2000-10-24 2003-01-24 주식회사 하이닉스반도체 반도체 메모리 장치
US6519188B2 (en) 2000-12-18 2003-02-11 Hynix Semiconductor Inc. Circuit and method for controlling buffers in semiconductor memory device
KR100401508B1 (ko) * 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
KR100490653B1 (ko) 2002-10-31 2005-05-24 주식회사 하이닉스반도체 노이즈가 감소된 반도체 메모리 장치
US6940302B1 (en) * 2003-01-07 2005-09-06 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
US7307446B1 (en) 2003-01-07 2007-12-11 Altera Corporation Integrated circuit output driver circuitry with programmable preemphasis
KR100618696B1 (ko) * 2004-04-28 2006-09-08 주식회사 하이닉스반도체 인식 정보를 갖는 메모리 장치
KR100666173B1 (ko) * 2005-02-04 2007-01-09 삼성전자주식회사 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법
US7151711B2 (en) * 2005-02-23 2006-12-19 United Memories, Inc. Self-addressed subarray precharge
US7609584B2 (en) * 2005-11-19 2009-10-27 Samsung Electronics Co., Ltd. Latency control circuit and method thereof and an auto-precharge control circuit and method thereof
KR100772110B1 (ko) 2006-06-30 2007-11-01 주식회사 하이닉스반도체 로우 어드레스 제어 장치
KR20080029573A (ko) 2006-09-29 2008-04-03 주식회사 하이닉스반도체 반도체 메모리 장치
US7953162B2 (en) * 2006-11-17 2011-05-31 Intersil Americas Inc. Use of differential pair as single-ended data paths to transport low speed data
KR100857442B1 (ko) 2007-04-11 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100915815B1 (ko) 2007-09-13 2009-09-07 주식회사 하이닉스반도체 복수의 로우 디코더를 공유하는 제어 블록을 갖는 반도체메모리 장치
KR101040244B1 (ko) 2009-09-30 2011-06-09 주식회사 하이닉스반도체 메인 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
KR101097437B1 (ko) 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
KR101115453B1 (ko) * 2010-02-26 2012-02-24 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작방법
US8743651B2 (en) * 2012-06-08 2014-06-03 Freescale Semiconductor, Inc. Clocked memory with word line activation during a first portion of the clock cycle
KR102076602B1 (ko) 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치
KR20150033374A (ko) * 2013-09-24 2015-04-01 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06290582A (ja) * 1993-04-02 1994-10-18 Nec Corp 半導体記憶装置
JPH0712902A (ja) * 1993-06-17 1995-01-17 Fujitsu Ltd 半導体集積回路
KR100192573B1 (ko) * 1995-09-18 1999-06-15 윤종용 멀티 뱅크 구조의 반도체 메모리 장치

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