JP3322411B2 - 書込みサイクル期間中のデータ変化における列平衡化を有する半導体メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ回路に関
するものであって、更に詳細には、半導体メモリ回路の
列アーキテクチャに関するものである。

【０００２】

【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）、ＦＩＦＯ、二重ポートメモリ及びマイクロプ
ロセサを包含する回路及びこの様なメモリが内部に組込
まれているその他の論理装置などのようなスタチックメ
モリセルを使用する従来のメモリ回路は、通常、行及び
列の形態に組織化されている。これらの従来のメモリに
おいては、通常行アドレス値からデコードされる行選択
ラインがその行アドレス値に関連する多数のメモリセル
の各々を一対のビットラインへ接続し、各対のビットラ
インは一列のメモリセルと関連している。読取り動作期
間中、そのビットライン対は、センスアンプ又はその他
の出力回路に対して、選択された行内にあるそれと関連
する列内のメモリセル内に格納されているデータ状態に
対応する差信号を通信する。逆に、書込み動作期間中、
該ビットライン対は、入力回路からの差信号を、選択さ
れた行内にあるそれと関連する列内のメモリセルへ通信
即ち供給する。

【０００３】特定のメモリ回路の性能における重要なフ
ァクタは、読取り動作及び書込み動作を信頼性を持って
実施することが可能な速度である。この様な動作の信頼
性は、ビットラインにより通信される差信号が可及的に
大きい場合に改善される。読取り動作の場合、センスア
ンプ又はその他の回路は、ビットライン間の差電圧が大
きい場合に、データ状態をより正確に読取ることが可能
である。特に、メモリセルが抵抗負荷（該負荷における
抵抗値は可及的に高いものであり、例えばテラΩの程度
とすることが可能である）を有する交差結合型インバー
タとして従来の如くに製造される場合には、セルのノイ
ズ免疫性は、書込み動作期間中に、ビットライン上に大
きな差電圧を供給することにより改善される。従って、
この様なメモリにおけるビットラインの電圧スイング即
ち振れは、好適には、可及的に大きなものであり、且つ
可及的に短い時間で発生するものである。

【０００４】迅速に電圧の振れを発生させるためにこの
様なメモリ回路のビットラインを制御する従来の技術
は、各動作の前に、各ビットライン対を既知の電圧へプ
レチャージし且つ平衡化（又、等化とも呼ばれる）を包
含している。この様な従来技術におけるプレチャージ動
作及び平衡化は、クロック信号により行なわれ、該クロ
ック信号は全てのビットラインに対し同時にプレチャー
ジ及び平衡化を行なわせるものであって、それは、例え
ば、Ｍｉｎａｔｏ ｅｔａｌ．著「２０ナノ秒の６４Ｋ
ＣＭＯＳ ＳＲＡＭ（Ａ ２０ ｎｓ ６４Ｋ ＣＭ
ＯＳ ＳＲＡＭ）」、ダイジェスト・オブ・テクニカル
・ペーパーズ、１９８４年ＩＥＥＥ・インターナショナ
ル・ソリッドステート・サーキッツ・コンフェレンス
（ＩＥＥＥ，１９８４）、ｐｐ．２２２−２３頁の文献
に記載されている。この様に、ビットラインは、相継ぐ
サイクルにおいて、一つの差状態から他の差状態へ完全
な遷移を行なう必要はなく、回路の性能を著しく改良し
ている。従来、ビットラインは例えばＶ_cc供給電圧など
のような高電圧へプレチャージされ、且つ各対内の二つ
のビットライン間に接続されているトランジスタがター
ンオンされてこれら二つのビットラインを平衡化させ、
それらが同一の電圧にプレチャージされることを確保す
る。

【０００５】上述した如きスタチックメモリ回路におけ
る読取り動作の場合、ビットラインをＶ_ccへプレチャー
ジし且つ平衡化させ、次いで該ビットラインを選択され
た行内のメモリセルに対して応答させるために解放させ
ることが望ましい。選択された行内のメモリセルは、ビ
ットライン対におけるビットライン上に差信号を供給
し、その格納されたデータ状態を通信する。プレチャー
ジ及び平衡化の後のビットラインの解放は、選択された
メモリセルが、ビットラインのプレチャージ及び平衡化
から反対即ち対立を発生することなしに、差電圧を確立
することを可能とする。従来の書込み動作は、ビットラ
イン対内のプレチャージされたビットラインの一方を接
地へ放電させる書込み回路により実施される。このこと
は、更に、ビットラインのプレチャージ及び平衡化の解
放の後に行なわれ、従って書込み回路は放電用ビットラ
インをプレチャージ電圧へ向けてプルせんとするスタチ
ック負荷に対向してビットラインを放電させる必要性は
ない。

【０００６】特にスタチックＲＡＭの場合に言えること
であるが、重要な書込みサイクルタイミングパラメータ
は、書込みイネーブルパルスの終了前に有効な入力デー
タが存在せねばならない時間であり、このパラメータは
通常データセットアップ時間と呼ばれる。このタイミン
グパラメータは、一般的に、メモリを組込んだシステム
の性能に影響を与える。なぜならば、メモリの入力端へ
接続されたデータバスは、しばしば、それに対しての入
力データを担持するのみならず、メモリからのデータを
も担持することがあり、又はシステム内の他の回路間で
データを通信することがあるからである。その結果、シ
ステム性能及び柔軟性は、メモリ装置に対してのデータ
セットアップ時間を短くすることにより改善される。

【０００７】しかしながら、従来のＳＲＡＭ等のような
多くのメモリにおいては、デバイスの外部端子とデータ
が書込まれるべき列との間の書込み経路内に著しい寄生
抵抗及び容量が存在する場合がある。寄生インピーダン
スの効果は、勿論、印加されたデータに応答するノード
のスイッチング動作を遅延させることであり、このよう
なスイッチング動作はデバイスの外部端子におけるデー
タの変化の結果として発生するものである。書込み動作
は書込みイネーブルパルスの終了により制御されるの
で、書込みイネーブルパルスの終了が内部的に通信され
るような時間において全ての必要な内部ノードにおいて
有効な入力データが存在せねばならない。従って、書込
み経路における寄生インピーダンスはデータセットアッ
プ時間の重要なパラメータに影響を与える。なぜなら
ば、このデータセットアップ時間明細は、書込み経路に
おける寄生インピーダンスにより発生される内部遅延を
考慮せねばならないからである。

【０００８】

【発明が解決しようとする課題】本発明は、書込み動作
期間中のデータセットアップ時間を減少させた回路を提
供することを目的とする。本発明の別の目的とするとこ
ろは、書込み動作において入力データの遅い変化を可能
とするそのような回路を提供することである。本発明の
更に別の目的とするところは、メモリにおける平衡化制
御と列プレチャージとが共同して動作するそのような回
路を提供することである。

【０００９】

【課題を解決するための手段】本発明は、書込み動作期
間中に入力データの遷移を検知することに応答してメモ
リ内の列に対しプレチャージ及び平衡化信号を供給する
ことによりメモリ回路内に組込むことが可能である。こ
の信号は、アドレス遷移検知回路と同様に構成されたデ
ータ遷移検知回路により発生させることが可能である。
このデータ遷移検知回路の出力は、既にプレチャージさ
れていないメモリ内の各列に対するプレチャージ及び平
衡化トランジスタへ送信される。ビットラインのプレチ
ャージ及び平衡化は、書込み動作期間中の反対のデータ
状態の入力データの通信を高速化させ、書込みを安全に
実施するのに必要なデータセットアップ時間を減少させ
ている。

【００１０】

【実施例】図１を参照すると、本発明の好適実施例を組
込んだ集積回路メモリ１のブロック図が示されている。
メモリ１は、集積回路メモリであり、例えば、２²⁰即ち
１，０４８，５７６個の格納位置乃至はビットを持った
スタチックランダムアクセスメモリ（ＳＲＡＭ）であ
る。この実施例におけるメモリ１は幅広ワードメモリで
あり、２¹⁷即ち１２８ｋ個の各々が８ビットのアドレス
可能な位置を有すべく組織化されたメモリである。従っ
て、例えば、読取り動作において、メモリ位置の一つへ
アクセスすると、８個のデータビットが８個の入力／出
力端子ＤＱ上に表われる。この実施例においてはメモリ
１の電気的な構成は１０２４個の列からなる１０２４個
の行であり、各通常のメモリ動作においては８個の列が
アクセスされる。

【００１１】メモリ１の実施例においては、メモリアレ
イは８個のサブアレイ１２₀ 乃至１２₇ に分割されてお
り、その各々は１０２４個の行と１２８個の列とを有し
ている。メモリ１は、ユニークなメモリアドレスを特定
するために必要とされる１７個のアドレスビットを受取
るために１７個のアドレス端子Ａ０乃至Ａ１６を有して
いる。従来の態様においては、これらの１７個のアドレ
ス端子からの信号は、アドレスバッファ（不図示）によ
りバッファされる。この様なバッファ動作の後に、アド
レス端子のうちの１０個（Ａ７乃至Ａ１６）に対応する
信号が行デコーダ１４により受取られ、行デコーダ１４
により付勢されるべき１０２４個の行のうちの一つを選
択する。

【００１２】図１は、サブアレイ１２の互いの、且つ行
デコーダ１４に対しての相対的な物理的位置を概略示し
ている。後に更に詳細に説明する如く、サブアレイ１２
内の一行のメモリセルの選択は行ラインにより行なわ
れ、該行ラインのうちの一つは端子Ａ７乃至Ａ１６にお
ける行アドレスの値に従って行デコーダ１４から駆動さ
れる。行デコーダ１４が中央に位置されており且つその
両側にサブアレイ１２が配置されている図１に示した如
き構成においては、最大列アドレスビット（この実施例
においてはアドレス端子Ａ６）も行デコーダ１４により
デコードされることが望ましく、従って行ラインは、こ
の最大列アドレスビットに従って、中央に位置された行
デコーダ１４の一方の側においてのみ付勢させることが
可能である。行ラインの付勢により、メモリセルの内容
が従来の態様でそれらの対応するビットラインへ接続さ
れる。センス／書込み回路１３が、サブアレイ１２内の
ビットライン上のデータ状態を検知し且つ格納し外部的
に供給された入力データを選択したメモリセルへ通信即
ち送給するために設けられている。注意すべきことであ
るが、本発明に基づいて、多くの従来の構成のセンス／
書込み回路１３をメモリ１において使用することが可能
であり、その様な構成は、各ビットライン対に対して１
個のセンスアンプを割当てるもの、又は複数個のビット
ライン対に対して１個のセンスアンプを割当て検知され
るべきビットライン対の選択が列アドレスに従って列デ
コーダ１８により行なわれるものなどを包含している。
更に、別々の書込み経路及び書込み回路を設けることも
可能である。

【００１３】アクティブ即ち活性動作期間中に消費され
る電力を減少させるために、この実施例においては、各
活性なサイクル期間中にサブアレイ１２のうちの一つの
みが付勢状態に維持され、付勢された状態に維持される
サブアレイ１２の選択は所望のメモリアドレス（即ち、
列アドレスのうちの３ビット）により決定される。この
ことは、サブアレイ１２の間に設けられており且つ行デ
コーダ１４とサブアレイ１２₃及び１２₄との間にも設け
られているリピータ１６により行なわれる。リピータ１
６は、選択された行ラインの付勢状態を通過させ、選択
したサブアレイ１２に対して選択された行ラインの付勢
状態をラッチし、且つ選択されていないサブアレイ１２
に対する行ラインを脱付勢化させる。この構成は、アク
セスされたメモリ位置の８個の全てのビットが同一のサ
ブアレイ１２内に位置されることを必要とする。

【００１４】注意すべきことであるが、本発明の目的の
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されねばならないこと、
又はラッチされたリピータ１６がサブアレイ１２の間に
設けられることが基本的でも必要なものでもない。１９
９０年９月２６日付で出願され且つ本願出願人に譲渡さ
れている米国特許出願第５８８，５７７号に記載されて
いる如く、この様な構成は、ワードライン又は複数個の
メタルレベル構成のタイムアウトに付随する欠点なし
で、アクティブな電力散逸を減少させるので、好適であ
る。

【００１５】残りの７個のアドレス端子（Ａ０乃至Ａ
６）に対応する信号は、列デコーダ１８により受取ら
れ、リピータ１４を制御して、ラインＲＳＴ０乃至ＲＳ
Ｔ７を介してサブアレイ１２の一つの選択を維持する。
列デコーダ１８は、更に、従来の態様において、列アド
レス値の残部に応答して、選択したサブアレイ１２内の
所望の列を選択する。行デコーダ１４及び列デコーダ１
８に対するアドレス値の通信のために単一のラインが示
されているが、従来の多くのメモリにおける如く、デコ
ード動作を簡単化するために、各アドレスビットの真値
及び補元値の両方をアドレスバッファからデコーダへ交
互に通信即ち送給させることが可能である。本発明の実
施例に基づくメモリ１内には、更に、入力／出力回路２
８が設けられており、それは、８ビット出力バス２０及
び８ビット入力バス３８を介して列デコーダ１８と連結
されており、且つ書込みイネーブル端子Ｗ_及び出力イ
ネーブル端子ＯＥを有する入力／出力端子ＤＱと連結さ
れている。入力／出力回路２８は、メモリ１へ供給され
るアドレス値に従って選択されたメモリセルと入力／出
力端子ＤＱとの間の通信を与え且つそれを制御するため
の従来の回路を有しており、従ってその詳細な説明は割
愛する。注意すべきことであるが、入力／出力幅に関し
且つ共通の入力／出力端子ではなく専用の端子を有する
メモリ１のその他の多くの別の構成のものも本発明を使
用することが可能である。

【００１６】メモリ１は、更に、タイミング制御回路２
２を有しており、それは、従来の態様で、メモリサイク
ル期間中に、メモリ１の種々の部分の動作を制御する。
注意すべきことであるが、タイミング制御回路２２は、
通常、図１に示唆した如く、回路の特定のブロックでは
なく、通常、メモリ１内の種々の部分の動作を制御する
ためにメモリ１内に分散されている。タイミング制御回
路２２は、例えば、メモリ１の動作をイネーブル及びデ
ィスエーブルさせる端子ＣＥからの信号を受取る。図１
に示した如く、タイミング制御回路２２からのラインＳ
ＥＬは、上掲の米国特許出願第５８８，５７７号に記載
される如く、リピータ１６を制御するためにリピータ１
６へ接続されている。

【００１７】更に注意すべきことであるが、あるスタチ
ックメモリの場合には、タイミング制御回路２２及び列
デコーダなどのようなその他の回路ブロックは、アドレ
ス遷移検知回路２６に従って応答し、アドレス端子Ａ０
乃至Ａ１６における遷移に応答して、メモリ１の動作を
ダイナミックに制御する。１９９０年１０月２２日付で
出願され本願出願人に譲渡されている米国特許出願第６
０１，２８７号は、このアドレス遷移検知回路２６とし
て使用することの可能なアドレス遷移検知回路を記載し
ており、且つアドレス端子Ａ０乃至Ａ１６において受取
られたアドレス信号のバッファ動作に対する適用を記載
している。注意すべきことであるが、アドレス遷移検知
に従うその様な制御は、以下に説明する如く、ビットラ
インのプレチャージ及び平衡化を制御するために、本発
明の実施例において好適なものである。更に注意すべき
ことであるが、上掲の米国特許出願第５８８，５７７号
に記載される如く、１サイクル内においてダイナミック
に実施されるリピータ１６を制御するためにアドレス遷
移検知を使用することも好適である。

【００１８】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖ_ccからのバイアス電圧を受取り（勿論、不図
示の接続によりメモリ１の他の部分における如く）、且
つラインＰＯＲ上に信号を発生し、メモリ１が初期的に
パワーアップした時にＶ_cc電源が十分なレベルに到達し
たことを表わし、メモリ１の部分が不定の即ち不所望の
状態にパワーアップすることを防止する。以下に説明す
る如く、且つ１９９０年８月１７日付で出願し本願出願
人に譲渡されている米国特許出願第５６９，０００号に
記載される如く、パワーオンリセット回路２４も、同様
に、図１におけるタイミング制御回路２２に対するライ
ンＰＯＲの接続によって示される如く、メモリ１の他の
部分を制御することが可能である。上掲の米国特許出願
第５６９，０００号もパワーオンリセット回路２４の好
適な形態を記載しているが、本発明の目的のためには、
従来のパワーオンリセットを使用することも可能であ
る。

【００１９】上述した如く、電力消費を減少させるため
に、三つの最大桁列アドレスビットに従って選択した８
個のサブアレイ１２のうちの一つのみを本実施例に基づ
くメモリ１が付勢させる。この実施例においては、リピ
ータ１６はサブアレイ１２の間に設けられると共に行デ
コーダ１４とサブアレイ１２₃及び１２₄ の各々との間
にも設けられており、選択されたサブアレイ１２内の付
勢された行ラインの印加を維持し、且つ、所定時間の後
に、他のサブアレイ１２内の行ラインを脱付勢化させ
る。この様に、列アドレス（特に、三つの最大桁ビッ
ト）がワードラインの印加を制御し、従って選択された
サブアレイ１２内のワードラインの部分のみが全体的な
メモリ動作サイクルに対して付勢される。列デコーダ１
８は、更に、該列アドレスのその他のビットの値に従っ
て、選択されたサブアレイ１２内の１２８個の列のうち
の８個を選択する。本実施例においては、アクティブな
電力散逸を減少させる目的のために、所望のメモリビッ
トに関連する選択されたサブアレイ１２内のセンス／書
込み回路１３のみが付勢される。列デコーダ１８により
そのように選択されたセンス／書込み回路１３は、状態
により、バス２０又はバス３８を介して入力／出力回路
２８と通信状態即ち連結された状態とされ、それによ
り、選択されたメモリセルからのデータの読取り又は該
セルへのデータの書込みを従来の態様で実施することが
可能である。前掲の米国特許出願第５８８，５７７号
は、リピータ１６の構成及び動作に関する詳細な説明を
与えている。

【００２０】勿論、メモリ１の多数の変形例を本発明に
関して使用することが可能である。この様な変形例とし
ては、例えば、単一のビットが通常動作において入力さ
れるか又は出力される場合のバイワン（ｂｙ−ｏｎｅ）
メモリなどがある。更に、各サブアレイが入力／出力端
子の一つと関連しているワイドワード（ｗｉｄｅ−ｗｏ
ｒｄ）メモリ、及び通常動作期間中にアレイ全体が付勢
されるメモリなども代替的に使用することが可能であ
る。上述した如く、勿論、例えば、ダイナミックＲＡ
Ｍ、ＥＰＲＯＭ、埋め込み型メモリ、二重ポートＲＡ
Ｍ、ＦＩＦＯなどのその他のタイプのメモリも本発明に
適用することが可能である。

【００２１】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成のものを本発明と
共に代替的に使用することが可能である。例えば、二つ
の行デコーダ１４をメモリ１内に組込むことが可能であ
り、その各々が、メモリの半分に対する行ライン信号の
印加を制御する。一つ又は複数個の行デコーダ１４は、
図１に示した如く、サブアレイ１２の中間に配置させる
代わりに、それと関連するサブアレイ１２の一方の側に
沿って配置させることも可能である。メモリ１の特定の
レイアウトは、特定のメモリ設計及び製造プロセスに対
して興味のある特定のパラメータに従って当業者により
決定することが可能なものである。

【００２２】次に、図２を参照すると、サブアレイ１２
の一つに対する列アーキテクチャが更に詳細に示されて
いる。リピータ１６_n は、サブアレイ１２_n へのバスＲ
Ｌ内に行ラインを発生させ、本実施例においてはバス内
のこの様な行ラインは１０２４個の数であり、サブアレ
イ１２の各々は１０２４行のメモリセルを有している。

【００２３】前述した如く、メモリ１のこのバイエイト
（ｂｙ−ｅｉｇｈｔ）実施例において選択されたメモリ
位置の全ての８個のビットが、アクティブな電力散逸を
減少させるために、同一のサブアレイ１２から選択され
る。従って、図２を参照すると、８個のセンス／書込み
回路１３がサブアレイ１２_n に対して設けられており、
それらの各々がサブアレイ１２_n 内の選択された列から
一対のＩ／Ｏライン２１を介して差信号を受取る。本実
施例においては、図２におけるセンス／書込み回路１３
の各々は、それに対して接続されたビットラインのデー
タ状態をセンス即ち検知し、且つそれに対して接続され
たビットラインへデータを書込むための回路を有してい
る。従って、センス／書込み回路１３の各々は、入力デ
ータバス３８及び出力データバス２０の両方を介して入
力／出力回路２８と通信状態即ち連結されている。この
様なセンス及び書込み回路を有するセンス／書込み回路
１３の構成については更に詳細に後述する。注意すべき
ことであるが、本発明の目的のためには、別々の書込み
及びセンス回路を包含するその他のセンスアンプ構成の
ものも代替的に使用することが可能である。図２のコン
フィギュレーション即ち形態の結果として、サブアレイ
１２_n における各列は、単一のセンス／書込み回路１３
と関連しており、従って単一のデータ端子ＤＱと関連し
ている。サブアレイ１２内の特定の列に対して個々のセ
ンス／書込み回路１３を割当てることは、レイアウトの
ための任意の便宜的な態様で行なうことが可能である。
例えば、サブアレイ１２内の１２８個の列は、各々が１
６個の列からなる８個の隣接したブロックへグループ化
させることが可能であり、一つのブロック内の各列は同
一のセンス／書込み回路１３及びデータ端子ＤＱと関連
しており、又、別法として、８個の隣接する列からなる
一つのグループ内の各列を異なったセンス／書込み回路
１３及びデータ端子ＤＱへ割当てることが可能である。

【００２４】アドレス端子Ａ０乃至Ａ６において受取ら
れる列アドレスの値に応答して、列デコーダ１８はバス
ＣＯＬ及びＣＯＬ_上のセレクト（選択）信号をサブア
レイ１２へ供給する。サブアレイ１２_n の場合、バスＣ
ＯＬ及びＣＯＬ_の各々は１２８本のラインを有してい
る。なぜならば、サブアレイ１２_n 内の列の数が１２８
だからである。従って、サブアレイ１２_n 内の各列ｎ
は、ラインＣＯＬ_n 上の選択信号とその補元ＣＯＬ_n _
を受取る。図３を参照すると、列デコーダ１８の出力
が、メモリ１内の全ての列に対して示されている。図３
は、列選択ラインＣＯＬ_が各々インバータ１９により
反転され、１０２４個の真及び補元ラインＣＯＬおよび
ＣＯＬ_を発生し、その各対がメモリ１内の１０２４個
の列の一つと関連しており、且つ１２８対のラインＣＯ
Ｌ及びＣＯＬ_からなる各隣接するグループがサブアレ
イ１２に対して割当てられていることを示している。

【００２５】更に、図３に示される如く、列デコーダ１
８は、更に、アドレス遷移検知回路２６から信号を受取
る。以下に更に詳述する如く、アドレス遷移検知回路２
６は、アドレス端子Ａ０乃至Ａ６の何れか一つにおける
遷移を検知することに応答して、ラインＡＴＤ上にパル
スを供給する。本発明のこの実施例においては、列デコ
ーダ１８は、ラインＡＴＤ上のパルスに応答して、全て
の列が非選択状態となる（即ち、全てのラインＣＯＬ_
が高状態へ駆動され、全てのラインＣＯＬはインバータ
１９の動作により低状態へ駆動される）ように構成され
ている。この様なアドレス検知回路２６による列デコー
ダ１８の制御は、メモリ１の全てのサブアレイ１２内の
全ての列をプレチャージし且つ平衡化させるべく機能す
る。

【００２６】列デコーダ１８は、更に、センス／書込み
回路１３に対してある種の制御信号を供給し、この様な
信号は図２においてバスＢＬＫＣＴＲＬによって示され
ている。バスＢＬＫＣＴＲＬ上の信号は、３個の最大桁
列アドレスビットＡ４乃至Ａ６から発生され、従って選
択されたサブアレイ１２と関連するセンス／書込み回路
１３のみがイネーブルされて読取り動作及び書込み動作
を実施する。バスＢＬＫＣＴＲＬ上の信号は、更に、従
来の態様で読取り動作及び書込み動作のタイミングを制
御するために、タイミング及び制御回路２２により発生
されるタイミング信号から部分的に発生される。バスＢ
ＬＫＣＴＲＬ上のこれらの信号のあるものは、図５に示
したセンス／書込み回路１３の動作に関連して更に詳細
に説明する。

【００２７】従って、図２を再度参照すると、列アドレ
ス値が、サブアレイ１２_n 内に選択された列が存在する
ことを表わす場合には、列デコーダ１８が、サブアレイ
１２ _n 内の８個の列に対して８本のラインＣＯＬ_及び
ＣＯＬ上に選択信号を供給する。列デコーダ１８は、更
に、バスＢＬＫＣＴＲＬ上に適宜のセンスアンプ制御信
号を供給し、センス／書込み回路１３をしてサブアレイ
１２_n 内の選択したビットライン対と通信させ且つ所望
の動作を実施させる。

【００２８】次いで、図４を参照すると、メモリ１のサ
ブアレイ１２内の一つの列の構成が示されている。図４
においてブロック形態で示したメモリセル３０は、この
実施例においては、従来のスタチックＲＡＭセルであ
り、例えば、抵抗負荷を有する交差結合したＮチャンネ
ルインバータから構成されている。各セルは、Ｎチャン
ネルパストランジスタ３１を介して、真及び補元ビット
ラインＢＬ及びＢＬ_へ結合されている。パストランジ
スタ３１のゲートは行ラインＲＬによって制御され、メ
モリ回路において公知の如く、メモリセル３０の一つの
みが行ラインＲＬの動作により各対のビットラインＢＬ
及びＢＬ_へ結合される。上述した如く、各サブアレイ
１２内には１０２４個の行が存在しているので、各列内
には１０２４個のメモリセル３０が存在しており、その
各々は、図４に示した如く、行ラインＲＬ₀ 乃至ＲＬ
₁₀₂₃を介して選択することが可能である。

【００２９】ビットラインＢＬ及びＢＬ_は、各々、Ｐ
チャンネルトランジスタ３２のドレインへ接続されてお
り、トランジスタ３２のソースはプレチャージ電圧へ接
続されており、該プレチャージ電圧は、この場合には、
Ｖ_ccであり、且つトランジスタ３２のゲートは列デコー
ダ１８からのラインＣＯＬ_n により制御される。従っ
て、トランジスタ３２は、列デコーダ１８からのライン
ＣＯＬ_n が低論理レベルにあり、その列が選択されてい
ないことを表わす場合に、ビットラインＢＬ及びＢＬ_
をプレチャージ即ち予備的に充電させる。Ｐチャンネル
平衡化トランジスタ３４は、そのソース対ドレイン経路
をビットラインＢＬとＢＬ_との間に接続しており、且
つそのゲートを列デコーダ１８からのラインＣＯＬ_n へ
接続しており、従ってラインＣＯＬ_n が低状態にある期
間中（即ち、トランジスタ３２を介してのプレチャージ
期間中）、ビットラインＢＬ及びＢＬ_は同一の電位
（この場合は、Ｖ_cc）へ平衡化される。

【００３０】注意すべきことであるが、本発明のこの実
施例によれば、メモリ１内の列ｎのプレチャージ及び平
衡化をイネーブルさせるラインＣＯＬ_n 上の信号は、列
アドレス値からデコードされる（即ち、それは、選択ラ
インＣＯＬ_n _の論理的補元乃至は補数である）。従っ
て、列ｎが非選択状態即ち選択されていない状態にある
期間中、そのビットラインＢＬ及びＢＬ_は互いにプレ
チャージされ且つ平衡化される。図１のメモリ１の場
合、このことは、選択された列を包含することのないサ
ブアレイ１２内の全ての列、及び選択されたサブアレイ
１２内の全ての非選択状態にある列（この場合は、８個
の列を除いた全て）がそれらのプレチャージ及び平衡化
状態にあることを意味している。このデコードされたプ
レチャージ及び平衡化の利点について以下に詳細に説明
する。

【００３１】ビットラインＢＬ及びＢＬ_の各々は、更
に、パスゲート３６へ接続されており、各パスゲート３
６はＰチャンネルトランジスタ３６ｐ及びＮチャンネル
トランジスタ３６ｎを有しており、該トランジスタのソ
ース対ドレイン経路は並列に接続されている。入力／出
力ライン２１_j 及び２１_j _は、それぞれ、ビットライ
ンＢＬ及びＢＬ_からパスゲート３６の反対側で接続さ
れている。トランジスタ３６ｎのゲートはラインＣＯＬ
_n へ接続されており、且つトランジスタ３６ｐのゲート
はラインＣＯＬ_n _へ接続されており、従って、一列に
対するトランジスタ３６ｎ及び３６ｐは、その列が選択
された場合（ラインＣＯＬ_n が高状態で且つラインＣＯ
Ｌ_n _が低状態）にオンであり、且つ一列に対するトラ
ンジスタ３６ｎ及び３６ｐは、その列が非選択状態にあ
る場合（ラインＣＯＬ_n が低状態で且つラインＣＯＬ_n
_が高状態）にオフである。従って、パスゲート３６
は、その列がラインＣＯＬ_n 及びＣＯＬ_n _上で表わさ
れる如く選択される場合に、ビットラインＢＬ及びＢＬ
_の状態を、それぞれ、入力／出力ライン２１_j 及び２
１_j _へ通信させる。図４の列は、入力／出力ライン２
１_j 及び２１_j _により表わされる如く、ｊ番目のセン
ス／書込み回路１３と関連している。注意すべきことで
あるが、ｊ番目のセンスアンプ１３と関連するサブアレ
イ１２_n 内の列の各々は、更に、それらのパスゲート３
６を入力／出力ライン２１_j 及び２１_j_へ接続させてい
る。これらの列のうちの一つのみが与えられた列アドレ
ス値に対して列デコーダ１８により選択されるに過ぎな
いので、入力／出力ライン２１_j 及び２１_j _上でバス
コンフリクト即ちバス競合が発生することはない（なぜ
ならば、非選択状態の列はそれらのパスゲート３６をオ
フ状態とさせるからである）。

【００３２】本発明のこの実施例においては、更に、ヒ
ューズ３３が設けられており、それは、メモリセル３０
のうちの最初のものがビットラインＢＬ及びＢＬ_へ接
続可能な点とパスゲート３６とプレチャージトランジス
タ３２と平衡化トランジスタ３４との共通ノードとの間
においてビットラインＢＬ及びＢＬ_と直列して接続さ
れている。以下の説明から理解される如く、本発明のこ
の実施例における列の構成及び制御は、これら二つのヒ
ューズ３３を単に開放させることにより、メモリの残部
から欠陥性の列を効率的に且つ実効的に除去することを
可能としている。

【００３３】次に、図５を参照すると、読取り経路と書
込み経路との両方を包含するセンス／書込み回路１３の
構成について説明する。相補的入力／出力ライン２１_j
及び２１_j _は、各々、Ｐチャンネルプレチャージトラ
ンジスタ４２のドレインへ接続されており、トランジス
タ４２のソースは、両方とも、入力／出力ライン２１_j
及び２１_j _に対するプレチャージ電圧（この場合はＶ
_cc）へ接続されている。入力／出力ライン２１_j 及び２
１_j _は、更に、Ｐチャンネル平衡化トランジスタ４１
により互いに接続されている。トランジスタ４１及び４
２のゲートは、ラインＩＯＥＱ_へ接続されており、そ
れは、ＡＴＤ回路２６により検知されたアドレス遷移に
応答して、又は入力／出力ライン２１の平衡化が所望さ
れるサイクル期間中のその他のイベントに応答して、タ
イミング制御回路２２により発生される。

【００３４】センス／書込み回路１３_j の読取り側にお
いて、入力／出力ライン２１_j 及び２１_j _は、各々、
Ｐチャンネルパストランジスタ４３へ接続されており、
パストランジスタ４３の各々は、そのゲートが分離信号
ＩＳＯにより制御される。従って、入力／出力ライン２
１_j 及び２１_j _は、高論理レベルにあるラインＩＳＯ
により読取り回路から分離させ、且つ低論理レベルにあ
るラインＩＳＯによりそれに接続させることが可能であ
る。入力／出力ライン２１_j 及び２１_j _からのパスト
ランジスタ４３の反対側における相補的なラインは、図
５において、それぞれ、センスノードＳＮ及びＳＮ_と
して示されている。

【００３５】センスノードＳＮ及びＳＮ_は、更に、好
適には、以下に説明する如く、センス／書込み回路１３
内のセンスアンプ４８はダイナミックな態様で動作する
ので、サイクルの適宜の部分における期間中にプレチャ
ージされ且つ平衡化される。Ｐチャンネルプレチャージ
トランジスタ４６は、各々、それらのソース対ドレイン
経路を、それぞれ、Ｖ_ccとセンスノードＳＮ及びＳＮ_
との間に接続している。平衡化トランジスタ４５はＰチ
ャンネルトランジスタであり、そのソース対ドレイン経
路はセンスノードＳＮとＳＮ_との間に接続されてい
る。トランジスタ４５及び４６のゲートは、全てライン
ＳＡＥＱ_により制御され、それは、低レベルにある
と、ビットラインＢＬ及びＢＬ_及び入力／出力ライン
２１_j 及び２１_j _に関して上述したのと同一の態様
で、センスノードＳＮ及びＳＮ_をプレチャージすると
共に平衡化させる。

【００３６】センスアンプ４８は交差結合したインバー
タから構成される従来のＣＭＯＳラッチであり、該交差
結合したラッチの入力端及び出力端は従来の態様でセン
スノードＳＮ及びＳＮ_へ接続されている。Ｎチャンネ
ルプルダウントランジスタ４７は、そのソース対ドレイ
ン経路を、センスアンプ４８内のＮチャンネルトランジ
スタのソースと接地との間に接続しており、且つそのゲ
ートはラインＳＣＬＫにより制御される。

【００３７】プルダウントランジスタ４７はセンスアン
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ_の検知動作はダイナミックな態様で実施
される。ダイナミックＲＡＭにおいて公知の如く、この
構成におけるダイナミック検知動作は、パストランジス
タ４３がセンスノードＳＮ及びＳＮ_を入力／出力ライ
ン２１_j 及び２１_j _へ接続させる時に初期的にオフで
あるトランジスタ４７で制御され、このサイクル部分の
期間中、センスアンプ４８はセンスノードＳＮとＳＮ_
との間の小さな差電圧が供給される。この小さな差電圧
を発生した後に、ラインＳＣＬＫは高状態へ駆動され、
従ってセンスアンプ４８におけるプルダウントランジス
タのソースは接地へプルされる。このことは、センスア
ンプ４８をしてセンスノードＳＮ及びＳＮ_上に大きな
差信号を発生させ、且つセンスノードＳＮ及びＳＮ_の
検知された状態をラッチする。

【００３８】この構成においては、センスノードＳＮ及
びＳＮ_はＲ−Ｓフリップフロップ５０により出力バス
２０へ連結され、フリップフロップ５０のセット入力端
はセンスノードＳＮ_を受取り、且つフリップフロップ
５０のリセット入力端はセンスノードＳＮを受取る。フ
リップフロップ５０のＱ_出力端は、インバータ４９を
介して、出力バス２０のライン２０_j へ接続される。イ
ンバータ４９は、出力バス２０へ通信された論理状態
を、本説明において指定したビットラインＢＬ及びＢＬ
_の極性と一貫性のあるものとさせる。インバータ４９
は、好適には、列デコーダ１８により制御される制御入
力端を有しており（図５のラインＢＬＫ上に示してあ
る）、従ってインバータ４９は、センス／書込み回路１
３_j が関連するサブアレイ１２が列デコーダ１８により
選択されない場合に、トライステート状態となる。

【００３９】注意すべきことであるが、メモリ１内には
センス／書込み回路１３_j のその他のものが存在してお
り、且つ図５のセンス／書込み回路１３_j と同一の態様
であるが異なったサブアレイ１２に対して出力バスライ
ン２０_j と関連している。出力バス２０のこのラインと
関連するセンス／書込み回路１３_j の全てはワイヤード
ＯＲの態様で接続されている。従って、センス／書込み
回路１３_j の読取り側へ送給される制御信号ＩＳＯ、Ｓ
ＡＥＱ_、ＳＣＬＫは、好適には、この実施例において
は、タイミング制御回路２２と関連して列デコーダ１８
により発生される。これらの制御信号のこの様な発生
は、サブアレイ１２の非選択状態にあるものと関連する
センス／書込み回路１３_j のものは、それらのセンスノ
ードＳＮ及びＳＮ_を平衡化され且つＶ_ccへプレチャー
ジされた状態に維持し、出力バス２０上でのバス競合を
防止するために、イネーブルされることはない（ライン
ＩＳＯを高状態に維持し、且つラインＳＡＥＱ_及びＳ
ＣＬＫを低状態に維持することにより）こととしてい
る。

【００４０】次に、センス／書込み回路１３_j の書込み
側を検討すると、入力バス３８からのライン３８_j 及び
列デコーダ１８からの書込み制御信号ＷＲＳＥＬは、Ｎ
ＡＮＤゲート５４Ｔ及び５４Ｃへの入力端により受取ら
れる（ライン３８_j は、ＮＡＮＤゲート５４Ｃへ接続さ
れる前に、インバータ５３により反転される）。書込み
制御信号ＷＲＳＥＬは、公知の如く、サイクル内の適宜
の時間において書込み動作を実施するためにタイミング
制御回路２２からの適宜のタイミング信号と共に、セン
ス／書込み回路１３_j と関連するサブアレイ１２の選択
の論理的ＡＮＤに従って発生される。

【００４１】ＮＡＮＤゲート５４Ｔの出力は、Ｎチャン
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力
は、更に、インバータ５５Ｔを介して、Ｎチャンネルプ
ルダウントランジスタ５７Ｃのゲートへ接続されてお
り、該トランジスタ５７Ｃはプシュプル態様でＰチャン
ネルプルアップトランジスタ５６Ｃと接続されている。
同様に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップ
トランジスタ５６Ｃのゲートへ直接的に接続されてお
り、且つ、インバータ５５Ｃを介して、プルダウントラ
ンジスタ５７Ｔのゲートへ接続されている。トランジス
タ５６Ｔ及び５７Ｔのドレインは入力／出力ライン２１
_j を駆動し、且つトランジスタ５６Ｃ及び５７Ｃのドレ
インは入力／出力ライン２１_j _を駆動する。

【００４２】従って、センス／書込み回路１３_j の書込
み側は、相補的な対のトライステートドライバとして動
作する。該ドライバは、書込み制御ラインＷＲＳＥＬが
低論理レベルにあることに応答して入力／出力ライン２
１_j 及び２１_j _に対して高インピーダンス状態を与え
る。なぜならば、これにより、ＮＡＮＤゲート５４Ｔ及
び５４Ｃの両方の出力端を高論理レベルとさせ、トラン
ジスタ５６Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てをターン
オフさせるからである。勿論、書込み制御ラインＷＲＳ
ＥＬは、読取りサイクル期間中、及びセンス／書込み回
路１３_j と関連するもの以外のサブアレイ１２に対して
の書込みサイクル期間中、低論理レベルにある。

【００４３】この好適実施例によれば、センス／書込み
回路１３_jの書込み側にソースホロワが設けられてい
る。Ｎチャンネルトランジスタ６０Ｔは、そのソースを
入力／出力ライン２１_j へ接続しており且つそのドレイ
ンをＶ_ccへバイアスしており、トランジスタ６０Ｔのゲ
ートは、インバータ５５Ｃ及び５９Ｃにより２度反転さ
れた後にＮＡＮＤゲート５４Ｃの出力により制御され
る。同様に、Ｎチャンネルトランジスタ６０Ｃは、その
ソースを入力／出力ライン２１_j _へ接続しており、且
つそのドレインをＶ_ccへバイアスさせており、トランジ
スタ６０Ｃのゲートは、インバータ５５Ｔ及び５９Ｔに
より２度反転された後に、ＮＡＮＤゲート５４Ｔの出力
により制御される。

【００４４】トランジスタ６０Ｔ及び６０Ｃのソースホ
ロワは、書込み動作の後で読取り動作の前に（しばし
ば、「書込み回復」と呼称される）において入力／出力
ライン２１_j 及び２１_j _のプルアップを助けるために
設けられている。動作について説明すると、書込み動作
期間中、プルダウントランジスタ５７により低レベルへ
駆動される入力／出力ライン２１_j及び２１_j _の一方
は、更に、その関連するソースホロワトランジスタ６０
をオフさせ（インバータ５９からの反転により）、ソー
スホロワトランジスタ６０は、そのプルアップ装置５６
により高状態へ駆動される他の入力／出力ラインに対し
てオンである。書込み制御ラインＷＲＳＥＬが書込み動
作の終了時に低論理レベルへ復帰すると、ＮＡＮＤゲー
ト５４の両方の出力は高状態であり、従って、以前にオ
ンでなかったトランジスタ６０はターンオンされる。こ
のことは、それと関連する入力／出力ライン２１_j をそ
の前の低レベルから電圧Ｖ_cc−Ｖ_t （Ｖ_t はトランジス
タ６０のスレッシュホールド電圧）へ向けてプルアップ
する。プレチャージトランジスタ４２は、１度ターンオ
ンされると、入力／出力ライン２１_j 及び２１_j _をＶ
_ccへ完全にプルアップし、入力／出力ライン２１_j 及び
２１_j _の電圧がＶ_cc−Ｖ_t より高い電圧に到達する
と、トランジスタ６０はその他の効果を有するものでは
ない。

【００４５】注意すべきことであるが、ソースホロワト
ランジスタ６０の両方は、読取り動作期間中オン状態を
維持する。従って、入力／出力ライン２１_j 及び２１_j
_はクランプされ、従ってそれらの電圧はＶ_cc−Ｖ_t の
レベル以下に降下することはできない。しかしながら、
注意すべきことであるが、本実施例におけるＶ_t は１．
２５Ｖのオーダーである。入力／出力ライン２１及びビ
ットラインＢＬ及びＢＬ_はＶ_ccへプレチャージ即ち予
備充電が行なわれるので、ビットラインＢＬ及びＢＬ_
へ接続されている選択されたメモリセル３０は、入力／
出力ライン２１_j 及び２１_j _間にＶ_t のオーダーの差
電圧を発生させる。この差電圧は、センスアンプ４８に
より容易に検知することが可能である。従って、ソース
ホロワトランジスタ６０を設けることにより、読取り動
作にほとんど影響を与えることなしに、改良した書込み
回復を与えることが可能である。

【００４６】次に、図６を参照すると、読取り動作を実
施する場合に上述した如く構成されたメモリ１の動作に
ついて詳細に説明する。図６に示したシーケンスの開始
時において、値ｍがメモリ１の列アドレス端子Ａ０乃至
Ａ６へ供給される。従って、列アドレス値ｍと関連する
メモリ１内の列に対して（この様な列は本発明のこの実
施例においては８である）、ラインＣＯＬ_m _が低論理
レベルにあり、列ｍと関連するパストランジスタ３６ｐ
をターンオンさせ、ラインＣＯＬ_m も高論理レベルにあ
り、プレチャージ及び平衡化トランジスタ３２及び３４
をターンオフさせ、且つ列ｍと関連するパストランジス
タ３６ｎをターンオンさせる。従って、列ｍにおけるメ
モリセル３０内に格納される論理状態で選択された行内
にあるものは、図６に示した如く、ビットラインＢＬ_m
及びＢＬ_m _上の差信号として、その論理状態を与える
（上述した如く、ソースホロワトランジスタ６０が使用
される場合には、この差信号はトランジスタ６０のスレ
ッシュホールド電圧の程度である）。

【００４７】更に、この時間期間中に、ラインＩＯＥＱ
_及びＳＡＥＱ_（図６に示した如く）は、全て、選択さ
れた列ｍが位置されているサブアレイ１２と関連するセ
ンス／書込み回路１３に対して高論理レベルにある。選
択されたサブアレイ１２と関連するセンス／書込み回路
１３の場合、ラインＩＳＯは低論理レベルのままであ
り、従って入力／出力ライン２１の各々は、関連するセ
ンス／書込み回路１３内のセンスノードＳＮへ接続され
る。好適には、センスアンプ４８がセンスノードＳＮと
ＳＮ_との間に十分な差電圧を発生した後に、ラインＩ
ＳＯが高論理レベルへ復帰して、ラインＳＣＬＫが高状
態へ移行する場合に、センスアンプ４８上の負荷を減少
させる。従って、ビットラインＢＬ_m 及びＢＬ_m _上の
論理状態が、入力／出力ライン２１を介して、図５に示
した回路に従って、出力バス２０へ通信される。注意す
べきことであるが、関連するセンス／書込み回路１３内
のセンスアンプ４８の動作を制御するラインＳＣＬＫ
は、検知動作が実施された後に直ぐ低レベルへ復帰する
ことが可能である。なぜならば、センス／書込み回路１
３内のＲ−Ｓフリップフロップ５０のラッチング作用
は、出力バス２０において適切なデータ状態を維持する
からである。

【００４８】注意すべきことであるが、この実施例に基
づくメモリ１内の列デコード平衡化のために、列アドレ
スｍと関連するもの以外の全ての列はプレチャージ及び
平衡化条件にあり、即ちそれらのトランジスタ３２及び
３４は、インバータ１９を介して列デコーダ１８により
それらのＣＯＬラインが低論理レベルへ駆動されるの
で、ターンオンされる。プレチャージ及び平衡化条件に
ある非選択状態にある列は、選択された列ｍが位置され
ているサブアレイ１２内にない全ての列を包含すると共
に、選択された列ｍが位置されている同一のサブアレイ
１２内の非選択状態にある列を包含している。図６を参
照すると、その様な一つの非選択状態にある列をライン
ＣＯＬ_n 及びＣＯＬ_n _がそれぞれ低状態及び高状態に
あることにより示されており、従ってそれらと関連する
ビットラインはＶ_ccへプレチャージされ且つ互いに平衡
化される。従って、この実施例においては、アクティブ
即ち活性なサイクル期間中に、８個の列（選択された列
アドレス値と関連するもの）のみがプレチャージ及び平
衡化条件にない。

【００４９】しかしながら、選択された列ｍが位置され
ている同一のサブアレイ１２において、行アドレスと関
連する行ラインＲＬの一つが活性化される。従って、メ
モリセル３０は、選択された列ｍに対してのみならず、
選択されたサブアレイ１２内の非選択状態の列に対して
も、ビットラインＢＬ及びＢＬ_と通信状態とされる。
しかしながら、特に、各対のビットラインＢＬ及びＢＬ
_と関連する１０２４個のセルを有するメモリ１におい
ては、ビットラインの容量は、メモリセルのドライブ即
ち駆動と相対的に非常に大きい（４ｐＦのオーダーであ
る）。この大きな容量のために、ビットラインＢＬ及び
ＢＬ_のＡＣ負荷が、選択期間中と同じくプレチャージ
及び平衡化期間中にメモリセル３０に対して表われる。
ＤＣの場合においては、Ｐチャンネルプレチャージトラ
ンジスタ３２を使用しているために、選択された行内の
メモリセル３０の高状態側は、プレチャージ及び平衡化
により影響を受けることはない。従って、選択されたサ
ブアレイ１２内の選択された行の非選択状態にある列内
のメモリセルに対するデータ維持及びセル安定性は、本
発明に基づく列デコード平衡化により著しく影響される
ことはないものと考えられる。

【００５０】アドレス端子Ａ０乃至Ａ１６へ供給される
アドレスの遷移時に、列アドレス部分に対して値ｎを有
する新たなアドレスを有する本実施例においては、アド
レス遷移検知回路２６によりラインＡＴＤ上にパルスが
発生される。ラインＡＴＤ上のパルスは、列デコーダ１
８をして全てのラインＣＯＬ及びＣＯＬ_をそれらのオ
フ状態へドライブさせる（即ち、それぞれ、低及び高論
理レベルへドライブさせる）。従って、最も最近に選択
された列と関連するラインＣＯＬ_m が低状態へ駆動さ
れ、且つラインＣＯＬ_m _は高状態へドライブされる。
その結果、ビットラインＢＬ_m 及びＢＬ_m _は、それら
の関連する列内においてターンオンしているプレチャー
ジトランジスタ３２を介してＶ_ccへプレチャージされ、
且つ同じくターンオンしている平衡化トランジスタ３２
を介して平衡化される。注意すべきことであるが、以前
に非選択状態であった列内のラインＣＯＬ及びＣＯＬ_
は、ラインＡＴＤ上のパルス期間中、それらの非活性状
態に止どまる（即ち、それぞれ、低状態及び高状態であ
る）。

【００５１】その結果、ラインＡＴＤ上のパルスは、全
てのセンス／書込み回路１３への制御信号をしてプレチ
ャージ及び平衡化を開始させる。図６を参照すると、ラ
インＩＯＥＱ_及びＳＡＥＱ_は低論理レベルへ駆動され
る。従って、入力／出力ライン２１及び２１_は、図６
に示した如く、センス／書込み回路１３の読取り側にお
けるセンスノードＳＮ及びＳＮ_と同じく、ＡＴＤパル
ス期間中に、Ｖ_ccへプレチャージされ且つ平衡化され
る。

【００５２】図６の例においては、供給された次のアド
レスは、それと関連する８個の列を選択するための列ア
ドレス値ｎを有しており、この列と関連する動作信号を
図６に示してある。列ｍに関して、それはアドレス遷移
の後はもはや選択されないので、ラインＡＴＤ上のパル
スの終了後にラインＣＯＬ_m は低状態に止どまり且つラ
インＣＯＬ_m _は高状態に止どまる。

【００５３】ラインＡＴＤ上のパルスの終了時におい
て、且つアドレス値のデコード動作に必要な時間の後
に、ラインＣＯＬ_n _は列デコーダ１８により低状態へ
駆動され、且つラインＣＯＬ_n _はインバータ１９を介
して列デコーダ１８により高状態へ駆動される。更に、
適宜の行ラインも活性化されて、選択された行内のメモ
リセル３０をそれらの関連するビットラインＢＬ及びＢ
Ｌ_へ接続させる。従って、列ｎと関連するビットライ
ンＢＬ_n 及びＢＬ_n _は、選択された行内の列ｎにおい
てメモリセル３０により差動的に駆動される。ビットラ
インＢＬ_n およびＢＬ_n _が平衡化され従ってメモリセ
ル３０が差信号を供給することができない前のサイクル
と対比して、選択された行内のメモリ３０は、ビットラ
インＢＬ及びＢＬ_上に差信号を供給することが可能で
ある。なぜならば、プレチャージトランジスタ３２及び
平衡化トランジスタ３４がオフしているからである。こ
の差信号は、センス／書込み回路１３_j 内のソースホロ
ワトランジスタ６０に起因して、トランジスタ６０のス
レッシュホールド電圧のオーダーである。

【００５４】更に、ラインＡＴＤ上のパルスの終了に応
答して、ラインＩＯＥＱ_及びＳＡＥＱ_が列デコーダ１
８により高レベルへ駆動され、従って入力／出力ライン
２１及び２１_及びセンスノードＳＮ及びＳＮ_がビット
ラインＢＬ及びＢＬ_上の差信号に応答することを可能
とする。図６に示した如く、このことは、センスノード
ＳＮ及びＳＮ_上に差信号を発生させることを可能とす
る。この差信号の発生の後の適宜の時間において、ライ
ンＳＣＬＫが列デコーダ１８及びタイミング制御回路２
２により高状態へ駆動され、従ってセンス／書込み回路
１３内のセンスアンプ４８はセンスノードＳＮ及びＳＮ
_上により大きな差信号を発生させる。これは、上述し
た如く、Ｒ−Ｓフリップフロップ５０及びインバータ５
１を介して出力バス２０へ通信される。

【００５５】注意すべきことであるが、書込み動作は図
５に関して上述した態様で実施することが可能であり、
列選択、プレチャージ及び平衡化のタイミングは図６に
関して説明した読取り動作におけるのと同一の態様で発
生する。しかしながら、注意すべきことであるが、ライ
ンＩＳＯは、書込み動作期間中に高論理レベルへ駆動さ
れてパスゲート４３をターンオフさせ、従ってセンス／
書込み回路１３の書込み側により書込まれたデータは、
この様な動作期間中に、センスアンプ４８により検知さ
れることはなく出力バス２０上へ出力される。

【００５６】ビットラインのプレチャージ及び平衡化が
列アドレスの値に基づいて、列デコーダの完全な制御下
にある本発明のこの実施例に基づくメモリ１の構成は、
前述した如き従来技術のアーキテクチャと比較して著し
い利点を提供している。

【００５７】これらの利点のうちの最初のものは、プレ
チャージ及び平衡化のために流されるアクティブな電流
が著しく減少されているという点である。なぜならば、
１サイクルにおいて選択される列のみがプリチャージさ
れ且つ平衡化されることを必要とするに過ぎないからで
ある。上述した実施例においては、サイクルの終了時に
８個の列のみがプレチャージされ且つ平衡化されるに過
ぎず、サブアレイ又はブロック内の全ての列を解放させ
る従来のアーキテクチャにおける場合の如く１２８個の
列を取扱うものと対比される。選択されなかった列の選
択された行内のメモリセルのビットラインへの接続の場
合であっても、平衡化装置が差動列のビットライン上に
著しい差電圧が確立されることを防止する。その結果、
ワードラインがターンオフされる場合のように、１サイ
クルの終了時に発生するプレチャージ及び平衡化過渡状
態は極めて低い。なぜならば、選択された列のみがそれ
らのビットライン上に著しい差電圧を有するに過ぎない
からである。この平衡化されるべき著しい差電圧を有す
る列の数における減少は、プレチャージ及び平衡化トラ
ンジスタ（即ち、本実施例に基づくトランジスタ３２及
び３４）のゲートを駆動するのに必要な駆動回路を減少
させることを可能とする。更に、メモリ１内で発生され
る過渡状態は著しく減少される。なぜならば、プレチャ
ージ及び平衡化を行なうのに必要な瞬間的な電流が著し
く減少されるからである。

【００５８】第二に、本発明のこの実施例は選択された
列に関して利点を与えている。選択されなかった列は積
極的にプレチャージされ且つ平衡化されるので、解放さ
れていない非選択状態の列に対してプルアップを与える
ためにビットライン上にスタチック又はその他の負荷を
与える必要性はない。従って、選択された列と関連する
本発明に基づくビットＢＬ及びＢＬ_は、選択されたメ
モリセルをそれに対して接続するパストランジスタ３１
をイネーブルさせる前にフロートする。このことは、メ
モリセル３０が、読取り動作において、それに対して接
続されているプルアップ又はその他のＤＣ負荷に反対乃
至は対向することなしに、フロートしているビットライ
ンＢＬ及びＢＬ_上に差信号を確立することを可能とす
る。同様に、書込み回路は、ＤＣ負荷に対向することな
しに、従ってＤＣ電流の流れなしで、ビットラインＢＬ
及びＢＬ_へ書込みを行なうことが可能である。この様
な選択したビットラインＢＬ及びＢＬ_のフロート状態
は、選択されなかったビットラインがフロートすること
を禁止する列アドレスに基づく選択されなかったビット
ラインのプレチャージ及び平衡化を制御することにより
可能とされている。更に、注意すべきことであるが、列
デコーダ及びビットライン負荷又はプルアップの不存在
による平衡化及びプレチャージの制御は、主要な即ち一
時的なメモリアレイ内の欠陥性の列を置換するために使
用可能な冗長列を有するメモリに対して、効果的な且つ
容易な１列の脱選択を行なうことを可能としている。図
４を参照すると、ビットラインＢＬ及びＢＬ_がメモリ
セル３０の第一のものへ接続されている点と、ビットラ
インＢＬ及びＢＬ_がパスゲート３６、プレチャージト
ランジスタ３２及び平衡化トランジスタ３４へ接続され
ている点との間に接続されている単一のヒューズ３３を
開放させることにより、列をメモリの残部に対する通信
からディスエーブルさせることが可能である。ヒューズ
３３が開放されると、その列が冗長列で置換される場合
の如く、ビットラインＢＬ及びＢＬ_は完全にフロート
状態とされる。その結果、その障害が電源ノードＶ_cc又
はＶ_ssの何れかに対してか又は何らかのその他のバイア
スされたラインに対して短絡回路により発生される場合
には、ＤＣ電流はこの列により流されることはない。注
意すべきことであるが、ビットラインがセンスアンプ及
びメモリの残部に対してのその接続から反対側の端部に
プルアップ負荷を有している従来のメモリにおいては、
この様なビットラインの完全な切断は、この実施例にお
ける如く一対のヒューズ３３ではなく、二対のヒューズ
を開放させることを必要としている。従って、本発明の
この実施例は、置換された場合に欠陥性のビットライン
によりＤＣ電流が流されることがないような態様でビッ
トラインを切断するために単に一対のヒューズを使用す
ることを可能としている。

【００５９】次に、図７を参照すると、図１のメモリ１
などのようなメモリに対しての最悪の場合の書込み動作
について説明する。メモリ１に対して上述した如く、且
つ列アドレスに従ってビットラインプレチャージ及び平
衡化信号を派生することのない従来のメモリの場合にも
当て嵌まる如く、書込み動作期間中にデータ入力端子に
おけるデータ状態が変化するシーケンス（例えば、同一
の選択した列に対しての反対のデータ状態の相継ぐ書込
みにおいて発生するもの）はデータセットアップ時間
（即ち、書込みイネーブルパルスの終了前に有効データ
が供給されねばならない時間）のパラメータに対する最
悪の場合の条件である。図７は従来のメモリに対するこ
の最悪の場合の条件を示している。

【００６０】図７の例において、説明の便宜上、図５の
コンフィギュレーション即ち形態を参照すると、入力バ
スライン３８_j は書込みサイクルの開始時において高論
理レベルにある。従って、図５のセンス／書込み回路１
３の書込み側の動作により、入力／出力ライン２１_j 及
び２１_j_はそれぞれ高及び低状態にあり、入力／出力ラ
イン２１_j はＶ_cc近くにあり、且つ入力／出力ライン２
１_j _はＶ_ss近くにある。又、この時間期間中に、図７
に示した如く、書込みイネーブル端子Ｗ_は低論理レベ
ルにあり、書込み動作が行なわれるべきであることを表
わす。メモリ１などのようなスタチック読取り／書込み
メモリに対して公知の如く、入力データは、書込み動作
期間中に変化することが可能であり、書込みイネーブル
信号Ｗ_の上昇エッジ前のデータセットアップ時間（通
常、ｔ_dsとして示される）において有効なデータ状態が
選択されたメモリセル内に実際に書込まれるデータ状態
である。

【００６１】図７において、データ入力端子における遷
移は書込みサイクル期間中に発生し、入力データバスラ
イン３８_j は高から低への遷移を行なう。従来のメモリ
においては、上述したメモリ１と同様に、書込み論理は
スタチック論理であり、従って入力ライン３８_j がその
遷移を行なうと、入力／出力ライン２１_j 及び２１_j_は
対応する遷移を行なう。しかしながら、パストランジス
タ３６を介して接続される選択された列のビットライン
ＢＬ及びＢＬ_、入力／出力ライン２１j 及び２１_j _、
センス／書込み回路１３の書込み側の直列寄生抵抗のた
めに、入力データバスライン３８_j の遷移に応答する入
力／出力ライン２１_j 及び２１_j _の遷移は、図示した
如く、ある量の時間がかかる。特に、Ｐチャンネルトラ
ンジスタと比較してＮチャンネルトランジスタのドライ
ブが一層高いために、且つ、多分、レイアウトから発生
する如く、センス／書込み回路１３内の二つのトランジ
スタのタイプに対する寄生負荷における差に起因して、
低から高への遷移は、入力／出力ライン２１_j 及び２１
_j _の高から低への遷移よりも一層遅い。

【００６２】入力／出力ライン２１_j 及び２１_j _によ
り駆動される選択されたビットラインＢＬ及びＢＬ_へ
接続されている選択されたメモリセル３０は、ビットラ
インＢＬ及びＢＬ_（この場合には、入力／出力ライン
２１_j と関連するビットラインＢＬ）のうちの下降する
ものの上の電圧が、それに接続されているＮチャンネル
メモリセルトランジスタがターンオフするのに十分低い
状態に降下する時に状態を変化させる。図７を参照する
と、これは、Ｎチャンネルメモリセルトランジスタのス
レッシュホールド電圧である電圧Ｖ_tn以下に入力／出力
ライン２１_j が降下する場合の入力データバスライン３
８_j の遷移の後の時間ｔ_f において発生する。

【００６３】しかしながら、書込み動作がほぼ時間ｔ_f
において停止すべき場合には、選択されたメモリセル３
０内へ書込まれる状態は不良な安定性を有する場合があ
る。スタチックＲＡＭにおいては、特にポリシリコン負
荷抵抗を有するものの場合には、メモリセルの安定性
は、セル内に書込まれたビットラインＢＬ及びＢＬ_の
うちのより高いものにおける電圧と共に増加することが
知られている。図４の構成においては、Ｎチャンネルパ
ストランジスタ３１が使用されており、行ラインＲＬが
Ｖ_ccより高い電圧へブートストラップされることがない
ことを仮定すると、メモリセル内に書込むことが可能な
最高の電圧はＶ_cc−Ｖ_t31 の値である（Ｖt₃₁ はＮチャ
ンネルパストランジスタ３１のスレッシュホールド電圧
である）。図７を参照すると、入力／出力ライン２１_j
_がこのレベルに到達し、選択された列のビットライン
ＢＬに対して最も高い使用可能な電圧を与える時間はｔ
_dsとして示してあり、従って、書込みイネーブル端子Ｗ
_がこの時間までにその遷移を行なわない限り、最も安
定な電圧が選択されたメモリセル３０内に書込まれる。

【００６４】図７から明らかな如く、書込み経路（入力
／出力ライン２１_j 及び２１_j _及びビットラインＢＬ
及びＢＬ_を包含する）の寄生直列抵抗は、データセッ
トアップ時間明細ｔ_dsに直接的に影響を与える。更に注
意すべきことであるが、この特定された時間は、通常、
スタチックＲＡＭに対する書込みサイクル時間を画定す
る上での制限ファクタである。従って、書込み経路の寄
生直列抵抗は、データをメモリ内に書込むことが可能な
速度に直接的に影響を与える。

【００６５】次に、図８を参照すると、本発明の第二実
施例に基づくメモリ１００がブロック図で示されてお
り、それはデータセットアップ時間ｔ_dsを改良する回路
を有している。この実施例に基づくメモリ１００は図１
のメモリ１に類似しており、従って同一の構成要素には
同一の参照番号を付してある。注意すべきことである
が、メモリ１と比較してメモリ１００における改良点
は、又、上述した列デコード平衡化を使用することのな
い従来のメモリにおいて使用することも可能であり且つ
そうすることが効果的である。この様な従来のメモリと
しては、例えば、１サイクルの終わりにメモリ内の全て
の列に対してビットラインプレチャージ及び平衡化を発
生させるもの、且つ選択されなかったビットラインがフ
ロートすることを防止するためにタイムアウト又はビッ
トライン負荷を使用するものなどがある。従って、デー
タセットアップ時間を改善するための回路と列デコード
ビットライン平衡化との結合は、以下に説明する如く、
両方の利点を同時的に提供するものである。

【００６６】図８を参照すると、アドレス遷移検知回路
２６に加えて、メモリ１００は、データ遷移検知（ＤＴ
Ｄ）回路６２を有している。ＤＴＤ回路６２は、入力／
出力端子ＤＱの各々へ接続した入力端を有すると共に、
書込みイネーブル端子Ｗ_へ接続した制御入力端を有し
ている。ＤＴＤ回路６２の出力端は、以下に説明する如
く、列デコーダ１８へ連結されている。ＤＴＤ回路６２
はＡＴＤ回路２６と同様に構成されており、且つ書込み
動作期間中に入力／出力端子ＤＱのうちの何れかにおけ
る遷移の検知に応答してラインＤＴＤ上にその出力端に
おいてパルスを供給する（端子Ｗ_によりＤＴＤ回路６
２に対して示されている）。更に詳細に後述する如く、
書込み動作期間中のデータ遷移の検知は、選択した列に
おけるビットラインＢＬ及びＢＬ_のプレチャージ及び
平衡化を制御するために使用される。

【００６７】次に、図９を参照すると、ＤＴＤ回路６２
からラインＤＴＤ上のデータ遷移信号に応答しての列プ
レチャージ及び平衡化の制御について説明する。図３に
関して上述した実施例における如く、列デコーダ１８
は、端子Ａ０乃至Ａ６において受取った列アドレスの値
に応答して列選択信号ＣＯＬ₀ _乃至ＣＯＬ₁₀₂₃_を発生
し、更に、ＡＴＤ回路２６は、列デコーダ１８へ制御入
力を供給し、従って、上述した如く、全ての列選択ライ
ンＣＯＬ_は、アドレス遷移の検知に応答して、ディス
エーブルされる（即ち、高論理レベル）。

【００６８】図９は、ＤＴＤ回路６２が入力／出力端子
ＤＱ（それらは、更に、入力／出力回路２８へ接続され
ている）の各々から入力を受取り、且つ書込みイネーブ
ル端子Ｗ_から制御入力を受取る。上述した如く、ＤＴ
Ｄ回路６２は、書込みイネーブル端子Ｗ_が低状態にあ
る期間中、入力／出力端子ＤＱの何れか一つにおける遷
移に応答して、ラインＤＴＤ上に論理高レベルパルスを
発生する。ＤＴＤ回路６２の出力端におけるラインＤＴ
ＤはＯＲゲート６４の入力端へ接続されており、ＯＲゲ
ート６４の他の入力端はＡＴＤ回路２６からラインＡＴ
Ｄを受取っている。ＯＲゲート６４の出力は、この実施
例においては、列デコーダを制御し、従って書込み動作
期間中にアドレス遷移か又はデータ遷移の何れかのイベ
ントにおいて、全ての１０２４個の列が非選択状態とな
る。

【００６９】その結果、選択されたサブアレイ１２内の
選択された列のビットラインＢＬ及びＢＬ_は、書込み
動作期間中に発生するデータ遷移に応答して、プレチャ
ージされ且つ平衡化される。注意すべきことであるが、
データ遷移に応答して発生されるラインＤＴＤ上のパル
ス幅は、好適には、アドレス遷移に応答して発生される
ラインＡＴＤ上のものよりも短い。なぜならば、書込み
動作において選択された列のビットラインプレチャージ
及び平衡化は、アドレス遷移に応答して発生することが
可能な全体的な一組の動作よりも一層迅速に行なうこと
が可能だからである。

【００７０】注意すべきことであるが、本発明のこの実
施例に基づくメモリ１００における１列の構成は、図４
に関して上述したものと同一とさせることが可能であ
る。更に、注意すべきことであるが、本発明のこの実施
例においては、メモリ１００のセンス／書込み回路１３
の構成は、好適には、メモリ１におけるものと同一であ
り、且つ図５に関して上述したものと同一である。

【００７１】図８及び９に示した如くメモリ１００内の
列が構成されている結果、前に選択された列内のプレチ
ャージトランジスタ３２及び平衡化トランジスタ３４
は、入力／出力端子ＤＱのうちの何れかにおける遷移の
検知に応答してラインＣＯＬ_nが低状態へ移行すること
によりターンオンされる。従って、プレチャージトラン
ジスタ３２は、ラインＤＴＤ上のパルスの期間に対し
て、ビットラインＢＬ及びＢＬ_及び入力／出力ライン
２１_j 及び２１_j _をＶ_ccへ向けてプルすべく作用す
る。このことは、図１０のタイミング線図に関して以下
に説明する如く、上昇するビットラインが電圧Ｖ_cc−Ｖ
_t に到達する時刻を高速化すべく貢献する。

【００７２】図１０において、図示した書込みサイクル
（書込みイネーブル端子Ｗ_が低論理レベルを有してい
る）が入力バスライン３８_j が暫くの間高論理レベルに
あった状態から開始し、従って、ラインＤＴＤは低論理
レベルにある。選択された列ｎに対して、ラインＣＯＬ
_n _が低論理レベルにあり且つラインＣＯＬ_n は高論理
レベルにある。従って、選択された列に対するビットラ
インＢＬ及びＢＬ_は、それらと関連する入力／出力ラ
イン２１_j 及び２１_j _へ接続されている。入力バスラ
イン３８_j の状態のために、入力／出力ライン２１_jは
Ｖ_cc近くの高論理レベルにあり、且つ入力／出力ライン
２１_j _はＶ_ss近くの低論理レベルにあり、ラインＣＯ
Ｌ_n_は低状態であり且つラインＣＯＬ_n は高状態であ
り、入力／出力ライン２１_j 及び２１_j _の状態は、パ
ストランジスタ３６ｎ及び３６ｐを介して、ビットライ
ンＢＬ及びＢＬ_へ通信される。

【００７３】次いで、入力データバスライン３８_jは、
それと関連する入力／出力端子ＤＱにおける遷移に応答
して、高から低への遷移を行なう。前述した如く、ＤＴ
Ｄ回路６２は、図１０に示した如く、この遷移に応答し
てラインＤＴＤ上にパルスを発生し、それは、ＯＲゲー
ト６４により列デコーダ１８へ通信される。ラインＤＴ
Ｄ上のパルスに応答して、全てのラインＣＯＬ_n が列デ
コーダ１８により低状態へプルされる。なぜならば、列
デコーダ１８は、ラインＡＴＤ又はラインＤＴＤの何れ
かの上のパルスに応答して列を選択することはないから
である。このことは、プレチャージトランジスタ３２及
び平衡化トランジスタ３４をして選択された列に対して
ターンオンさせる。従って、ビットラインＢＬ及びＢＬ
_は、両方とも、トランジスタ３２を介してＶ_ccへ向か
ってプルされ、且つ短いＤＴＤパルスの終了時におい
て、再度、選択された列に対するパスゲート３６により
入力／出力ライン２１_j及び２１_j _へ接続される（なぜ
ならば、列アドレス値が変化しなかったから）。注意す
べきことであるが、メモリ１内のその他の平衡化動作
（例えば、ラインＩＯＥＱ_の制御下においてトランジ
スタ４２による入力／出力ライン２１_jの平衡化）は、
好適には、データ遷移の結果としてイネーブルされるこ
とはなく、上述したような態様で、列デコーダ１８、タ
イミング及び制御回路２２、アドレス遷移検知回路２６
の制御下に維持される。更に注意すべきことであるが、
書込み動作期間中にデータ遷移によりイネーブルされる
平衡化の期間は、１サイクルの終了時に（例えば、１６
ナノ秒のオーダー）アドレス遷移によりイネーブルされ
る完全なビットライン平衡化よりも著しく短い（例え
ば、７ナノ秒のオーダー）場合がある。これは、書込み
動作データ遷移の結果として、平衡化によりビットライ
ンＢＬ及びＢＬ_を同一の電圧に向けて単に駆動するこ
とから得られる顕著な利点である。しかしながら、次の
動作を読取ることが可能であり、そのことは差ビットラ
イン電圧が可及的に低いものであることを必要とするの
で、１サイクルの終わりにおいて完全な平衡化が好適で
ある。書込みサイクルデータ遷移で短い平衡化を与える
ことも、書込み動作に対して許容される短い時間期間内
に行なうことが可能であり（例えば、７ナノ秒の平衡化
は２５ナノ秒の書込み動作以内で行なうことが可能であ
る）、一方完全な平衡化は書込み動作を遅滞化させ且つ
特定したデータセットアップ時間内に行なうことが不可
能な可能性がある。

【００７４】ビットラインＢＬ及びＢＬ_をプルアップ
する効果は、図１０に示した如く、入力／出力ライン２
１_j _に関し理解することが可能である。ビットライン
ＢＬ及びＢＬ_をプルアップすることは、入力／出力ラ
イン２１_j 及び２１_j _のうちの上昇する一方（図１０
の実施例においては、入力／出力ライン２１_j _）を助
ける。注意すべきことであるが、平衡化トランジスタ３
４は、それをセンス／書込み回路１３内の書込みドライ
バ５６又は平衡化トランジスタ４１よりもビットライン
ＢＬ及びＢＬ_へ一層近付けて配置させることが可能で
あるので、その近接した配置から得られる寄生負荷の減
少に起因して、より効率的な回復を与えることが可能で
ある。従って、入力データバスライン３８_j の遷移の後
に上昇する入力／出力ライン２１_j _がＶ_cc−Ｖ_t31のレ
ベルへ上昇するのに必要な時間（この時間はデータセッ
トアップ時間ｔ_dsに対応している）は、上述した図７の
実施例におけるものよりも減少されている。このこと
は、本発明の実施例における如くデータ遷移検知からの
制御を有することのない同様のメモリと対比して、メモ
リ１００が減少したデータセットアップ時間で適切に動
作することを可能とする。

【００７５】勿論、ビットラインＢＬ及びＢＬ_のこの
プルアップ動作は、入力／出力ライン２１_j （この例に
おける場合）の高から低への遷移に反対即ち対向するも
のである。従って、入力データバスライン３８_j の遷移
の後入力／出力ライン２１_jが電圧Ｖ_tnに到達する時間
は、図７の実施例におけるものから遅延される。上述し
た如く、フロートする入力／出力ラインの放電は、通
常、Ｐチャンネルトランジスタ（例えば、トランジスタ
５６Ｔ及び５６Ｃ、且つ更に、プレチャージトランジス
タ３２と比較して）と比較して、Ｎチャンネルトランジ
スタ（例えば、トランジスタ５７Ｔ及び５７Ｃ）に対し
て通常与えられる増加された駆動能力のために、該ライ
ンを高状態へプルするよりも一層速く行なわれる。従っ
て、本発明のこの実施例に基づくビットラインＢＬ及び
ＢＬ_のプレチャージ動作が高から低への遷移を遅滞化
させるものであるが、この遷移が遅滞化される程度は、
初歩的なシミュレーション及び設計により、低から高へ
の遷移が完了するのとほぼ同一の時間において発生すべ
く制限させることが可能である。例えば、不当に高から
低への遷移を遅滞化させることなしに、入力／出力ライ
ン２１がプルアップされて低から高への遷移を助けるた
めの時間の長さを最適化させるために、ＤＴＤパルスの
期間を設定することが可能である。

【００７６】その他の選択された列の幾つか又は全てに
対する入力データは、入力データバスライン３８_j が遷
移を行なっている時間において遷移を行なわない場合が
ある。ラインＣＯＬは、これらの列と関連するビットラ
インＢＬ及びＢＬ_もプレチャージする。これらの列に
対しての入力／出力ライン２１上では遷移は発生しない
ので、プレチャージ動作の唯一の効果は、入力／出力ラ
イン２１の低いほうのものを多少プルアップすることで
ある。ラインＣＯＬ上のパルスの完了後に、入力／出力
ラインがプルアップされる範囲は、センス／書込み回路
１３の書込み側の動作により迅速に克服されることが意
図されている。

【００７７】本発明を利用して選択した列に対するデー
タ遷移を助けるための多数の変形例が存在することに注
意すべきである。例えば、ビットラインのプレチャージ
動作は、例えばＶ_cc／２などのような中間レベルの電圧
に対するものでもよく、その場合には、データ遷移に応
答するプレチャージ動作及び平衡化の効果は、入力／出
力ライン２１とこの様な中間レベル電圧との間の電圧差
が減少されているために、より少ない程度ではあるが、
入力／出力ライン２１の両方の遷移を助ける傾向とな
る。

【００７８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 本発明の第一実施例を組込んだスタチックメ
モリの概略ブロック図。

【図２】 本発明の第一実施例に基づいた図１のメモリ
のサブアレイを示した概略ブロック図。

【図３】 図１のメモリにおける列デコーダの出力を示
した概略図。

【図４】 図１のメモリにおける一列のメモリセルを示
した概略図。

【図５】 本発明の第一実施例に基づくメモリにおいて
使用されたセンスアンプ及び書込み回路を示した概略
図。

【図６】 本発明の第一実施例に基づくメモリの動作を
示したタイミング線図。

【図７】 書込み動作期間中のデータ変化の影響を示し
たタイミング線図。

【図８】 本発明の第二実施例に基づいて構成されたメ
モリを示した概略ブロック図。

【図９】 図８のメモリにおける列デコーダの出力を示
した概略図。

【図１０】 本発明の第二実施例に基づくメモリの動作
を示したタイミング線図。

【符号の説明】

１ 集積回路メモリ １２ サブアレイ １３ センス／書込み回路 １４ 行デコーダ １６ リピータ １８ 列デコーダ ２０ 出力バス ２２ タイミング制御回路 ２４ パワーオンリセット回路 ２６ アドレス遷移検知（ＡＴＤ）回路 ２８ 入力／出力回路 ３０ メモリセル ３１ パストランジスタ ３２ プレチャージトランジスタ ３４ 平衡化トランジスタ ３８ 入力バス ６２ データ遷移検知（ＤＴＤ）回路 ＢＬ，ＢＬ_ ビットライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−155165（ＪＰ，Ａ) 特開 昭59−221891（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路におけるメモリにおいて、 複数個の行及び列の形態に配列したメモリセルからなる
   アレイ、 各対が差信号を通信するために前記複数個の列のうちの
   １つと関連している複数個の対のビットライン、 各々が前記ビットラインのうちの１つと関連しており且
   つそれと関連するビットラインとプレチャージ電圧との
   間に接続されている導通経路を具備すると共に制御端子
   を具備している複数個のプレチャージトランジスタ、 入力データを受取る受取手段、 前記受取手段と前記アレイとの間に結合されており且つ
   書込み動作期間中に選択された列のビットラインへ入力
   データを通信するための書込み回路、 書込み動作が実施されべるべきことを表わす書込みイネ
   ーブル信号を受取るための書込みイネーブル端子、 前記受取手段により受取られた入力データの遷移を検知
   した場合に検知パルスを出力する検知手段、 前記複数個の列の各列に対して列選択状態か又は列非選
   択状態のいずれかに設定可能な制御信号であって、前記
   列選択状態にある場合には対応する一対のプレチャージ
   トランジスタを非導通状態とさせると共に対応する一対
   のビットラインに対して前記書込み回路による書込みを
   可能とさせ、一方前記列非選択状態にある場合には対応
   する一対のプレチャージトランジスタを導通状態とさせ
   て対応する一対のビットラインへプレチャージ電圧を供
   給する制御信号を供給し、且つ前記検知パルスに応答し
   てそのパルス期間の間前記各列に対して列非選択状態の
   制御信号を供給する制御手段、 を有していることを特徴とするメモリ。
2. 【請求項２】 請求項１において、更に、複数個の平衡
   化トランジスタが設けられており、各平衡化トランジス
   タは一対のビットラインと関連しており且つそれと関連
   するビットライン間に接続された導通経路を具備すると
   共に制御端子を具備しており、前記制御手段は、更に、
   前記検知手段に応答して前記平衡化トランジスタの制御
   端子も制御し、前記平衡化トランジスタの各々が前記入
   力データの遷移に応答して導通状態となることを特徴と
   するメモリ。
3. 【請求項３】 請求項１において、前記制御手段が、前
   記複数個の制御信号を出力するための複数個の出力端と
   前記検知手段からの検知パルスを受取るためのパルス入
   力端とを具備している列デコーダを有していることを特
   徴とするメモリ。
4. 【請求項４】 請求項３において、前記受取手段が少な
   くとも１個の入力端子を有しており、且つ前記検知手段
   が前記入力端子に結合した入力端を具備すると共に前記
   列デコーダのパルス入力端へ前記検知パルスを供給可能
   な出力端を具備しているデータ遷移検知回路を有してい
   ることを特徴とするメモリ。
5. 【請求項５】 請求項３において、アドレス信号におけ
   る遷移を検知するアドレス遷移検知回路が設けられてお
   り、遷移を検知することに応答して前記アドレス遷移検
   知回路が前記列デコーダの前記パルス入力端へ検知パル
   スを供給することを特徴とするメモリ。
6. 【請求項６】 請求項５において、前記列デコーダがア
   ドレス信号を受取るアドレス端子を有しており、前記列
   デコーダは前記複数個の制御信号の内の前記アドレス信
   号に基いて選択されるべき１つの列に対応する制御信号
   を列選択状態とさせると共に残りの制御信号全てを列非
   選択状態とさせることを特徴とするメモリ。
7. 【請求項７】 請求項６において、前記書込み回路が前
   記アレイへデータを通信するための入力／出力ラインへ
   接続されており、且つ、更に、入力／出力プレチャージ
   トランジスタが設けられており、その各トランジスタは
   関連する入力／出力ラインとプレチャージ電圧との間に
   接続された導通経路を具備すると共に制御端子を具備し
   ており、前記入力／出力プレチャージトランジスタの制
   御端子へ結合された出力端を具備すると共に前記アドレ
   ス遷移検知回路へ結合された入力端を具備するタイミン
   グ制御回路が設けられており、前記入力／出力プレチャ
   ージトランジスタが前記アドレス端子における遷移に応
   答して導通状態となることを特徴とするメモリ。
8. 【請求項８】 請求項１乃至７の内のいずれか１項にお
   いて、１つの列を構成する一対のビットラインの各々に
   パスゲートが結合されており、前記列に対応する制御信
   号が前記パスゲートへ印加されて、前記制御信号が列選
   択状態にある場合には前記パスゲートを導通状態とし一
   方列非選択状態にある場合には前記パスゲートを非導通
   状態とさせることを特徴とするメモリ。
9. 【請求項９】 請求項８において、前記パスゲートが導
   通状態とされた場合には、それに対応するビットライン
   が前記書込み回路と通信可能な状態とされることを特徴
   とするメモリ。
10. 【請求項１０】 請求項８又は９において、前記パスゲ
    ートが並列接続した一対のＮチャンネル及びＰチャンネ
    ルから構成されており、前記制御信号及びそれを反転さ
    せた反転制御信号を前記一対のＮチャンネル及びＰチャ
    ンネルトランジスタへ夫々印加させることを特徴とする
    メモリ。