JP4312947B2 - 半導体記憶装置及びその出力データ更新方法 - Google Patents
半導体記憶装置及びその出力データ更新方法 Download PDFInfo
- Publication number
- JP4312947B2 JP4312947B2 JP2000337460A JP2000337460A JP4312947B2 JP 4312947 B2 JP4312947 B2 JP 4312947B2 JP 2000337460 A JP2000337460 A JP 2000337460A JP 2000337460 A JP2000337460 A JP 2000337460A JP 4312947 B2 JP4312947 B2 JP 4312947B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit line
- update
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は複数のポートを持つメモリ回路を備えた半導体装置（半導体記憶装置）に係り、詳しくは１つのポートからメモリセルにライトデータが与えられる時に、当該メモリセルから既に読み出し回路に出力されたリードデータをそのライトデータにより更新する技術に関するものである。
【０００２】
複数のポートを持つメモリ回路を備えた半導体装置として、マルチポートメモリやディレイライン等がある。マルチポートメモリは、複数のアドレス及び複数のデータ入出力部を有するメモリであり、複数のプロセッサ間のメッセージ交換等の目的に用いられている。ディレイラインは、データ入力部及びデータ出力部を有するメモリであり、画像処理等に用いられている。
【０００３】
これらの半導体装置では、１つのポートからメモリセルにライトデータが与えられる時に、当該メモリセルから読み出し回路に読み出されているリードデータをそのライトデータにより更新するように構成されたものがある。
【０００４】
近年、これらの半導体装置では、高集積化や高速化が進められている。高速化のためにポート数を増加させると、ビット線数、ワード線数並びに制御回路の規模が増大し、チップ面積が増大することとなり、高集積化の妨げとなっていた。そこで、高集積化が可能で複数のポートを持つメモリ回路を備えた半導体装置が望まれている。
【０００５】
【従来の技術】
図１０は、従来のマルチポートメモリ１０の一部ブロック回路図である。
このマルチポートメモリ１０は、メモリセルアレイ１１を備え、そのメモリセルアレイ１１には複数のメモリセル１２がマトリックス状に配列されている。マルチポートメモリ１０は第１及び第２ポート（Ａポート及びＢポートという）を備え、Ａポートから入力されるデータ（ライトデータ）をメモリセル１２に書き込み、メモリセル１２から読み出したデータ（リードデータ）をＢポートから出力する。
【０００６】
データ書き込み回路１３はライトデータＷＤに基づいて第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。第１ワード線ＷＬＡは図示しない行デコーダにより駆動され、その第１ワード線ＷＬＡに接続されたメモリセル１２に、第１ビット線対ＢＬＡ，ＸＢＬＡの電位に基づくデータ（メモリ情報）が記憶される。
【０００７】
メモリセル１２に記憶された情報は、図示しない行デコーダによる第２ワード線ＷＬＢの駆動により第２ビット線対ＢＬＢ，ＸＢＬＢに読み出される。データ読み出し回路１４はセンスアンプ及びラッチ回路から構成されている。センスアンプは、メモリセル１２に記憶された情報により第２ビット線対ＢＬＢ，ＸＢＬＢに発生する微少な電位差を増幅し、ラッチ回路はその増幅信号をラッチして１ビットのリードデータＲＤを出力する。ラッチ回路にてデータがラッチされると、センスアンプはその動作が停止される。
【０００８】
【発明が解決しようとする課題】
このように構成されたマルチポートメモリ１０において、Ｂポートに読み出されたリードデータＲＤを、Ａポートから同一アドレスのメモリセル１２に書き込まれたライトデータＷＤと同一値に更新することが要求される。その要求のために、マルチポートメモリ１０は、アドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７を備えている。
【０００９】
アドレス比較回路１５は、書き込みアドレスと読み出しアドレスとを比較し、それに基づく比較信号Ｓ１をデータ更新回路１７に出力する。ライト検出回路１６は、他のポート（図１０の場合はＡポート）にてデータが書き込まれたか否かを検出し、それに基づく検出信号Ｓ２をデータ更新回路１７に出力する。
【００１０】
データ更新回路１７は、両信号Ｓ１，Ｓ２に基づいて、書き込み及び読み出しアドレスが同一かつデータが書き込まれた時に活性化信号Ｓ３を出力する。データ読み出し回路１４のセンスアンプは、活性化信号Ｓ３に応答して動作を開始する。
【００１１】
この時、書き込み及び読み出しアドレスが同一であるため、ライトデータＷＤが書き込まれるメモリセル１２が接続された第１及び第２ワード線ＷＬＡ，ＷＬＢはともに活性化している。従って、第２ビット線対ＢＬＢ，ＸＢＬＢには、第１ビット線対ＢＬＡ，ＸＢＬＡの電位、即ちライトデータＷＤに対応する電位差が生じている。このため、センスアンプは、第２ビット線対ＢＬＢ，ＸＢＬＢの電位差を増幅し、それによりラッチ回路はライトデータＷＤと同一値の信号をラッチしてリードデータＲＤを出力する。
【００１２】
しかしながら、高速化等を目的としてポート数を増加させると、それに応じてアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７を設けなければならない。これにより、マルチポートメモリ１０の高集積化が妨げられるとい問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は高集積化が可能で複数のポートを持つメモリ回路を備えた半導体記憶装置及びその出力データ更新方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、前記出力データはセンスアンプとラッチ回路を備えたデータ読み出し回路から出力され、前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、確実に出力データが更新される。
【００１５】
請求項２に記載の発明は、出力データは前記第２のビット線に接続されたナンド回路からなるラッチ回路を備えたデータ読み出し回路から出力され、前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、出力データを更新するのに要する時間が短縮される。
【００１６】
請求項３に記載の発明は、前記第２のビット線に接続され、該第２のビット線のレベルに基づいて前記出力データを出力するデータ読み出し回路と、前記出力データを保持するデータ保持回路と、前記第２のビット線に接続され、該第２のビット線のレベルに基づいて同一アドレスのメモリセルのデータが更新されたか否かを検出するデータ更新検出回路と、前記検出結果に基づいて、前記メモリセルのデータが更新された場合に前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新するデータ更新回路とを備えた。更新のための回路構成が簡略化され、高集積化が可能になり、確実に出力データが更新される。
【００１７】
請求項４に記載の発明のように、前記第２のビット線は前記メモリセルに接続された第２のビット線対であり、前記データ更新検出回路は、第２のビット線対のレベルが共に所定レベルの時に前記データ読み出し回路のデータを更新するように更新信号を生成し、前記データ更新回路は、前記更新信号及び前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新する。
【００１８】
請求項５に記載の発明のように、前記データ読み出し回路は、前記ビット線対の電位差を増幅するセンスアンプと、前記センスアンプの出力データをラッチするラッチ回路とを備え、前記データ更新回路は前記ラッチ回路のデータを更新する。
【００１９】
請求項６に記載の発明のように、前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、前記データ更新回路は、前記データ保持回路のデータに基づいて前記データ読み出し回路のデータを所定値に更新する第１の更新回路と、前記データ保持回路のデータの基づいて前記データ読み出し回路のデータを前記第１の更新回路が更新するデータの反転値に更新する第２の更新回路とから構成される。
【００２０】
請求項７に記載の発明のように、前記データ読み出し回路は、インバータ回路からなるラッチ回路と、前記ラッチ回路と前記センスアンプとの間に接続されたトランスファゲートとを備え、前記第１及び第２の更新回路は、前記ラッチ回路と前記トランスファゲートとの間のノードに接続され、該ノードの電位を変更してデータを更新する。
【００２１】
請求項８に記載の発明のように、前記データ読み出し回路は前記第２のビット線対に接続されたナンド回路からなるラッチ回路から構成される。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、出力データを更新するのに要する時間が短縮される。
【００２２】
請求項９に記載の発明のように、前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、前記データ更新回路は、前記第１の保持データ及び更新信号に応答して前記ビット線のレベル変化を加速する第１の更新回路と、前記第２の保持データ及び更新信号に応答して前記反転ビット線のレベル変化を加速する第２の更新回路とから構成されている。
【００２３】
請求項１０に記載の発明のように、マルチポートメモリやディレイラインにおける出力データの更新を確実に、又は更新速度を早くする。
【００２４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００２５】
図１は、半導体記憶装置としてデュアルポートメモリに具体化した本実施形態を示す概略ブロック回路図である。
デュアルポートメモリ２０は、メモリセルアレイ２１に対するライト／リード機能の為のポート（入出力ポート、以下Ａポートという）と、リード機能のみのポート（出力専用ポート、以下Ｂポートという）を持つ。
【００２６】
デュアルポートメモリ２０は、Ａポートのための制御回路２２、行デコーダ２３、列デコーダ２４、データ書き込み／読み出し回路２５を有する。また、デュアルポートメモリ２０は、Ｂポートのための制御回路２６、行デコーダ２７、列デコーダ２８、データ読み出し回路２９を有する。
【００２７】
メモリセルアレイ２１は、複数の第１ワード線ＷＬＡによりＡポート行デコーダ２３に接続され、複数の第１ビット線対ＢＬＡ，ＸＢＬＡによりＡポート列デコーダ２４に接続される。また、メモリセルアレイ２１は、複数の第２ワード線ＷＬＢによりＢポート行デコーダ２７に接続され、複数の第２ビット線対ＢＬＢ，ＸＢＬＢによりＢポート列デコーダ２８に接続される。
【００２８】
Ａポート制御回路２２は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて行デコーダ２３、列デコーダ２４、データ書き込み／読み出し回路２５のために生成した制御信号Ｓ１１Ａ，Ｓ１２Ａ，Ｓ１３Ａを出力する。
【００２９】
Ａポート行デコーダ２３は、制御信号Ｓ１１Ａに応答して取り込んだＡポートのためのロウアドレス信号ＲＡＡをデコードして複数の第１ワード線ＷＬＡのうちの１本を活性化する。
【００３０】
Ａポート列デコーダ２４は、制御信号Ｓ１２Ａに応答して取り込んだＡポートのためのコラムアドレス信号ＣＡＡをデコードして複数の第１ビット線対ＢＬＡ，ＸＢＬＡのうちの１組をデータ書き込み／読み出し回路２５に接続する。
【００３１】
データ書き込み／読み出し回路２５は、制御信号Ｓ１３Ａに応答してライト／リード動作する。同回路２５は、ライト動作時に入力データＤＩに基づいて、列デコーダ２４により接続される第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。これにより、駆動された第１ビット線対ＢＬＡ，ＸＢＬＡと活性化された第１ワード線ＷＬＡとの交点に接続されたメモリセルに入力データＤＩが記憶される。
【００３２】
また、リード動作時に、活性化された第１ワード線ＷＬＡに接続された複数のメモリセルは、記憶したデータにより第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。データ書き込み／読み出し回路２５は、列デコーダ２４により接続された第１ビット線対ＢＬＡ，ＸＢＬＡの電位差を増幅して生成した第１出力データＤＯＡを出力する。
【００３３】
Ｂポート制御回路２６は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて行デコーダ２７、列デコーダ２８、データ読み出し回路２９のために生成した制御信号Ｓ１１Ｂ，Ｓ１２Ｂ，Ｓ１３Ｂを出力する。
【００３４】
Ｂポート行デコーダ２７は、制御信号Ｓ１１Ｂに応答して取り込んだＢポートのためのロウアドレス信号ＲＡＢをデコードして複数の第２ワード線ＷＬＢのうちの１本を活性化する。この活性化された第２ワード線ＷＬＢに接続された複数のメモリセルは、記憶したデータにより、第２ビット線対ＢＬＢ，ＸＢＬＢを駆動する。
【００３５】
Ｂポート列デコーダ２８は、制御信号Ｓ１２Ｂに応答して取り込んだＢポートのためのコラムアドレス信号ＣＡＢをデコードして複数の第２ビット線対ＢＬＢ，ＸＢＬＢのうちの１組をデータ読み出し回路２９に接続する。
【００３６】
データ読み出し回路２９は、制御信号Ｓ１３Ｂに応答して列デコーダ２８により接続される第２ビット線対ＢＬＢ，ＸＢＬＢの電位差を増幅して生成した第２出力データＤＯＢを出力する。
【００３７】
尚、本実施形態のデュアルポートメモリ２０は、同期型半導体記憶装置（ＳＲＡＭ）であり、Ａポート制御回路２２及びＢポート制御回路２６は、内部クロック信号を含む複数の信号からなる制御信号Ｓ１１Ａ〜Ａ１３Ａ，Ｓ１１Ｂ〜Ｓ１３Ｂを生成する。従って、それらを受ける各回路２３〜２５，２７〜２９は、クロック信号ＣＫに同期して動作する。
【００３８】
図２は、デュアルポートメモリ２０の一部ブロック回路図であり、Ｂポートにおけるデータ更新に係る一部ブロック回路図である。尚、図２は、図１の列デコーダ２８を省略してある。
【００３９】
メモリセルアレイ２１は、マトリックス状に配列された複数のメモリセル３１を含み、各列を構成する複数のメモリセル３１は、それぞれ第１ビット線対ＢＬＡ，ＸＢＬＡ及び第２ビット線対ＢＬＢ，ＸＢＬＢに接続されている。また、各行を構成するメモリセル３１は、同一の第１ワード線ＷＬＡ及び第２ワード線ＷＬＢに接続されている。尚、図２には、第１ビット線対ＢＬＡ，ＸＢＬＡと第２ビット線対ＢＬＢ，ＸＢＬＢに接続された３つのメモリセル３１が示されている。
【００４０】
本実施形態のメモリセル３１はツイン構成のオープンドレイン型セルであり、第２ビット線対ＢＬＢ，ＸＢＬＢにはレベル保持回路３２が接続されている。レベル保持回路３２は、メモリセル３１のデータを更新した場合に、読み出しによってディスチャージされた一方のビット線ＢＬＢ（又は反転ビット線ＸＢＬＢ）をチャージしてレベルを反転するために設けられている。
【００４１】
図３に示すように、メモリセル３１は１０トランジスタ構成のメモリセルであり、２個のＣＭＯＳ型インバータ回路３３，３４（４個のＭＯＳトランジスタ）、６個のＮチャネルＭＯＳトランジスタＱ１〜Ｑ６から構成されている。
【００４２】
第１インバータ回路３３の出力端子は第２インバータ回路３４の入力端子に接続され、第２インバータ回路３４の出力端子は第１インバータ回路３３の入力端子に接続されている。
【００４３】
第１ＮＭＯＳトランジスタＱ１はゲートが第１ワード線ＷＬＡに接続され、第１ワード線ＷＬＡの信号論理に対応して第１インバータ回路３３の入力端子と第２インバータ回路３４の出力端子との間の第１ノードＮ１と第１反転ビット線ＸＢＬＡとを接続する。第２ＮＭＯＳトランジスタＱ２はゲートが第１ワード線ＷＬＡに接続され、第１ワード線ＷＬＡの信号論理に対応して第１インバータ回路３３の出力端子と第２インバータ回路３４の入力端子との間の第２ノードＮ２と第１ビット線ＢＬＡとを接続する。
【００４４】
第３及び第４ＮＭＯＳトランジスタＱ３，Ｑ４は、ゲートが第１及び第２ノードＮ１，Ｎ２にそれぞれ接続され、ソースが低電位電源ＶSSに接続されている。第５ＮＭＯＳトランジスタＱ５はゲートが第２ワード線ＷＬＢに接続され、第２ワード線ＷＬＢの信号論理に対応して第３ＮＭＯＳトランジスタＱ３のドレインと第２ビット線ＢＬＢとを接続する。第６ＮＭＯＳトランジスタＱ６はゲートが第２ワード線ＷＬＢに接続され、第２ワード線ＷＬＢの信号論理に対応して第４ＮＭＯＳトランジスタＱ４のドレインと第２反転ビット線ＸＢＬＢとを接続する。
【００４５】
レベル保持回路３２は第１及び第２ＰチャネルＭＯＳトランジスタＱ７，Ｑ８から構成される。第１ＰＭＯＳトランジスタＱ７は、ソースが高電位電源ＶDDに接続され、ドレインがビット線ＢＬＢに接続され、ゲートが反転ビット線ＸＢＬＢに接続されている。第２ＰＭＯＳトランジスタＱ８は、ソースが高電位電源ＶDDに接続され、ドレインが反転ビット線ＸＢＬＢに接続され、ゲートがビット線ＢＬＢに接続されている。
【００４６】
データの更新、即ちメモリセル３１からデータをＢポートへ読み出した後、Ａポートからデータを書き込む場合の動作を、図４に従って説明する。
メモリセル３１がデータ”０”を保持した状態では、第１ノードＮ１の電位はＬレベル、第２ノードＮ２の電位はＨレベルにあり、これにより第３ＮＭＯＳトランジスタＱ３がオフ、第４ＮＭＯＳトランジスタＱ４がオンしている。第２ビット線対ＢＬＢ，ＸＢＬＢは図示しないプリチャージ回路により所定電位（高電位電源ＶDDレベルであり、Ｈレベル）にプリチャージされている。
【００４７】
第２ワード線ＷＬＢが駆動されてその信号論理がＨレベルになると、それに応答して第５及び第６ＮＭＯＳトランジスタＱ５，Ｑ６がオンする。すると、第２反転ビット線ＸＢＬＢはオンした第６及び第４ＮＭＯＳトランジスタＱ６，Ｑ４を介して低電位電源ＶSSに接続され、ディスチャージされる。これに応答してレベル保持回路３２の第１ＰＭＯＳトランジスタＱ７がオンし、第２ビット線ＢＬＢをＨレベルに保つ。
【００４８】
このメモリセル３１にデータ”１”をＡポートから書き込む、即ち、図１のデータ書き込み／読み出し回路２５は、第１ビット線ＢＬＡをＬレベル、第１反転ビット線ＸＢＬＡをＨレベルに駆動する。それにより、メモリセル３１の第１ノードＮ１の電位はＨレベルとなり、第２ノードＮ２の電位はＬレベルとなる。これら第１及び第２ノードＮ１，Ｎ２の電位によって第３ＮＭＯＳトランジスタＱ３はオンし、第４ＮＭＯＳトランジスタＱ４はオフする。
【００４９】
この時、第２ワード線ＷＬＢにより第５及び第６ＮＭＯＳトランジスタＱ５，Ｑ６がオンしているため、メモリセル３１は第２ビット線ＢＬＢをディスチャージする。これに応答してレベル保持回路３２の第２ＰＭＯＳトランジスタＱ８がオンする。これにより、第２反転ビット線ＸＢＬＢはチャージされ、その電位はＨレベルになる。
【００５０】
尚、メモリセル３１がデータ”１”を保持し、それをＡポートから書き込んだデータ”０”に更新する場合については、上記と同様であるため説明を省略する。
【００５１】
このように、レベル保持回路３２は、メモリセル３１からデータを読み出す際に、一方の第２ビット線ＢＬＢ（又は第２反転ビット線ＸＢＬＢ）をＨレベルに保つ。また、レベル保持回路３２は、メモリセル３１のデータを更新する際に、読み出しによりディスチャージされた一方の第２ビット線ＢＬＢ（又は第２反転ビット線ＸＢＬＢ）をチャージする。
【００５２】
次に、図１のデータ読み出し回路２９について説明する。
データ読み出し回路２９は、図２に示すように、データ読み出し回路４１、データ更新検出回路４２、データ保持回路４３、データ更新回路４４を含む。第２ビット線対ＢＬＢ，ＸＢＬＢにはデータ読み出し回路４１とデータ更新検出回路４２が接続されている。
【００５３】
データ読み出し回路４１はラッチ機能を持ち、第２ビット線対ＢＬＢ，ＸＢＬＢに生じる電位差を増幅した信号をラッチする。そして、データ読み出し回路４１は、ラッチした信号を第２出力データＤＯＢとして出力するとともに、ラッチした信号を保持データＤＯ１としてデータ保持回路４３に出力する。
【００５４】
データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位に基づいて、メモリセル３１に対するデータ更新の有無を検出して検出信号ＳＭをデータ保持回路４３及びデータ更新回路４４に出力する。
【００５５】
本実施形態では、図４に示すように、メモリセル３１のデータが更新された場合、第２ビット線対ＢＬＢ，ＸＢＬＢの電位は、所定の期間共にＬレベルになる。これに対応して、データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位が共にＬレベルになるか否かを検出し、共にＬレベルの場合にはＨレベルの検出信号ＳＭを、何れか一方がＨレベルの場合にはＬレベルの検出信号ＳＭを出力する。
【００５６】
データ保持回路４３は、データ読み出し回路４１からの保持データＤＯ１を入力してこれを保持する。そして、データ保持回路４３は、データ更新検出回路４２からのＨレベルの検出信号ＳＭに応答して保持したデータＤＯ２をデータ更新回路４４に出力する。
【００５７】
データ更新回路４４は、データ更新検出回路４２からのＨレベルの検出信号ＳＭに応答し、データ保持回路４３からのデータＤＯ２に基づいてデータ読み出し回路４１に保持されたデータを更新する。データ保持回路４３には、リード動作によってメモリセル３１から読み出されたデータが保持されている。そして、データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位、即ち同一アドレスのメモリセル３１に書き込まれたデータに対応する。従って、データ保持回路４３に保持されたデータに基づいてデータ読み出し回路４１のデータを更新することは、メモリセル３１に書き込まれたデータによってデータ読み出し回路４１に保持されたデータを書き換える（更新する）ことと実質的に等しい。
【００５８】
このように、データ読み出し回路２９は、メモリセル３１のデータが更新された場合に、その更新より先に読み出され記憶したデータに基づいて、第２出力データＤＯＢをメモリセル３１へ書き込んだデータに更新する。
【００５９】
次に、データ読み出し回路２９を構成する各回路４１〜４４の構成を、図５に従って説明する。
データ読み出し回路４１は、センスアンプ４５とラッチ回路４６とから構成されている。センスアンプ４５はメモリセル３１から読み出したデータにより第２ビット線対ＢＬＢ，ＸＢＬＢに生じる微少な電位差を増幅し、その増幅信号に応じたレベルを持つ信号Ｓ２１をラッチ回路４６に出力する。例えば、第２ビット線ＢＬＢがＨレベル、第２反転ビット線ＸＢＬＢがＬレベルの場合、Ｈレベルの信号Ｓ２１を出力する。
【００６０】
ラッチ回路４６はトランスファゲート５１と第１及び第２インバータ回路５２，５３から構成される。トランスファゲート５１は、ゲートに内部クロック信号ＩＣＫが供給されるＰＭＯＳトランジスタと、ゲートに反転内部クロック信号ＸＩＣＫが供給されるＮＭＯＳトランジスタとから構成される。内部クロック信号ＩＣＫ及び反転内部クロック信号ＸＩＣＫは、図１のＢポート制御回路２６からデータ読み出し回路２９に供給される制御信号Ｓ１３Ｂに含まれ、クロック信号ＣＫに基づいて生成されている。トランスファゲート５１は、内部クロック信号ＩＣＫ，ＸＩＣＫに応答してオン・オフし、オンしたトランスファゲート５１は第１インバータ回路５２の入力端子をセンスアンプ４５に接続する。
【００６１】
尚、トランスファゲート５１をオン・オフする信号は同期型半導体装置の場合には上記の内部クロック信号ＩＣＫ，ＸＩＣＫであるが、非同期半導体装置の場合にはアドレス遷移に基づく制御信号が供給される。
【００６２】
第１インバータ回路５２の出力端子は第２インバータ回路５３の入力端子に接続され、その第２インバータ回路５３の出力端子は第１インバータ回路５２の入力端子に接続されている。
【００６３】
このように構成されたラッチ回路４６は、センスアンプ４５からの信号Ｓ２１を内部クロック信号ＩＣＫ，ＸＩＣＫに取り込んでラッチし、そのラッチ信号を第２出力データＤＯＢとして出力する。
【００６４】
データ更新検出回路４２は、ナンド回路５４〜５６、インバータ回路５７から構成される。第１ナンド回路５４は２入力素子であり、一方の入力端子には第２ビット線ＢＬＢが接続され、他方の入力端子には第２ナンド回路５５の出力端子が接続されている。第２ナンド回路５５は２入力素子であり、一方の入力端子には第２反転ビット線ＸＢＬＢが接続され、他方の入力端子には第１ナンド回路５４の出力端子が接続されている。従って、第１及び第２ナンド回路５４，５５はラッチ回路を構成する。このラッチ回路の出力端子、即ち第１及び第２ナンド回路５４，５５の出力端子は第３ナンド回路５６の２つの入力端子にそれぞれ接続されている。
【００６５】
第３ナンド回路５６の出力端子はインバータ回路５７の入力端子に接続され、そのインバータ回路５７から検出信号ＳＭがデータ保持回路４３とデータ更新回路４４に出力される。また、第３ナンド回路５６とインバータ回路５７の間のノードから反転検出信号ＸＳＭがデータ保持回路４３に出力される。
【００６６】
このように構成されたデータ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢのうちの一方がＨレベルの時には第３ナンド回路５６からＨレベルの反転検出信号ＸＳＭを出力し、インバータ回路５７からＬレベルの検出信号ＳＭを出力する。そして、第２ビット線対ＢＬＢ，ＸＢＬＢが共にＬレベルの場合、第３ナンド回路５６からＬレベルの反転検出信号ＸＳＭを出力し、インバータ回路５７からＨレベルの検出信号ＳＭを出力する。
【００６７】
データ保持回路４３は、２つのＰＭＯＳトランジスタＱ１１，Ｑ１２、２つのＮＭＯＳトランジスタＱ１３，Ｑ１４、３つのインバータ回路５８〜６０から構成される。
【００６８】
第１ＰＭＯＳトランジスタＱ１１と第１ＮＭＯＳトランジスタＱ１３のゲートには保持データＤＯＢが供給されている。第１ＰＭＯＳトランジスタＱ１１のソースは高電位電源ＶDDに接続され、第１ＮＭＯＳトランジスタＱ１３のソースは低電位電源ＶSSに接続されている。両トランジスタＱ１１，Ｑ１３のドレイン間には、第２ＰＭＯＳトランジスタＱ１２と第２ＮＭＯＳトランジスタＱ１４が接続されている。第２ＰＭＯＳトランジスタＱ１２のゲートには検出信号ＳＭが供給され、第２ＮＭＯＳトランジスタＱ１４のゲートには反転検出信号ＸＳＭが供給されている。第２ＰＭＯＳトランジスタＱ１２と第２ＮＭＯＳトランジスタＱ１４の間の接続ノードは第１インバータ回路５８の入力端子に接続されている。
【００６９】
第１インバータ回路５８の出力端子は第２及び第３インバータ回路５９，６０の入力端子に接続され、第２インバータ回路５９の出力端子は第１インバータ回路５８の入力端子に接続されている。第１インバータ回路５８から第１保持データＤＯ２ａが出力され、第３インバータ回路６０から第２保持データＤＯ２ｂが出力される。
【００７０】
このように構成されたデータ保持回路４３は、トランジスタＱ１１〜Ｑ１４により検出信号ＳＭ，ＸＳＭに応答して動作するインバータ回路により保持データＤＯＢを反転したデータを第１及び第２インバータ回路５８，５９よりなるラッチ回路にて保持し、その保持したデータに基づいて第１インバータ回路５８から第１保持データＤＯ２ａを出力するとともに、その保持データＤＯ２ａを論理反転した第２保持データＤＯ２ｂを第３インバータ回路６０から出力する。
【００７１】
データ更新回路４４は、第１及び第２更新回路４４ａ，４４ｂから構成される。第１更新回路４４ａは、ナンド回路６１とＰＭＯＳトランジスタＱ１５から構成される。ナンド回路６１には検出信号ＳＭと第１保持データＤＯ２ａが入力され、出力端子はＰＭＯＳトランジスタＱ１５のゲートに接続されている。ＰＭＯＳトランジスタＱ１５のソースは高電位電源ＶDDに接続され、ドレインはラッチ回路４６のトランスファゲート５１と第１インバータ回路５２の間の接続ノードＮ１１に接続されている。
【００７２】
ナンド回路６１は、検出信号ＳＭ及び第１保持データＤＯ２ａが共にＨレベルの時にＬレベルの信号をＰＭＯＳトランジスタＱ１５のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ１５はノードＮ１１を高電位電源ＶDDに接続する。Ｈレベルの第１保持データＤＯ２ａは、ノードＮ１１の電位がＬレベルのときにデータ保持回路４３から出力され、そのノードＮ１１の電位によりＨレベルの第２出力データＤＯＢが出力される。従って、第１更新回路４４ａは、Ｈレベルの第１保持データＤＯ２ａに応答してノードＮ１１の電位をＨレベルに変更する、即ち第２出力データＤＯＢをＬレベルに更新する。
【００７３】
第２更新回路４４ｂは、ナンド回路６２、インバータ回路６３、ＮＭＯＳトランジスタＱ１６から構成される。ナンド回路６２には検出信号ＳＭと第２保持データＤＯ２ｂが入力され、出力端子はインバータ回路６３の入力端子に接続され、そのインバータ回路６３の出力端子がＮＭＯＳトランジスタＱ１６のゲートに接続されている。ＮＭＯＳトランジスタＱ１６のソースは低電位電源ＶSSに接続され、ドレインはノードＮ１１に接続されている。
【００７４】
ナンド回路６２は、検出信号ＳＭ及び第２保持データＤＯ２ｂが共にＨレベルの時にＬレベルの信号をインバータ回路６３に出力し、そのインバータ回路６３はＨレベルの信号をＮＭＯＳトランジスタＱ１６のゲートに供給する。それによりオンしたＮＭＯＳトランジスタＱ１６はノードＮ１１を低電位電源ＶSSに接続する。Ｈレベルの第２保持データＤＯ２ｂは、ノードＮ１１の電位がＨレベルのときにデータ保持回路４３から出力され、そのノードＮ１１の電位によりＬレベルの第２出力データＤＯＢが出力される。従って、第２更新回路４４ｂは、Ｈレベルの第２保持データＤＯ２ｂに応答してノードＮ１１の電位をＬレベルに変更する、即ち第２出力データＤＯＢをＨレベルに更新する。
【００７５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）データ読み出し回路４１は第２ビット線対ＢＬＢ，ＸＢＬＢに接続され、該第２ビット線対ＢＬＢ，ＸＢＬＢのレベルに基づいて第２出力データＤＯＢを出力する。データ更新検出回路４２は第２ビット線対ＢＬＢ，ＸＢＬＢに接続され、該第２ビット線対ＢＬＢ，ＸＢＬＢのレベルに基づいて同一アドレスのメモリセル３１のデータが更新されたか否かを検出し、検出信号ＳＭを出力する。データ保持回路４３は検出信号ＳＭに応答して保持したデータを第１及び第２保持データＤＯ２ａ，ＤＯ２ｂとして出力し、第１及び第２更新回路４４ａ，４４ｂからなるデータ更新回路４４は、検出信号ＳＭと第１及び第２保持データＤＯ２ａ，ＤＯ２ｂに応答してデータ読み出し回路４１（ラッチ回路４６）の出力データを更新するようにした。データ更新検出回路４２、データ保持回路４３及びデータ更新回路４４の回路規模は、従来のアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７のそれに比べて遙かに小さい。従って、ポート数を増加させても、データ更新のための部分の回路規模を小さくすることができる。これにより、センスアンプ４５及びラッチ回路４６を用いたデータ読み出し回路４１を備えたデュアルポートメモリ２０においても高集積化を図ることができる。
【００７６】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６，図７に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００７７】
図６は、半導体記憶装置としてデュアルポートメモリに具体化した本実施形態の一部回路図であり、本実施形態のデータ読み出し回路７０の構成を説明する回路図である。
【００７８】
データ読み出し回路７０は、データ読み出し回路７１、データ更新検出回路７２、データ保持回路７３、データ更新回路としての第１及び第２更新回路７４，７５、インバータ回路７６を含む。
【００７９】
データ読み出し回路７１は、２つのナンド回路８１，８２からなるラッチ回路である。第１ナンド回路８１は２入力素子であり、一方の入力端子には第２ビット線ＢＬＢが接続され、他方の入力端子には第２ナンド回路８２の出力端子が接続されている。第２ナンド回路８２は２入力素子であり、一方の入力端子には第２反転ビット線ＸＢＬＢが接続され、他方の入力端子には第１ナンド回路８１の出力端子が接続されている。
【００８０】
データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位に対応してラッチし、第１の保持データとしての第１及び第２保持データＤＯ３ａ，ＤＯ３ｂを第１及び第２ナンド回路８１，８２から出力する。そして、第２ナンド回路８２の出力端子にはインバータ回路７６の入力端子が接続され、そのインバータ回路７６から第２出力データＤＯＢが出力される。
【００８１】
データ更新検出回路７２は、データ読み出し回路７１とアンド回路８３とから構成される。即ち、データ更新検出回路７２は、データ読み出し回路７１を構成するナンド回路８１，８２と、それらの出力端子に入力端子が接続されたアンド回路８３から構成されている。データ更新検出回路７２は、第１及び第２ナンド回路８１，８２の出力信号（保持データＤＯ３ａ，ＤＯ３ｂ）、即ち第２ビット線対ＢＬＢ，ＸＢＬＢの電位に基づいてアンド回路８３から検出信号ＳＭを出力する。従って、データ更新検出回路７２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位が共にＬレベルの時にＨレベルの検出信号ＳＭを出力し、それ以外の時にＬレベルの検出信号ＳＭを出力する。
【００８２】
データ保持回路７３は、２つのナンド回路８５，８６からなるラッチ回路である。第１ナンド回路８５は２入力素子であり、一方の入力端子にはデータ読み出し回路７１から第１保持データＤＯ３ａが入力され、他方の入力端子には第２ナンド回路８６の出力端子が接続されている。第２ナンド回路８５は２入力素子であり、一方の入力端子にはデータ読み出し回路７１から第２保持データＤＯ３ｂが入力され、他方の入力端子には第１ナンド回路８５の出力端子が接続されている。
【００８３】
データ保持回路７３は、第１及び第２保持データＤＯ３ａ，ＤＯ３ｂのレベルに対応するデータをラッチし、第２の保持データとしての第３及び第４保持データＤＯ４ａ，ＤＯ４ｂを第２及び第１更新回路７４，７５に出力する。
【００８４】
第１更新回路７４は、ナンド回路８７とＰＭＯＳトランジスタＱ２１から構成される。ナンド回路８７には検出信号ＳＭと第４保持データＤＯ４ｂが入力され、出力端子はＰＭＯＳトランジスタＱ２１のゲートに接続されている。ＰＭＯＳトランジスタＱ２１のソースは高電位電源ＶDDに接続され、ドレインは第２ビット線ＢＬＢに接続されている。
【００８５】
ナンド回路８７は、検出信号ＳＭ及び第４保持データＤＯ４ｂが共にＨレベルの時にＬレベルの信号Ｓ３１をＰＭＯＳトランジスタＱ２１のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ２１は第２ビット線ＢＬＢを高電位電源ＶDDに接続する。従って、第１更新回路７４は、Ｈレベルの検出信号ＳＭ及び第４保持データＤＯ４ｂに応答して第２ビット線ＢＬＢをチャージしてその電位をＨレベルに変更する。
【００８６】
第２更新回路７５は、ナンド回路８８とＰＭＯＳトランジスタＱ２２から構成される。ナンド回路８８には検出信号ＳＭと第３保持データＤＯ４ａが入力され、出力端子はＰＭＯＳトランジスタＱ２２のゲートに接続されている。ＰＭＯＳトランジスタＱ２２のソースは高電位電源ＶDDに接続され、ドレインは第２反転ビット線ＸＢＬＢに接続されている。
【００８７】
ナンド回路８８は、検出信号ＳＭ及び第３保持データＤＯ４ａが共にＨレベルの時にＬレベルの信号Ｓ３２をＰＭＯＳトランジスタＱ２２のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ２２は第２反転ビット線ＸＢＬＢを高電位電源ＶDDに接続する。従って、第２更新回路７５は、Ｈレベルの検出信号ＳＭ及び第３保持データＤＯ４ａに応答して第２反転ビット線ＸＢＬＢをチャージしてその電位をＨレベルに変更する。
【００８８】
次に、上記のように構成されたデータ読み出し回路７０の作用を図７に従って説明する。
今、メモリセル３１にデータ”０”が記憶されている。読み出しに先立って、第２ビット線対ＢＬＢ，ＸＢＬＢは図示しないプリチャージ回路によって共にＨレベルにプリチャージされる。
【００８９】
リード動作により第２ワード線ＷＬＢが活性化されると、メモリセル３１はデータ”０”により第２反転ビット線ＸＢＬＢをディスチャージし、それの電位をＬレベルにする（図。レベル保持回路３２は、Ｌレベルの第２反転ビット線ＸＢＬＢに応答して第２ビット線ＢＬＢをＨレベルに保持する。
【００９０】
データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位により、ナンド回路８１からＬレベルの保持データＤＯ３ａを、ナンド回路８２からＨレベルの保持データＤＯ３ｂを出力する。従って、インバータ回路７６は、Ｌレベルの第２出力データＤＯＢを出力する。
【００９１】
次に、メモリセル３１のデータを”１”に更新する、即ち第１ワード線ＷＬＡが活性化されてメモリセル３１にＡポートから第１ビット線対ＢＬＡ，ＸＢＬＡを介してデータ”１”が書き込まれる。すると、その第１ビット線対ＢＬＡ，ＸＢＬＡの電位により第２ビット線ＢＬＢがディスチャージされてＬレベルへ変化する。この第２ビット線ＢＬＢの電位を受けてナンド回路８１はＨレベルの第１保持データＤＯ３ａを出力し、アンド回路８３はＨレベルの検出信号ＳＭを出力する。
【００９２】
データ保持回路７３のナンド回路８５は保持したデータによりＨレベルの第３保持データＤＯ４ａを出力している。従って、第２更新回路７５のナンド回路８８はＬレベルの制御信号Ｓ３２を出力する。これをゲートに受けるＰＭＯＳトランジスタＱ２２はオンし、第２反転ビット線ＸＢＬＢを高電位電源ＶDDに接続する。従って、第２反転ビット線ＸＢＬＢはチャージされ、その電位はＨレベルになる。
【００９３】
このとき、レベル保持回路３２は、第１ビット線ＢＬＢのレベル変化（ＨレベルからＬレベル）を受けて第２反転ビット線ＸＢＬＢをチャージする。従って、データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位により読み出しデータが自動的に更新される。
【００９４】
しかしながら、レベル保持回路３２を構成するトランジスタＱ７，Ｑ８（図３参照）は、第２反転ビット線ＸＢＬＢのレベルを保持する（Ｈレベルに保つ）ために用いられるため、それらの駆動能力は小さい。このため、レベル保持回路３２だけでは、第２反転ビット線ＸＢＬＢの電位は、図７の点線で示すように、徐々にしか上昇しないため、第２反転ビット線ＸＢＬＢをチャージしてＨレベルにするまでに時間がかかる。
【００９５】
これに対し、本実施形態では、第２反転ビット線ＸＢＬＢに接続したＰＭＯＳトランジスタＱ２２をオンさせてその第２反転ビット線ＸＬＢＬをチャージする。このＰＭＯＳトランジスタＱ２２は第２反転ビット線ＸＬＢＬをチャージするためだけに利用されるため、レベル保持回路３２のＰＭＯＳトランジスタＱ７，Ｑ８（図３参照）よりも駆動能力が大きく形成されている。
【００９６】
従って、図７に示すように、第２反転ビット線ＸＢＬＢの電位は速やかにＨレベルへ上昇し、それに応答してデータ読み出し回路７１はナンド回路８２からＬレベルの第２保持データＤＯ３ｂを出力する。即ち、本実施形態のデータ読み出し回路７０は、ナンド回路８１，８２を用いたラッチ回路であるデータ読み出し回路７１が保持するデータの更新時間を短縮する。
【００９７】
そして、第２反転ビット線ＸＢＬＢの電位がＨレベルになると、ナンド回路８２はＬレベルの第２保持データＤＯ３ｂを出力し、インバータ回路７６はＨレベルの第２出力データＤＯＢを出力する。
【００９８】
更に、データ更新検出回路７２のアンド回路８３はＬレベルの検出信号ＳＭを出力し、第２更新回路７５のナンド回路８８はＨレベルの信号Ｓ３２を出力する。これによりＰＭＯＳトランジスタＱ２２がオフする。
【００９９】
データ保持回路７３は、Ｈレベルの第１保持データＤＯ３ａとＬレベルの第２保持データＤＯ３ｂを受け、Ｌレベルの第３保持データＤＯ４ａとＨレベルの第４保持データＤＯ４ｂを出力する。
【０１００】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第一実施形態と同様に、データ更新検出回路７２、データ保持回路７３及びデータ更新回路としての第１及び第２更新回路７４，７５の回路規模は、従来のアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７のそれに比べて遙かに小さい。従って、ポート数を増加させても、データ更新のための部分の回路規模を小さくすることができる。これにより、第２ビット線対ＢＬＢ，ＸＢＬＢに接続されたラッチ回路（ナンド回路８１，８２）からなるデータ読み出し回路７１を備えたデュアルポートメモリにおいても高集積化を図ることができる。
【０１０１】
（２）第１及び第２更新回路７４，７５にて第２ビット線対ＢＬＢ，ＸＢＬＢをチャージするようにしたため、それらのレベル変更が加速され、更新検出からデータ読み出し回路７１のデータ更新に要する時間を短縮することができる。
【０１０２】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図８，図９に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１０３】
図８は、半導体記憶装置としてディレイラインに具体化した本実施形態のブロック回路図である。
ディレイライン９０は、メモリセルアレイ２１に対するライト機能のための第１のポートとしての入力専用ポート（以下、Ｗポートという）と、リード機能のための第２のポートとしての出力専用ポート（以下、Ｒポートという）を持つ。
【０１０４】
ディレイライン９０は、Ｗポートのための制御回路９１、行シフトレジスタ９２、列シフトレジスタ９３、データ書き込み回路９４を持つ。また、ディレイライン９０は、Ｒポートのための制御回路９５、行シフトレジスタ９６、データ読み出し回路９７、列シフトレジスタ９８を持つ。
【０１０５】
メモリセルアレイ２１は、複数の第１ワード線ＷＬＡによりＷポート行シフトレジスタ９２に接続され、複数の第１ビット線ＢＬＡ，ＸＢＬＡによりＷポート列シフトレジスタ９３に接続される。また、メモリセルアレイ２１は、複数の第２ワード線ＷＬＢによりＲポート行シフトレジスタ９６に接続され、複数の第２ビット線対ＢＬＢ，ＸＢＬＢによりデータ読み出し回路９７に接続される。
【０１０６】
Ｗポート制御回路９１は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて生成した各種制御信号を行シフトレジスタ９２、列シフトレジスタ９３、データ書き込み回路９４に制御信号Ｓ４１Ａ，Ｓ４２Ａ，Ｓ４３Ａをそれぞれ出力する。
【０１０７】
Ｗポート行シフトレジスタ９２は、制御信号Ｓ４１Ａに応答して、活性化する第１ワード線ＷＬＡをシフトする。Ｗポート列シフトレジスタ９３は、制御信号Ｓ４２Ａに応答して、データ書き込み回路９４に接続する第１ビット線対ＢＬＡ，ＸＢＬＡをシフト動作を行う。
【０１０８】
データ書き込み回路９４は、制御信号Ｓ４３Ａに応答してライト動作する。即ち、データ書き込み回路９４は、入力データＤＩに基づいて、列シフトレジスタ９３により接続される第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。これにより、駆動された第１ビット線対ＢＬＡ，ＸＢＬＡと活性化された第１ワード線ＷＬＡとの交点に接続されたメモリセル３１（図２参照）に入力データＤＩが記憶される。
【０１０９】
Ｒポート制御回路９５は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて生成した各種制御信号を行シフトレジスタ９６、データ読み出し回路９７、列シフトレジスタ９８に制御信号Ｓ４１Ｂ，Ｓ４２Ｂ，Ｓ４３Ｂをそれぞれ出力する。
【０１１０】
Ｒポート行シフトレジスタ９６は、制御信号Ｓ４１Ｂに応答して、活性化する第２ワード線ＷＬＢをシフトする。活性化された第２ワード線ＷＬＢに接続された複数のメモリセル３１は、記憶したデータにより複数の第２ビット線対ＢＬＢ，ＸＢＬＢを駆動する。
【０１１１】
データ読み出し回路９７は、制御信号Ｓ４２Ｂに応答してリード動作する。即ち、データ読み出し回路９７は、複数の第２ビット線対ＢＬＢ，ＸＢＬＢに生じる電位差に基づく複数のデータを保持する。
【０１１２】
Ｒポート列シフトレジスタ９８は、制御信号Ｓ４３Ｂに応答して、データ読み出し回路９７に保持された複数のデータをシフトして出力データＤＯとして出力する。
【０１１３】
これにより、活性化された第２ワード線ＷＬＢに接続された複数のメモリセル３１から一括して読み出された複数のデータが、順次出力データＤＯとして出力される。
【０１１４】
このデータ読み出し回路９７には、第一実施形態のデータ読み出し回路２９又は第二実施形態のデータ読み出し回路７０が適用される。第一実施形態のデータ読み出し回路２９を適用した場合には、高集積化を図ることができる。一方、第二実施形態のデータ読み出し回路７０を適用した場合には、高集積化とデータ更新の時間短縮を計ることができる。
【０１１５】
図９は、ディレイライン９０の動作波形図である。
尚、図９には、４つのメモリセル３１に対するライト動作及びリード動作の波形図が示されている。
【０１１６】
アドレスポインタＡＤＰは、行シフトレジスタ９２，９６により活性化された第１及び第２ワード線ＷＬＡ，ＷＬＢと、列シフトレジスタ９３，９８により選択される第１ビット線対ＢＬＡ，ＸＢＬＡ、第２ビット線対ＢＬＢ，ＸＢＬＢにより選択されるメモリセル３１の番地である。
【０１１７】
Ｗポート側では、クロック信号ＣＫが入力されるとアドレスポインタＡＤＰがインクリメントされて（＃０，＃１，＃２，＃３，＃０，・・・）のように変更され、それが示すメモリセル３１に入力データＤＩ（００，１Ｆ，Ｆ１，ＦＦ，１Ｅ，・・・）が書き込まれる。
【０１１８】
一方、Ｒポート側では、クロック信号ＣＫが入力されるとアドレスポインタＡＤＰがインクリメントされ（＃０，＃１，＃２，＃３，＃０，・・・）のように変更され、それが示すメモリセル３１に記憶されたデータ（００，１Ｆ，Ｆ１，ＦＦ，１Ｅ，・・・）が出力データＤＯとして出力される。
【０１１９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ディレイライン９０においても、メモリセルのデータ更新を検出してそのメモリセルから読み出した出力データを更新する。その結果、高集積化を図ることができる。また、データ読み出し回路９７をナンド回路からなるラッチ回路で構成した場合、出力データの更新に要する時間を短縮することができる。
【０１２０】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記各実施形態において、データ更新検出回路４２，７２は、読み出しを行っているビット線ＢＬＢ，ＸＢＬＢのレベルに基づいてメモリセル３１のデータ更新を検出することができればその構成を適宜変更して実施してもよい。また、ビット線対ＢＬＢ，ＸＢＬＢのうちの何れか一方のレベル変化により検出するように構成してもよい。
【０１２１】
・上記各実施形態は同期型半導体記憶装置に具体化したが、非同期にて動作する通常の半導体記憶装置に具体化して実施してもよい。その際、図５のトランスファゲート５１には、図示しないアドレス遷移検出回路にて生成した信号を供給する。
【０１２２】
・上記各実施形態では、１つの読み出し専用ポートを持つメモリセル３１を用いたが、複数の読み出し専用ポートを持つメモリセル、即ち、図３に示す読み出しのためのトランジスタＱ３〜Ｑ６を複数組備えたメモリセルを用いて実施してもよい。
【０１２３】
・上記各実施形態では、第２ビット線対ＢＬＢ，ＸＢＬＢをＨレベルにプリチャージしたが、Ｌレベル又は中間レベル（例えば１／２ＶDDレベル）にプリチャージする半導体記憶装置に適用しても良い。
【０１２４】
・上記各実施形態のマルチポートメモリ及びディレイラインの少なくとも一方と他の回路（例えば画像処理装置では画素演算回路）を備えた半導体装置に具体化して実施してもよい。
【０１２５】
【発明の効果】
以上詳述したように、本発明によれば、高集積化が可能で複数のポートを持つメモリ回路を備えた半導体記憶装置及びその出力データ更新方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のデュアルポートメモリのブロック回路図である。
【図２】 デュアルポートメモリの一部ブロック回路図である。
【図３】 メモリセル及びレベル保持回路の回路図である。
【図４】 読み出し及び書き込みの動作波形図である。
【図５】 読み出し回路の詳細な回路図である。
【図６】 第二実施形態のデュアルポートメモリの一部回路図である。
【図７】 第二実施形態の動作波形図である。
【図８】 第三実施形態のディレイラインのブロック回路図である。
【図９】 第三実施形態の動作波形図である。
【図１０】 従来例を示す一部ブロック回路図である。
【符号の説明】
２０ デュアルポートメモリ
３１ メモリセル
４１，７１ データ読み出し回路
４２、７２ データ更新検出回路
４３、７３ データ保持回路
４４，７４，７５ データ更新回路
９０ ディレイライン
ＢＬＡ，ＸＢＬＡ 第１のビット線（第１ビット線対）
ＢＬＢ，ＸＢＬＢ 第２のビット線（第２ビット線対）
ＷＬＡ 第１のワード線
ＷＬＢ 第２のワード線
【発明の属する技術分野】
本発明は複数のポートを持つメモリ回路を備えた半導体装置（半導体記憶装置）に係り、詳しくは１つのポートからメモリセルにライトデータが与えられる時に、当該メモリセルから既に読み出し回路に出力されたリードデータをそのライトデータにより更新する技術に関するものである。
【０００２】
複数のポートを持つメモリ回路を備えた半導体装置として、マルチポートメモリやディレイライン等がある。マルチポートメモリは、複数のアドレス及び複数のデータ入出力部を有するメモリであり、複数のプロセッサ間のメッセージ交換等の目的に用いられている。ディレイラインは、データ入力部及びデータ出力部を有するメモリであり、画像処理等に用いられている。
【０００３】
これらの半導体装置では、１つのポートからメモリセルにライトデータが与えられる時に、当該メモリセルから読み出し回路に読み出されているリードデータをそのライトデータにより更新するように構成されたものがある。
【０００４】
近年、これらの半導体装置では、高集積化や高速化が進められている。高速化のためにポート数を増加させると、ビット線数、ワード線数並びに制御回路の規模が増大し、チップ面積が増大することとなり、高集積化の妨げとなっていた。そこで、高集積化が可能で複数のポートを持つメモリ回路を備えた半導体装置が望まれている。
【０００５】
【従来の技術】
図１０は、従来のマルチポートメモリ１０の一部ブロック回路図である。
このマルチポートメモリ１０は、メモリセルアレイ１１を備え、そのメモリセルアレイ１１には複数のメモリセル１２がマトリックス状に配列されている。マルチポートメモリ１０は第１及び第２ポート（Ａポート及びＢポートという）を備え、Ａポートから入力されるデータ（ライトデータ）をメモリセル１２に書き込み、メモリセル１２から読み出したデータ（リードデータ）をＢポートから出力する。
【０００６】
データ書き込み回路１３はライトデータＷＤに基づいて第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。第１ワード線ＷＬＡは図示しない行デコーダにより駆動され、その第１ワード線ＷＬＡに接続されたメモリセル１２に、第１ビット線対ＢＬＡ，ＸＢＬＡの電位に基づくデータ（メモリ情報）が記憶される。
【０００７】
メモリセル１２に記憶された情報は、図示しない行デコーダによる第２ワード線ＷＬＢの駆動により第２ビット線対ＢＬＢ，ＸＢＬＢに読み出される。データ読み出し回路１４はセンスアンプ及びラッチ回路から構成されている。センスアンプは、メモリセル１２に記憶された情報により第２ビット線対ＢＬＢ，ＸＢＬＢに発生する微少な電位差を増幅し、ラッチ回路はその増幅信号をラッチして１ビットのリードデータＲＤを出力する。ラッチ回路にてデータがラッチされると、センスアンプはその動作が停止される。
【０００８】
【発明が解決しようとする課題】
このように構成されたマルチポートメモリ１０において、Ｂポートに読み出されたリードデータＲＤを、Ａポートから同一アドレスのメモリセル１２に書き込まれたライトデータＷＤと同一値に更新することが要求される。その要求のために、マルチポートメモリ１０は、アドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７を備えている。
【０００９】
アドレス比較回路１５は、書き込みアドレスと読み出しアドレスとを比較し、それに基づく比較信号Ｓ１をデータ更新回路１７に出力する。ライト検出回路１６は、他のポート（図１０の場合はＡポート）にてデータが書き込まれたか否かを検出し、それに基づく検出信号Ｓ２をデータ更新回路１７に出力する。
【００１０】
データ更新回路１７は、両信号Ｓ１，Ｓ２に基づいて、書き込み及び読み出しアドレスが同一かつデータが書き込まれた時に活性化信号Ｓ３を出力する。データ読み出し回路１４のセンスアンプは、活性化信号Ｓ３に応答して動作を開始する。
【００１１】
この時、書き込み及び読み出しアドレスが同一であるため、ライトデータＷＤが書き込まれるメモリセル１２が接続された第１及び第２ワード線ＷＬＡ，ＷＬＢはともに活性化している。従って、第２ビット線対ＢＬＢ，ＸＢＬＢには、第１ビット線対ＢＬＡ，ＸＢＬＡの電位、即ちライトデータＷＤに対応する電位差が生じている。このため、センスアンプは、第２ビット線対ＢＬＢ，ＸＢＬＢの電位差を増幅し、それによりラッチ回路はライトデータＷＤと同一値の信号をラッチしてリードデータＲＤを出力する。
【００１２】
しかしながら、高速化等を目的としてポート数を増加させると、それに応じてアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７を設けなければならない。これにより、マルチポートメモリ１０の高集積化が妨げられるとい問題がある。
【００１３】
本発明は上記問題点を解決するためになされたものであって、その目的は高集積化が可能で複数のポートを持つメモリ回路を備えた半導体記憶装置及びその出力データ更新方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、前記出力データはセンスアンプとラッチ回路を備えたデータ読み出し回路から出力され、前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、確実に出力データが更新される。
【００１５】
請求項２に記載の発明は、出力データは前記第２のビット線に接続されたナンド回路からなるラッチ回路を備えたデータ読み出し回路から出力され、前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、出力データを更新するのに要する時間が短縮される。
【００１６】
請求項３に記載の発明は、前記第２のビット線に接続され、該第２のビット線のレベルに基づいて前記出力データを出力するデータ読み出し回路と、前記出力データを保持するデータ保持回路と、前記第２のビット線に接続され、該第２のビット線のレベルに基づいて同一アドレスのメモリセルのデータが更新されたか否かを検出するデータ更新検出回路と、前記検出結果に基づいて、前記メモリセルのデータが更新された場合に前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新するデータ更新回路とを備えた。更新のための回路構成が簡略化され、高集積化が可能になり、確実に出力データが更新される。
【００１７】
請求項４に記載の発明のように、前記第２のビット線は前記メモリセルに接続された第２のビット線対であり、前記データ更新検出回路は、第２のビット線対のレベルが共に所定レベルの時に前記データ読み出し回路のデータを更新するように更新信号を生成し、前記データ更新回路は、前記更新信号及び前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新する。
【００１８】
請求項５に記載の発明のように、前記データ読み出し回路は、前記ビット線対の電位差を増幅するセンスアンプと、前記センスアンプの出力データをラッチするラッチ回路とを備え、前記データ更新回路は前記ラッチ回路のデータを更新する。
【００１９】
請求項６に記載の発明のように、前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、前記データ更新回路は、前記データ保持回路のデータに基づいて前記データ読み出し回路のデータを所定値に更新する第１の更新回路と、前記データ保持回路のデータの基づいて前記データ読み出し回路のデータを前記第１の更新回路が更新するデータの反転値に更新する第２の更新回路とから構成される。
【００２０】
請求項７に記載の発明のように、前記データ読み出し回路は、インバータ回路からなるラッチ回路と、前記ラッチ回路と前記センスアンプとの間に接続されたトランスファゲートとを備え、前記第１及び第２の更新回路は、前記ラッチ回路と前記トランスファゲートとの間のノードに接続され、該ノードの電位を変更してデータを更新する。
【００２１】
請求項８に記載の発明のように、前記データ読み出し回路は前記第２のビット線対に接続されたナンド回路からなるラッチ回路から構成される。これにより、更新のための回路構成が簡略化され、高集積化が可能になり、出力データを更新するのに要する時間が短縮される。
【００２２】
請求項９に記載の発明のように、前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、前記データ更新回路は、前記第１の保持データ及び更新信号に応答して前記ビット線のレベル変化を加速する第１の更新回路と、前記第２の保持データ及び更新信号に応答して前記反転ビット線のレベル変化を加速する第２の更新回路とから構成されている。
【００２３】
請求項１０に記載の発明のように、マルチポートメモリやディレイラインにおける出力データの更新を確実に、又は更新速度を早くする。
【００２４】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００２５】
図１は、半導体記憶装置としてデュアルポートメモリに具体化した本実施形態を示す概略ブロック回路図である。
デュアルポートメモリ２０は、メモリセルアレイ２１に対するライト／リード機能の為のポート（入出力ポート、以下Ａポートという）と、リード機能のみのポート（出力専用ポート、以下Ｂポートという）を持つ。
【００２６】
デュアルポートメモリ２０は、Ａポートのための制御回路２２、行デコーダ２３、列デコーダ２４、データ書き込み／読み出し回路２５を有する。また、デュアルポートメモリ２０は、Ｂポートのための制御回路２６、行デコーダ２７、列デコーダ２８、データ読み出し回路２９を有する。
【００２７】
メモリセルアレイ２１は、複数の第１ワード線ＷＬＡによりＡポート行デコーダ２３に接続され、複数の第１ビット線対ＢＬＡ，ＸＢＬＡによりＡポート列デコーダ２４に接続される。また、メモリセルアレイ２１は、複数の第２ワード線ＷＬＢによりＢポート行デコーダ２７に接続され、複数の第２ビット線対ＢＬＢ，ＸＢＬＢによりＢポート列デコーダ２８に接続される。
【００２８】
Ａポート制御回路２２は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて行デコーダ２３、列デコーダ２４、データ書き込み／読み出し回路２５のために生成した制御信号Ｓ１１Ａ，Ｓ１２Ａ，Ｓ１３Ａを出力する。
【００２９】
Ａポート行デコーダ２３は、制御信号Ｓ１１Ａに応答して取り込んだＡポートのためのロウアドレス信号ＲＡＡをデコードして複数の第１ワード線ＷＬＡのうちの１本を活性化する。
【００３０】
Ａポート列デコーダ２４は、制御信号Ｓ１２Ａに応答して取り込んだＡポートのためのコラムアドレス信号ＣＡＡをデコードして複数の第１ビット線対ＢＬＡ，ＸＢＬＡのうちの１組をデータ書き込み／読み出し回路２５に接続する。
【００３１】
データ書き込み／読み出し回路２５は、制御信号Ｓ１３Ａに応答してライト／リード動作する。同回路２５は、ライト動作時に入力データＤＩに基づいて、列デコーダ２４により接続される第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。これにより、駆動された第１ビット線対ＢＬＡ，ＸＢＬＡと活性化された第１ワード線ＷＬＡとの交点に接続されたメモリセルに入力データＤＩが記憶される。
【００３２】
また、リード動作時に、活性化された第１ワード線ＷＬＡに接続された複数のメモリセルは、記憶したデータにより第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。データ書き込み／読み出し回路２５は、列デコーダ２４により接続された第１ビット線対ＢＬＡ，ＸＢＬＡの電位差を増幅して生成した第１出力データＤＯＡを出力する。
【００３３】
Ｂポート制御回路２６は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて行デコーダ２７、列デコーダ２８、データ読み出し回路２９のために生成した制御信号Ｓ１１Ｂ，Ｓ１２Ｂ，Ｓ１３Ｂを出力する。
【００３４】
Ｂポート行デコーダ２７は、制御信号Ｓ１１Ｂに応答して取り込んだＢポートのためのロウアドレス信号ＲＡＢをデコードして複数の第２ワード線ＷＬＢのうちの１本を活性化する。この活性化された第２ワード線ＷＬＢに接続された複数のメモリセルは、記憶したデータにより、第２ビット線対ＢＬＢ，ＸＢＬＢを駆動する。
【００３５】
Ｂポート列デコーダ２８は、制御信号Ｓ１２Ｂに応答して取り込んだＢポートのためのコラムアドレス信号ＣＡＢをデコードして複数の第２ビット線対ＢＬＢ，ＸＢＬＢのうちの１組をデータ読み出し回路２９に接続する。
【００３６】
データ読み出し回路２９は、制御信号Ｓ１３Ｂに応答して列デコーダ２８により接続される第２ビット線対ＢＬＢ，ＸＢＬＢの電位差を増幅して生成した第２出力データＤＯＢを出力する。
【００３７】
尚、本実施形態のデュアルポートメモリ２０は、同期型半導体記憶装置（ＳＲＡＭ）であり、Ａポート制御回路２２及びＢポート制御回路２６は、内部クロック信号を含む複数の信号からなる制御信号Ｓ１１Ａ〜Ａ１３Ａ，Ｓ１１Ｂ〜Ｓ１３Ｂを生成する。従って、それらを受ける各回路２３〜２５，２７〜２９は、クロック信号ＣＫに同期して動作する。
【００３８】
図２は、デュアルポートメモリ２０の一部ブロック回路図であり、Ｂポートにおけるデータ更新に係る一部ブロック回路図である。尚、図２は、図１の列デコーダ２８を省略してある。
【００３９】
メモリセルアレイ２１は、マトリックス状に配列された複数のメモリセル３１を含み、各列を構成する複数のメモリセル３１は、それぞれ第１ビット線対ＢＬＡ，ＸＢＬＡ及び第２ビット線対ＢＬＢ，ＸＢＬＢに接続されている。また、各行を構成するメモリセル３１は、同一の第１ワード線ＷＬＡ及び第２ワード線ＷＬＢに接続されている。尚、図２には、第１ビット線対ＢＬＡ，ＸＢＬＡと第２ビット線対ＢＬＢ，ＸＢＬＢに接続された３つのメモリセル３１が示されている。
【００４０】
本実施形態のメモリセル３１はツイン構成のオープンドレイン型セルであり、第２ビット線対ＢＬＢ，ＸＢＬＢにはレベル保持回路３２が接続されている。レベル保持回路３２は、メモリセル３１のデータを更新した場合に、読み出しによってディスチャージされた一方のビット線ＢＬＢ（又は反転ビット線ＸＢＬＢ）をチャージしてレベルを反転するために設けられている。
【００４１】
図３に示すように、メモリセル３１は１０トランジスタ構成のメモリセルであり、２個のＣＭＯＳ型インバータ回路３３，３４（４個のＭＯＳトランジスタ）、６個のＮチャネルＭＯＳトランジスタＱ１〜Ｑ６から構成されている。
【００４２】
第１インバータ回路３３の出力端子は第２インバータ回路３４の入力端子に接続され、第２インバータ回路３４の出力端子は第１インバータ回路３３の入力端子に接続されている。
【００４３】
第１ＮＭＯＳトランジスタＱ１はゲートが第１ワード線ＷＬＡに接続され、第１ワード線ＷＬＡの信号論理に対応して第１インバータ回路３３の入力端子と第２インバータ回路３４の出力端子との間の第１ノードＮ１と第１反転ビット線ＸＢＬＡとを接続する。第２ＮＭＯＳトランジスタＱ２はゲートが第１ワード線ＷＬＡに接続され、第１ワード線ＷＬＡの信号論理に対応して第１インバータ回路３３の出力端子と第２インバータ回路３４の入力端子との間の第２ノードＮ２と第１ビット線ＢＬＡとを接続する。
【００４４】
第３及び第４ＮＭＯＳトランジスタＱ３，Ｑ４は、ゲートが第１及び第２ノードＮ１，Ｎ２にそれぞれ接続され、ソースが低電位電源ＶSSに接続されている。第５ＮＭＯＳトランジスタＱ５はゲートが第２ワード線ＷＬＢに接続され、第２ワード線ＷＬＢの信号論理に対応して第３ＮＭＯＳトランジスタＱ３のドレインと第２ビット線ＢＬＢとを接続する。第６ＮＭＯＳトランジスタＱ６はゲートが第２ワード線ＷＬＢに接続され、第２ワード線ＷＬＢの信号論理に対応して第４ＮＭＯＳトランジスタＱ４のドレインと第２反転ビット線ＸＢＬＢとを接続する。
【００４５】
レベル保持回路３２は第１及び第２ＰチャネルＭＯＳトランジスタＱ７，Ｑ８から構成される。第１ＰＭＯＳトランジスタＱ７は、ソースが高電位電源ＶDDに接続され、ドレインがビット線ＢＬＢに接続され、ゲートが反転ビット線ＸＢＬＢに接続されている。第２ＰＭＯＳトランジスタＱ８は、ソースが高電位電源ＶDDに接続され、ドレインが反転ビット線ＸＢＬＢに接続され、ゲートがビット線ＢＬＢに接続されている。
【００４６】
データの更新、即ちメモリセル３１からデータをＢポートへ読み出した後、Ａポートからデータを書き込む場合の動作を、図４に従って説明する。
メモリセル３１がデータ”０”を保持した状態では、第１ノードＮ１の電位はＬレベル、第２ノードＮ２の電位はＨレベルにあり、これにより第３ＮＭＯＳトランジスタＱ３がオフ、第４ＮＭＯＳトランジスタＱ４がオンしている。第２ビット線対ＢＬＢ，ＸＢＬＢは図示しないプリチャージ回路により所定電位（高電位電源ＶDDレベルであり、Ｈレベル）にプリチャージされている。
【００４７】
第２ワード線ＷＬＢが駆動されてその信号論理がＨレベルになると、それに応答して第５及び第６ＮＭＯＳトランジスタＱ５，Ｑ６がオンする。すると、第２反転ビット線ＸＢＬＢはオンした第６及び第４ＮＭＯＳトランジスタＱ６，Ｑ４を介して低電位電源ＶSSに接続され、ディスチャージされる。これに応答してレベル保持回路３２の第１ＰＭＯＳトランジスタＱ７がオンし、第２ビット線ＢＬＢをＨレベルに保つ。
【００４８】
このメモリセル３１にデータ”１”をＡポートから書き込む、即ち、図１のデータ書き込み／読み出し回路２５は、第１ビット線ＢＬＡをＬレベル、第１反転ビット線ＸＢＬＡをＨレベルに駆動する。それにより、メモリセル３１の第１ノードＮ１の電位はＨレベルとなり、第２ノードＮ２の電位はＬレベルとなる。これら第１及び第２ノードＮ１，Ｎ２の電位によって第３ＮＭＯＳトランジスタＱ３はオンし、第４ＮＭＯＳトランジスタＱ４はオフする。
【００４９】
この時、第２ワード線ＷＬＢにより第５及び第６ＮＭＯＳトランジスタＱ５，Ｑ６がオンしているため、メモリセル３１は第２ビット線ＢＬＢをディスチャージする。これに応答してレベル保持回路３２の第２ＰＭＯＳトランジスタＱ８がオンする。これにより、第２反転ビット線ＸＢＬＢはチャージされ、その電位はＨレベルになる。
【００５０】
尚、メモリセル３１がデータ”１”を保持し、それをＡポートから書き込んだデータ”０”に更新する場合については、上記と同様であるため説明を省略する。
【００５１】
このように、レベル保持回路３２は、メモリセル３１からデータを読み出す際に、一方の第２ビット線ＢＬＢ（又は第２反転ビット線ＸＢＬＢ）をＨレベルに保つ。また、レベル保持回路３２は、メモリセル３１のデータを更新する際に、読み出しによりディスチャージされた一方の第２ビット線ＢＬＢ（又は第２反転ビット線ＸＢＬＢ）をチャージする。
【００５２】
次に、図１のデータ読み出し回路２９について説明する。
データ読み出し回路２９は、図２に示すように、データ読み出し回路４１、データ更新検出回路４２、データ保持回路４３、データ更新回路４４を含む。第２ビット線対ＢＬＢ，ＸＢＬＢにはデータ読み出し回路４１とデータ更新検出回路４２が接続されている。
【００５３】
データ読み出し回路４１はラッチ機能を持ち、第２ビット線対ＢＬＢ，ＸＢＬＢに生じる電位差を増幅した信号をラッチする。そして、データ読み出し回路４１は、ラッチした信号を第２出力データＤＯＢとして出力するとともに、ラッチした信号を保持データＤＯ１としてデータ保持回路４３に出力する。
【００５４】
データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位に基づいて、メモリセル３１に対するデータ更新の有無を検出して検出信号ＳＭをデータ保持回路４３及びデータ更新回路４４に出力する。
【００５５】
本実施形態では、図４に示すように、メモリセル３１のデータが更新された場合、第２ビット線対ＢＬＢ，ＸＢＬＢの電位は、所定の期間共にＬレベルになる。これに対応して、データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位が共にＬレベルになるか否かを検出し、共にＬレベルの場合にはＨレベルの検出信号ＳＭを、何れか一方がＨレベルの場合にはＬレベルの検出信号ＳＭを出力する。
【００５６】
データ保持回路４３は、データ読み出し回路４１からの保持データＤＯ１を入力してこれを保持する。そして、データ保持回路４３は、データ更新検出回路４２からのＨレベルの検出信号ＳＭに応答して保持したデータＤＯ２をデータ更新回路４４に出力する。
【００５７】
データ更新回路４４は、データ更新検出回路４２からのＨレベルの検出信号ＳＭに応答し、データ保持回路４３からのデータＤＯ２に基づいてデータ読み出し回路４１に保持されたデータを更新する。データ保持回路４３には、リード動作によってメモリセル３１から読み出されたデータが保持されている。そして、データ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位、即ち同一アドレスのメモリセル３１に書き込まれたデータに対応する。従って、データ保持回路４３に保持されたデータに基づいてデータ読み出し回路４１のデータを更新することは、メモリセル３１に書き込まれたデータによってデータ読み出し回路４１に保持されたデータを書き換える（更新する）ことと実質的に等しい。
【００５８】
このように、データ読み出し回路２９は、メモリセル３１のデータが更新された場合に、その更新より先に読み出され記憶したデータに基づいて、第２出力データＤＯＢをメモリセル３１へ書き込んだデータに更新する。
【００５９】
次に、データ読み出し回路２９を構成する各回路４１〜４４の構成を、図５に従って説明する。
データ読み出し回路４１は、センスアンプ４５とラッチ回路４６とから構成されている。センスアンプ４５はメモリセル３１から読み出したデータにより第２ビット線対ＢＬＢ，ＸＢＬＢに生じる微少な電位差を増幅し、その増幅信号に応じたレベルを持つ信号Ｓ２１をラッチ回路４６に出力する。例えば、第２ビット線ＢＬＢがＨレベル、第２反転ビット線ＸＢＬＢがＬレベルの場合、Ｈレベルの信号Ｓ２１を出力する。
【００６０】
ラッチ回路４６はトランスファゲート５１と第１及び第２インバータ回路５２，５３から構成される。トランスファゲート５１は、ゲートに内部クロック信号ＩＣＫが供給されるＰＭＯＳトランジスタと、ゲートに反転内部クロック信号ＸＩＣＫが供給されるＮＭＯＳトランジスタとから構成される。内部クロック信号ＩＣＫ及び反転内部クロック信号ＸＩＣＫは、図１のＢポート制御回路２６からデータ読み出し回路２９に供給される制御信号Ｓ１３Ｂに含まれ、クロック信号ＣＫに基づいて生成されている。トランスファゲート５１は、内部クロック信号ＩＣＫ，ＸＩＣＫに応答してオン・オフし、オンしたトランスファゲート５１は第１インバータ回路５２の入力端子をセンスアンプ４５に接続する。
【００６１】
尚、トランスファゲート５１をオン・オフする信号は同期型半導体装置の場合には上記の内部クロック信号ＩＣＫ，ＸＩＣＫであるが、非同期半導体装置の場合にはアドレス遷移に基づく制御信号が供給される。
【００６２】
第１インバータ回路５２の出力端子は第２インバータ回路５３の入力端子に接続され、その第２インバータ回路５３の出力端子は第１インバータ回路５２の入力端子に接続されている。
【００６３】
このように構成されたラッチ回路４６は、センスアンプ４５からの信号Ｓ２１を内部クロック信号ＩＣＫ，ＸＩＣＫに取り込んでラッチし、そのラッチ信号を第２出力データＤＯＢとして出力する。
【００６４】
データ更新検出回路４２は、ナンド回路５４〜５６、インバータ回路５７から構成される。第１ナンド回路５４は２入力素子であり、一方の入力端子には第２ビット線ＢＬＢが接続され、他方の入力端子には第２ナンド回路５５の出力端子が接続されている。第２ナンド回路５５は２入力素子であり、一方の入力端子には第２反転ビット線ＸＢＬＢが接続され、他方の入力端子には第１ナンド回路５４の出力端子が接続されている。従って、第１及び第２ナンド回路５４，５５はラッチ回路を構成する。このラッチ回路の出力端子、即ち第１及び第２ナンド回路５４，５５の出力端子は第３ナンド回路５６の２つの入力端子にそれぞれ接続されている。
【００６５】
第３ナンド回路５６の出力端子はインバータ回路５７の入力端子に接続され、そのインバータ回路５７から検出信号ＳＭがデータ保持回路４３とデータ更新回路４４に出力される。また、第３ナンド回路５６とインバータ回路５７の間のノードから反転検出信号ＸＳＭがデータ保持回路４３に出力される。
【００６６】
このように構成されたデータ更新検出回路４２は、第２ビット線対ＢＬＢ，ＸＢＬＢのうちの一方がＨレベルの時には第３ナンド回路５６からＨレベルの反転検出信号ＸＳＭを出力し、インバータ回路５７からＬレベルの検出信号ＳＭを出力する。そして、第２ビット線対ＢＬＢ，ＸＢＬＢが共にＬレベルの場合、第３ナンド回路５６からＬレベルの反転検出信号ＸＳＭを出力し、インバータ回路５７からＨレベルの検出信号ＳＭを出力する。
【００６７】
データ保持回路４３は、２つのＰＭＯＳトランジスタＱ１１，Ｑ１２、２つのＮＭＯＳトランジスタＱ１３，Ｑ１４、３つのインバータ回路５８〜６０から構成される。
【００６８】
第１ＰＭＯＳトランジスタＱ１１と第１ＮＭＯＳトランジスタＱ１３のゲートには保持データＤＯＢが供給されている。第１ＰＭＯＳトランジスタＱ１１のソースは高電位電源ＶDDに接続され、第１ＮＭＯＳトランジスタＱ１３のソースは低電位電源ＶSSに接続されている。両トランジスタＱ１１，Ｑ１３のドレイン間には、第２ＰＭＯＳトランジスタＱ１２と第２ＮＭＯＳトランジスタＱ１４が接続されている。第２ＰＭＯＳトランジスタＱ１２のゲートには検出信号ＳＭが供給され、第２ＮＭＯＳトランジスタＱ１４のゲートには反転検出信号ＸＳＭが供給されている。第２ＰＭＯＳトランジスタＱ１２と第２ＮＭＯＳトランジスタＱ１４の間の接続ノードは第１インバータ回路５８の入力端子に接続されている。
【００６９】
第１インバータ回路５８の出力端子は第２及び第３インバータ回路５９，６０の入力端子に接続され、第２インバータ回路５９の出力端子は第１インバータ回路５８の入力端子に接続されている。第１インバータ回路５８から第１保持データＤＯ２ａが出力され、第３インバータ回路６０から第２保持データＤＯ２ｂが出力される。
【００７０】
このように構成されたデータ保持回路４３は、トランジスタＱ１１〜Ｑ１４により検出信号ＳＭ，ＸＳＭに応答して動作するインバータ回路により保持データＤＯＢを反転したデータを第１及び第２インバータ回路５８，５９よりなるラッチ回路にて保持し、その保持したデータに基づいて第１インバータ回路５８から第１保持データＤＯ２ａを出力するとともに、その保持データＤＯ２ａを論理反転した第２保持データＤＯ２ｂを第３インバータ回路６０から出力する。
【００７１】
データ更新回路４４は、第１及び第２更新回路４４ａ，４４ｂから構成される。第１更新回路４４ａは、ナンド回路６１とＰＭＯＳトランジスタＱ１５から構成される。ナンド回路６１には検出信号ＳＭと第１保持データＤＯ２ａが入力され、出力端子はＰＭＯＳトランジスタＱ１５のゲートに接続されている。ＰＭＯＳトランジスタＱ１５のソースは高電位電源ＶDDに接続され、ドレインはラッチ回路４６のトランスファゲート５１と第１インバータ回路５２の間の接続ノードＮ１１に接続されている。
【００７２】
ナンド回路６１は、検出信号ＳＭ及び第１保持データＤＯ２ａが共にＨレベルの時にＬレベルの信号をＰＭＯＳトランジスタＱ１５のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ１５はノードＮ１１を高電位電源ＶDDに接続する。Ｈレベルの第１保持データＤＯ２ａは、ノードＮ１１の電位がＬレベルのときにデータ保持回路４３から出力され、そのノードＮ１１の電位によりＨレベルの第２出力データＤＯＢが出力される。従って、第１更新回路４４ａは、Ｈレベルの第１保持データＤＯ２ａに応答してノードＮ１１の電位をＨレベルに変更する、即ち第２出力データＤＯＢをＬレベルに更新する。
【００７３】
第２更新回路４４ｂは、ナンド回路６２、インバータ回路６３、ＮＭＯＳトランジスタＱ１６から構成される。ナンド回路６２には検出信号ＳＭと第２保持データＤＯ２ｂが入力され、出力端子はインバータ回路６３の入力端子に接続され、そのインバータ回路６３の出力端子がＮＭＯＳトランジスタＱ１６のゲートに接続されている。ＮＭＯＳトランジスタＱ１６のソースは低電位電源ＶSSに接続され、ドレインはノードＮ１１に接続されている。
【００７４】
ナンド回路６２は、検出信号ＳＭ及び第２保持データＤＯ２ｂが共にＨレベルの時にＬレベルの信号をインバータ回路６３に出力し、そのインバータ回路６３はＨレベルの信号をＮＭＯＳトランジスタＱ１６のゲートに供給する。それによりオンしたＮＭＯＳトランジスタＱ１６はノードＮ１１を低電位電源ＶSSに接続する。Ｈレベルの第２保持データＤＯ２ｂは、ノードＮ１１の電位がＨレベルのときにデータ保持回路４３から出力され、そのノードＮ１１の電位によりＬレベルの第２出力データＤＯＢが出力される。従って、第２更新回路４４ｂは、Ｈレベルの第２保持データＤＯ２ｂに応答してノードＮ１１の電位をＬレベルに変更する、即ち第２出力データＤＯＢをＨレベルに更新する。
【００７５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）データ読み出し回路４１は第２ビット線対ＢＬＢ，ＸＢＬＢに接続され、該第２ビット線対ＢＬＢ，ＸＢＬＢのレベルに基づいて第２出力データＤＯＢを出力する。データ更新検出回路４２は第２ビット線対ＢＬＢ，ＸＢＬＢに接続され、該第２ビット線対ＢＬＢ，ＸＢＬＢのレベルに基づいて同一アドレスのメモリセル３１のデータが更新されたか否かを検出し、検出信号ＳＭを出力する。データ保持回路４３は検出信号ＳＭに応答して保持したデータを第１及び第２保持データＤＯ２ａ，ＤＯ２ｂとして出力し、第１及び第２更新回路４４ａ，４４ｂからなるデータ更新回路４４は、検出信号ＳＭと第１及び第２保持データＤＯ２ａ，ＤＯ２ｂに応答してデータ読み出し回路４１（ラッチ回路４６）の出力データを更新するようにした。データ更新検出回路４２、データ保持回路４３及びデータ更新回路４４の回路規模は、従来のアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７のそれに比べて遙かに小さい。従って、ポート数を増加させても、データ更新のための部分の回路規模を小さくすることができる。これにより、センスアンプ４５及びラッチ回路４６を用いたデータ読み出し回路４１を備えたデュアルポートメモリ２０においても高集積化を図ることができる。
【００７６】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６，図７に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００７７】
図６は、半導体記憶装置としてデュアルポートメモリに具体化した本実施形態の一部回路図であり、本実施形態のデータ読み出し回路７０の構成を説明する回路図である。
【００７８】
データ読み出し回路７０は、データ読み出し回路７１、データ更新検出回路７２、データ保持回路７３、データ更新回路としての第１及び第２更新回路７４，７５、インバータ回路７６を含む。
【００７９】
データ読み出し回路７１は、２つのナンド回路８１，８２からなるラッチ回路である。第１ナンド回路８１は２入力素子であり、一方の入力端子には第２ビット線ＢＬＢが接続され、他方の入力端子には第２ナンド回路８２の出力端子が接続されている。第２ナンド回路８２は２入力素子であり、一方の入力端子には第２反転ビット線ＸＢＬＢが接続され、他方の入力端子には第１ナンド回路８１の出力端子が接続されている。
【００８０】
データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位に対応してラッチし、第１の保持データとしての第１及び第２保持データＤＯ３ａ，ＤＯ３ｂを第１及び第２ナンド回路８１，８２から出力する。そして、第２ナンド回路８２の出力端子にはインバータ回路７６の入力端子が接続され、そのインバータ回路７６から第２出力データＤＯＢが出力される。
【００８１】
データ更新検出回路７２は、データ読み出し回路７１とアンド回路８３とから構成される。即ち、データ更新検出回路７２は、データ読み出し回路７１を構成するナンド回路８１，８２と、それらの出力端子に入力端子が接続されたアンド回路８３から構成されている。データ更新検出回路７２は、第１及び第２ナンド回路８１，８２の出力信号（保持データＤＯ３ａ，ＤＯ３ｂ）、即ち第２ビット線対ＢＬＢ，ＸＢＬＢの電位に基づいてアンド回路８３から検出信号ＳＭを出力する。従って、データ更新検出回路７２は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位が共にＬレベルの時にＨレベルの検出信号ＳＭを出力し、それ以外の時にＬレベルの検出信号ＳＭを出力する。
【００８２】
データ保持回路７３は、２つのナンド回路８５，８６からなるラッチ回路である。第１ナンド回路８５は２入力素子であり、一方の入力端子にはデータ読み出し回路７１から第１保持データＤＯ３ａが入力され、他方の入力端子には第２ナンド回路８６の出力端子が接続されている。第２ナンド回路８５は２入力素子であり、一方の入力端子にはデータ読み出し回路７１から第２保持データＤＯ３ｂが入力され、他方の入力端子には第１ナンド回路８５の出力端子が接続されている。
【００８３】
データ保持回路７３は、第１及び第２保持データＤＯ３ａ，ＤＯ３ｂのレベルに対応するデータをラッチし、第２の保持データとしての第３及び第４保持データＤＯ４ａ，ＤＯ４ｂを第２及び第１更新回路７４，７５に出力する。
【００８４】
第１更新回路７４は、ナンド回路８７とＰＭＯＳトランジスタＱ２１から構成される。ナンド回路８７には検出信号ＳＭと第４保持データＤＯ４ｂが入力され、出力端子はＰＭＯＳトランジスタＱ２１のゲートに接続されている。ＰＭＯＳトランジスタＱ２１のソースは高電位電源ＶDDに接続され、ドレインは第２ビット線ＢＬＢに接続されている。
【００８５】
ナンド回路８７は、検出信号ＳＭ及び第４保持データＤＯ４ｂが共にＨレベルの時にＬレベルの信号Ｓ３１をＰＭＯＳトランジスタＱ２１のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ２１は第２ビット線ＢＬＢを高電位電源ＶDDに接続する。従って、第１更新回路７４は、Ｈレベルの検出信号ＳＭ及び第４保持データＤＯ４ｂに応答して第２ビット線ＢＬＢをチャージしてその電位をＨレベルに変更する。
【００８６】
第２更新回路７５は、ナンド回路８８とＰＭＯＳトランジスタＱ２２から構成される。ナンド回路８８には検出信号ＳＭと第３保持データＤＯ４ａが入力され、出力端子はＰＭＯＳトランジスタＱ２２のゲートに接続されている。ＰＭＯＳトランジスタＱ２２のソースは高電位電源ＶDDに接続され、ドレインは第２反転ビット線ＸＢＬＢに接続されている。
【００８７】
ナンド回路８８は、検出信号ＳＭ及び第３保持データＤＯ４ａが共にＨレベルの時にＬレベルの信号Ｓ３２をＰＭＯＳトランジスタＱ２２のゲートに供給し、それによりオンしたＰＭＯＳトランジスタＱ２２は第２反転ビット線ＸＢＬＢを高電位電源ＶDDに接続する。従って、第２更新回路７５は、Ｈレベルの検出信号ＳＭ及び第３保持データＤＯ４ａに応答して第２反転ビット線ＸＢＬＢをチャージしてその電位をＨレベルに変更する。
【００８８】
次に、上記のように構成されたデータ読み出し回路７０の作用を図７に従って説明する。
今、メモリセル３１にデータ”０”が記憶されている。読み出しに先立って、第２ビット線対ＢＬＢ，ＸＢＬＢは図示しないプリチャージ回路によって共にＨレベルにプリチャージされる。
【００８９】
リード動作により第２ワード線ＷＬＢが活性化されると、メモリセル３１はデータ”０”により第２反転ビット線ＸＢＬＢをディスチャージし、それの電位をＬレベルにする（図。レベル保持回路３２は、Ｌレベルの第２反転ビット線ＸＢＬＢに応答して第２ビット線ＢＬＢをＨレベルに保持する。
【００９０】
データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位により、ナンド回路８１からＬレベルの保持データＤＯ３ａを、ナンド回路８２からＨレベルの保持データＤＯ３ｂを出力する。従って、インバータ回路７６は、Ｌレベルの第２出力データＤＯＢを出力する。
【００９１】
次に、メモリセル３１のデータを”１”に更新する、即ち第１ワード線ＷＬＡが活性化されてメモリセル３１にＡポートから第１ビット線対ＢＬＡ，ＸＢＬＡを介してデータ”１”が書き込まれる。すると、その第１ビット線対ＢＬＡ，ＸＢＬＡの電位により第２ビット線ＢＬＢがディスチャージされてＬレベルへ変化する。この第２ビット線ＢＬＢの電位を受けてナンド回路８１はＨレベルの第１保持データＤＯ３ａを出力し、アンド回路８３はＨレベルの検出信号ＳＭを出力する。
【００９２】
データ保持回路７３のナンド回路８５は保持したデータによりＨレベルの第３保持データＤＯ４ａを出力している。従って、第２更新回路７５のナンド回路８８はＬレベルの制御信号Ｓ３２を出力する。これをゲートに受けるＰＭＯＳトランジスタＱ２２はオンし、第２反転ビット線ＸＢＬＢを高電位電源ＶDDに接続する。従って、第２反転ビット線ＸＢＬＢはチャージされ、その電位はＨレベルになる。
【００９３】
このとき、レベル保持回路３２は、第１ビット線ＢＬＢのレベル変化（ＨレベルからＬレベル）を受けて第２反転ビット線ＸＢＬＢをチャージする。従って、データ読み出し回路７１は、第２ビット線対ＢＬＢ，ＸＢＬＢの電位により読み出しデータが自動的に更新される。
【００９４】
しかしながら、レベル保持回路３２を構成するトランジスタＱ７，Ｑ８（図３参照）は、第２反転ビット線ＸＢＬＢのレベルを保持する（Ｈレベルに保つ）ために用いられるため、それらの駆動能力は小さい。このため、レベル保持回路３２だけでは、第２反転ビット線ＸＢＬＢの電位は、図７の点線で示すように、徐々にしか上昇しないため、第２反転ビット線ＸＢＬＢをチャージしてＨレベルにするまでに時間がかかる。
【００９５】
これに対し、本実施形態では、第２反転ビット線ＸＢＬＢに接続したＰＭＯＳトランジスタＱ２２をオンさせてその第２反転ビット線ＸＬＢＬをチャージする。このＰＭＯＳトランジスタＱ２２は第２反転ビット線ＸＬＢＬをチャージするためだけに利用されるため、レベル保持回路３２のＰＭＯＳトランジスタＱ７，Ｑ８（図３参照）よりも駆動能力が大きく形成されている。
【００９６】
従って、図７に示すように、第２反転ビット線ＸＢＬＢの電位は速やかにＨレベルへ上昇し、それに応答してデータ読み出し回路７１はナンド回路８２からＬレベルの第２保持データＤＯ３ｂを出力する。即ち、本実施形態のデータ読み出し回路７０は、ナンド回路８１，８２を用いたラッチ回路であるデータ読み出し回路７１が保持するデータの更新時間を短縮する。
【００９７】
そして、第２反転ビット線ＸＢＬＢの電位がＨレベルになると、ナンド回路８２はＬレベルの第２保持データＤＯ３ｂを出力し、インバータ回路７６はＨレベルの第２出力データＤＯＢを出力する。
【００９８】
更に、データ更新検出回路７２のアンド回路８３はＬレベルの検出信号ＳＭを出力し、第２更新回路７５のナンド回路８８はＨレベルの信号Ｓ３２を出力する。これによりＰＭＯＳトランジスタＱ２２がオフする。
【００９９】
データ保持回路７３は、Ｈレベルの第１保持データＤＯ３ａとＬレベルの第２保持データＤＯ３ｂを受け、Ｌレベルの第３保持データＤＯ４ａとＨレベルの第４保持データＤＯ４ｂを出力する。
【０１００】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第一実施形態と同様に、データ更新検出回路７２、データ保持回路７３及びデータ更新回路としての第１及び第２更新回路７４，７５の回路規模は、従来のアドレス比較回路１５、ライト検出回路１６及びデータ更新回路１７のそれに比べて遙かに小さい。従って、ポート数を増加させても、データ更新のための部分の回路規模を小さくすることができる。これにより、第２ビット線対ＢＬＢ，ＸＢＬＢに接続されたラッチ回路（ナンド回路８１，８２）からなるデータ読み出し回路７１を備えたデュアルポートメモリにおいても高集積化を図ることができる。
【０１０１】
（２）第１及び第２更新回路７４，７５にて第２ビット線対ＢＬＢ，ＸＢＬＢをチャージするようにしたため、それらのレベル変更が加速され、更新検出からデータ読み出し回路７１のデータ更新に要する時間を短縮することができる。
【０１０２】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図８，図９に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１０３】
図８は、半導体記憶装置としてディレイラインに具体化した本実施形態のブロック回路図である。
ディレイライン９０は、メモリセルアレイ２１に対するライト機能のための第１のポートとしての入力専用ポート（以下、Ｗポートという）と、リード機能のための第２のポートとしての出力専用ポート（以下、Ｒポートという）を持つ。
【０１０４】
ディレイライン９０は、Ｗポートのための制御回路９１、行シフトレジスタ９２、列シフトレジスタ９３、データ書き込み回路９４を持つ。また、ディレイライン９０は、Ｒポートのための制御回路９５、行シフトレジスタ９６、データ読み出し回路９７、列シフトレジスタ９８を持つ。
【０１０５】
メモリセルアレイ２１は、複数の第１ワード線ＷＬＡによりＷポート行シフトレジスタ９２に接続され、複数の第１ビット線ＢＬＡ，ＸＢＬＡによりＷポート列シフトレジスタ９３に接続される。また、メモリセルアレイ２１は、複数の第２ワード線ＷＬＢによりＲポート行シフトレジスタ９６に接続され、複数の第２ビット線対ＢＬＢ，ＸＢＬＢによりデータ読み出し回路９７に接続される。
【０１０６】
Ｗポート制御回路９１は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて生成した各種制御信号を行シフトレジスタ９２、列シフトレジスタ９３、データ書き込み回路９４に制御信号Ｓ４１Ａ，Ｓ４２Ａ，Ｓ４３Ａをそれぞれ出力する。
【０１０７】
Ｗポート行シフトレジスタ９２は、制御信号Ｓ４１Ａに応答して、活性化する第１ワード線ＷＬＡをシフトする。Ｗポート列シフトレジスタ９３は、制御信号Ｓ４２Ａに応答して、データ書き込み回路９４に接続する第１ビット線対ＢＬＡ，ＸＢＬＡをシフト動作を行う。
【０１０８】
データ書き込み回路９４は、制御信号Ｓ４３Ａに応答してライト動作する。即ち、データ書き込み回路９４は、入力データＤＩに基づいて、列シフトレジスタ９３により接続される第１ビット線対ＢＬＡ，ＸＢＬＡを駆動する。これにより、駆動された第１ビット線対ＢＬＡ，ＸＢＬＡと活性化された第１ワード線ＷＬＡとの交点に接続されたメモリセル３１（図２参照）に入力データＤＩが記憶される。
【０１０９】
Ｒポート制御回路９５は、クロック信号ＣＫ等の制御信号を入力し、それらに基づいて生成した各種制御信号を行シフトレジスタ９６、データ読み出し回路９７、列シフトレジスタ９８に制御信号Ｓ４１Ｂ，Ｓ４２Ｂ，Ｓ４３Ｂをそれぞれ出力する。
【０１１０】
Ｒポート行シフトレジスタ９６は、制御信号Ｓ４１Ｂに応答して、活性化する第２ワード線ＷＬＢをシフトする。活性化された第２ワード線ＷＬＢに接続された複数のメモリセル３１は、記憶したデータにより複数の第２ビット線対ＢＬＢ，ＸＢＬＢを駆動する。
【０１１１】
データ読み出し回路９７は、制御信号Ｓ４２Ｂに応答してリード動作する。即ち、データ読み出し回路９７は、複数の第２ビット線対ＢＬＢ，ＸＢＬＢに生じる電位差に基づく複数のデータを保持する。
【０１１２】
Ｒポート列シフトレジスタ９８は、制御信号Ｓ４３Ｂに応答して、データ読み出し回路９７に保持された複数のデータをシフトして出力データＤＯとして出力する。
【０１１３】
これにより、活性化された第２ワード線ＷＬＢに接続された複数のメモリセル３１から一括して読み出された複数のデータが、順次出力データＤＯとして出力される。
【０１１４】
このデータ読み出し回路９７には、第一実施形態のデータ読み出し回路２９又は第二実施形態のデータ読み出し回路７０が適用される。第一実施形態のデータ読み出し回路２９を適用した場合には、高集積化を図ることができる。一方、第二実施形態のデータ読み出し回路７０を適用した場合には、高集積化とデータ更新の時間短縮を計ることができる。
【０１１５】
図９は、ディレイライン９０の動作波形図である。
尚、図９には、４つのメモリセル３１に対するライト動作及びリード動作の波形図が示されている。
【０１１６】
アドレスポインタＡＤＰは、行シフトレジスタ９２，９６により活性化された第１及び第２ワード線ＷＬＡ，ＷＬＢと、列シフトレジスタ９３，９８により選択される第１ビット線対ＢＬＡ，ＸＢＬＡ、第２ビット線対ＢＬＢ，ＸＢＬＢにより選択されるメモリセル３１の番地である。
【０１１７】
Ｗポート側では、クロック信号ＣＫが入力されるとアドレスポインタＡＤＰがインクリメントされて（＃０，＃１，＃２，＃３，＃０，・・・）のように変更され、それが示すメモリセル３１に入力データＤＩ（００，１Ｆ，Ｆ１，ＦＦ，１Ｅ，・・・）が書き込まれる。
【０１１８】
一方、Ｒポート側では、クロック信号ＣＫが入力されるとアドレスポインタＡＤＰがインクリメントされ（＃０，＃１，＃２，＃３，＃０，・・・）のように変更され、それが示すメモリセル３１に記憶されたデータ（００，１Ｆ，Ｆ１，ＦＦ，１Ｅ，・・・）が出力データＤＯとして出力される。
【０１１９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ディレイライン９０においても、メモリセルのデータ更新を検出してそのメモリセルから読み出した出力データを更新する。その結果、高集積化を図ることができる。また、データ読み出し回路９７をナンド回路からなるラッチ回路で構成した場合、出力データの更新に要する時間を短縮することができる。
【０１２０】
尚、前記各実施形態は、以下の態様に変更してもよい。
・上記各実施形態において、データ更新検出回路４２，７２は、読み出しを行っているビット線ＢＬＢ，ＸＢＬＢのレベルに基づいてメモリセル３１のデータ更新を検出することができればその構成を適宜変更して実施してもよい。また、ビット線対ＢＬＢ，ＸＢＬＢのうちの何れか一方のレベル変化により検出するように構成してもよい。
【０１２１】
・上記各実施形態は同期型半導体記憶装置に具体化したが、非同期にて動作する通常の半導体記憶装置に具体化して実施してもよい。その際、図５のトランスファゲート５１には、図示しないアドレス遷移検出回路にて生成した信号を供給する。
【０１２２】
・上記各実施形態では、１つの読み出し専用ポートを持つメモリセル３１を用いたが、複数の読み出し専用ポートを持つメモリセル、即ち、図３に示す読み出しのためのトランジスタＱ３〜Ｑ６を複数組備えたメモリセルを用いて実施してもよい。
【０１２３】
・上記各実施形態では、第２ビット線対ＢＬＢ，ＸＢＬＢをＨレベルにプリチャージしたが、Ｌレベル又は中間レベル（例えば１／２ＶDDレベル）にプリチャージする半導体記憶装置に適用しても良い。
【０１２４】
・上記各実施形態のマルチポートメモリ及びディレイラインの少なくとも一方と他の回路（例えば画像処理装置では画素演算回路）を備えた半導体装置に具体化して実施してもよい。
【０１２５】
【発明の効果】
以上詳述したように、本発明によれば、高集積化が可能で複数のポートを持つメモリ回路を備えた半導体記憶装置及びその出力データ更新方法を提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態のデュアルポートメモリのブロック回路図である。
【図２】 デュアルポートメモリの一部ブロック回路図である。
【図３】 メモリセル及びレベル保持回路の回路図である。
【図４】 読み出し及び書き込みの動作波形図である。
【図５】 読み出し回路の詳細な回路図である。
【図６】 第二実施形態のデュアルポートメモリの一部回路図である。
【図７】 第二実施形態の動作波形図である。
【図８】 第三実施形態のディレイラインのブロック回路図である。
【図９】 第三実施形態の動作波形図である。
【図１０】 従来例を示す一部ブロック回路図である。
【符号の説明】
２０ デュアルポートメモリ
３１ メモリセル
４１，７１ データ読み出し回路
４２、７２ データ更新検出回路
４３、７３ データ保持回路
４４，７４，７５ データ更新回路
９０ ディレイライン
ＢＬＡ，ＸＢＬＡ 第１のビット線（第１ビット線対）
ＢＬＢ，ＸＢＬＢ 第２のビット線（第２ビット線対）
ＷＬＡ 第１のワード線
ＷＬＢ 第２のワード線
Claims (10)
- メモリセルに第１のポートから第１のビット線を介して入力データを書き込み、メモリセルから第２のポートに第２のビット線を介して出力データを読み出す半導体記憶装置の出力データ更新方法であって、
前記出力データはセンスアンプとラッチ回路を備えたデータ読み出し回路から出力され、
前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした半導体記憶装置の出力データ更新方法。 - メモリセルに第１のポートから第１のビット線を介して入力データを書き込み、メモリセルから第２のポートに第２のビット線を介して出力データを読み出す半導体記憶装置の出力データ更新方法であって、
前記出力データは前記第２のビット線に接続されたナンド回路からなるラッチ回路を備えたデータ読み出し回路から出力され、
前記第２のビット線の電位に基づいて前記出力データを読み出した前記メモリセルのデータの更新を検出し、前記ラッチ回路のデータを更新するようにした半導体記憶装置の出力データ更新方法。 - 第１のワード線を活性化してメモリセルに第１のビット線を介して第１のポートから入力データを書き込み、前記メモリセルに接続された第２のワード線を活性化し、該メモリセルから第２のビット線を介して第２のポートに出力データを読み出す半導体記憶装置において、
前記第２のビット線に接続され、該第２のビット線のレベルに基づいて前記出力データを出力するデータ読み出し回路と、
前記出力データを保持するデータ保持回路と、
前記第２のビット線に接続され、該第２のビット線のレベルに基づいて同一アドレスのメモリセルのデータが更新されたか否かを検出するデータ更新検出回路と、
前記検出結果に基づいて、前記メモリセルのデータが更新された場合に前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新するデータ更新回路と、
を備えたことを特徴とする半導体記憶装置。 - 前記第２のビット線は前記メモリセルに接続された第２のビット線対であり、
前記データ更新検出回路は、第２のビット線対のレベルが共に所定レベルの時に前記データ読み出し回路のデータを更新するように更新信号を生成し、
前記データ更新回路は、前記更新信号及び前記データ保持回路に保持したデータに基づいて前記データ読み出し回路のデータを更新することを特徴とする請求項３記載の半導体記憶装置。 - 前記データ読み出し回路は、前記ビット線対の電位差を増幅するセンスアンプと、前記センスアンプの出力データをラッチするラッチ回路とを備え、
前記データ更新回路は前記ラッチ回路のデータを更新することを特徴とする請求項３又は４記載の半導体記憶装置。 - 前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、
前記データ更新回路は、前記データ保持回路のデータに基づいて前記データ読み出し回路のデータを所定値に更新する第１の更新回路と、前記データ保持回路のデータの基づいて前記データ読み出し回路のデータを前記第１の更新回路が更新するデータの反転値に更新する第２の更新回路とから構成されたことを特徴とする請求項５記載の半導体記憶装置。 - 前記データ読み出し回路は、インバータ回路からなるラッチ回路と、前記ラッチ回路と前記センスアンプとの間に接続されたトランスファゲートとを備え、
前記第１及び第２の更新回路は、前記ラッチ回路と前記トランスファゲートとの間のノードに接続され、該ノードの電位を変更してデータを更新することを特徴とする請求項６記載の半導体記憶装置。 - 前記データ読み出し回路は前記第２のビット線対に接続されたナンド回路からなるラッチ回路から構成されることを特徴とする請求項３又は４記載の半導体記憶装置。
- 前記データ保持回路は保持したデータに基づく相補な第１及び第２保持データを出力し、
前記データ更新回路は、前記第１の保持データ及び更新信号に応答して前記ビット線のレベル変化を加速する第１の更新回路と、前記第２の保持データ及び更新信号に応答して前記反転ビット線のレベル変化を加速する第２の更新回路とから構成されたことを特徴とする請求項８記載の半導体記憶装置。 - 該装置はマルチポートメモリ又はディレイラインであることを特徴とする請求項３乃至９のうちの何れか一項記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000337460A JP4312947B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体記憶装置及びその出力データ更新方法 |
| US09/817,221 US6310818B1 (en) | 2000-11-06 | 2001-03-27 | Semiconductor memory device and method of changing output data of the same |
| KR1020010021710A KR100591573B1 (ko) | 2000-11-06 | 2001-04-23 | 반도체 기억 장치 및 그 출력 데이터 갱신 방법 |
| DE10121708A DE10121708B4 (de) | 2000-11-06 | 2001-05-04 | Halbleiterspeichereinrichtung und Verfahren zum Ändern von Ausgangsdaten dieser Einrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000337460A JP4312947B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体記憶装置及びその出力データ更新方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002150777A JP2002150777A (ja) | 2002-05-24 |
| JP4312947B2 true JP4312947B2 (ja) | 2009-08-12 |
Family
ID=18812838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000337460A Expired - Fee Related JP4312947B2 (ja) | 2000-11-06 | 2000-11-06 | 半導体記憶装置及びその出力データ更新方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6310818B1 (ja) |
| JP (1) | JP4312947B2 (ja) |
| KR (1) | KR100591573B1 (ja) |
| DE (1) | DE10121708B4 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404700B1 (en) * | 2001-06-13 | 2002-06-11 | Lsi Logic Corporation | Low power high density asynchronous memory architecture |
| US7158403B2 (en) * | 2004-03-04 | 2007-01-02 | Mentor Graphics Corporation | Ternary bit line signaling |
| GB2426084A (en) * | 2005-05-13 | 2006-11-15 | Agilent Technologies Inc | Updating data in a dual port memory |
| KR100655081B1 (ko) * | 2005-12-22 | 2006-12-08 | 삼성전자주식회사 | 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 |
| KR100745374B1 (ko) * | 2006-02-21 | 2007-08-02 | 삼성전자주식회사 | 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법 |
| JP2008021340A (ja) * | 2006-07-10 | 2008-01-31 | Toshiba Microelectronics Corp | 半導体装置 |
| KR100827704B1 (ko) | 2006-11-29 | 2008-05-07 | 삼성전자주식회사 | 포트별 데이터 입출력 단위가 독립적인 경우에도 데이터 호환을 보장하는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 데이터 호환방법 |
| KR100876900B1 (ko) | 2007-12-05 | 2009-01-07 | 주식회사 하이닉스반도체 | 센스 앰프와 그의 구동 방법 |
| TWI368914B (en) * | 2008-07-21 | 2012-07-21 | Orise Technology Co Ltd | Memory repair circuit and repairable pseudo-static random access memory |
| JP5809572B2 (ja) | 2012-01-30 | 2015-11-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9952925B2 (en) | 2016-01-06 | 2018-04-24 | Micron Technology, Inc. | Error code calculation on sensing circuitry |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200926A (en) * | 1987-12-28 | 1993-04-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| US5305268A (en) * | 1990-12-13 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column equilibrate on change of data during a write cycle |
| US5787457A (en) * | 1996-10-18 | 1998-07-28 | International Business Machines Corporation | Cached synchronous DRAM architecture allowing concurrent DRAM operations |
-
2000
- 2000-11-06 JP JP2000337460A patent/JP4312947B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-27 US US09/817,221 patent/US6310818B1/en not_active Expired - Lifetime
- 2001-04-23 KR KR1020010021710A patent/KR100591573B1/ko not_active IP Right Cessation
- 2001-05-04 DE DE10121708A patent/DE10121708B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002150777A (ja) | 2002-05-24 |
| DE10121708A1 (de) | 2002-05-29 |
| KR20020035419A (ko) | 2002-05-11 |
| KR100591573B1 (ko) | 2006-06-20 |
| US6310818B1 (en) | 2001-10-30 |
| DE10121708B4 (de) | 2007-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4330396B2 (ja) | 半導体記憶装置 | |
| JP4312947B2 (ja) | 半導体記憶装置及びその出力データ更新方法 | |
| JPH10208484A (ja) | 半導体記憶装置のデータ読出回路及び半導体記憶装置 | |
| US7355881B1 (en) | Memory array with global bitline domino read/write scheme | |
| US6490206B2 (en) | High-speed synchronous semiconductor memory having multi-stage pipeline structure and operating method | |
| TW589737B (en) | Dual port static memory cell and semiconductor memory device having the same | |
| JPH11213676A (ja) | データバッファ及びこれを利用したデータのリード／ライト方法 | |
| TWI758145B (zh) | 偽雙端口記憶體及其控制方法 | |
| JPH09213076A (ja) | 半導体記憶装置 | |
| JP2988582B2 (ja) | 半導体記憶装置 | |
| JPH0787035B2 (ja) | 半導体記億装置 | |
| JPH02116089A (ja) | 読出し回路 | |
| JPH09213077A (ja) | 半導体記憶装置 | |
| US6351139B1 (en) | Configuration bit read/write data shift register | |
| JP2623462B2 (ja) | 半導体記憶装置 | |
| JP5055100B2 (ja) | 半導体記憶装置 | |
| JPH1027474A (ja) | 半導体記憶装置 | |
| TW202349392A (zh) | 具有掃描模式的靜態隨機存取記憶體 | |
| JPH04153987A (ja) | メモリ回路 | |
| JP2002313083A (ja) | 半導体集積回路装置 | |
| JPS63241786A (ja) | プリチヤ−ジ信号発生回路 | |
| JP3766710B2 (ja) | 半導体記憶装置 | |
| JPS62143289A (ja) | 半導体記憶装置 | |
| JP2838044B2 (ja) | 半導体集積回路 | |
| JPH06243686A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050913 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090303 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090420 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090514 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120522 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130522 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140522 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |