JP2988582B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、論理集積回路に搭載されるオンチップ型のクロック
ドスタティック型RAM（ランダム・アクセス・メモリ）
等に利用して特に有効な技術に関するものである。

〔従来の技術〕

そのメモリアレイ及び周辺回路をCMOS（相補型MOS）
によって構成することで、動作の高速化と低消費電力化
をあわせて図ったCMOSスタティック型RAMがある。ま
た、このようなCMOSスタティック型RAMを基本構成と
し、周辺回路をダイナミック化することでさらに低消費
電力化を図ったクロックドスタティック型RAMがある。
さらに、このようなクロックドスタティック型RAMを搭
載するASICメモリ等の論理集積回路がある。

クロックドスタティック型RAMについては、例えば、
特開昭61−134985号公報等に記載されている。

〔発明が解決しようとする課題〕

上記クロックドスタティック型RAMを搭載する論理集
積回路等では、メモリの高速化と大容量化が進み、あわ
せて複数ビットの記憶データを同時に入出力するいわゆ
る多ビット化が行われている。このような論理集積回路
において、クロックドスタティック型RAMのメモリアレ
イは、同時に入出力される記憶データの各ビットに対応
して設けられる複数のサブメモリアレイを含む。これら
のサブメモリアレイは、直交して配置される複数のサブ
ワード線とデータ線ならびにこれらのサブワード線とデ
ータ線の交点に格子状に配置される複数のメモリセルと
をそれぞれ含む。各サブメモリアレイを構成するサブワ
ード線は、これらのサブワード線に平行しかつ各サブメ
モリアレイを貫通して配置されるメインワード線に直接
結合され、Ｘアドレスデコーダによって択一的に選択状
態とされる。

ところが、上記クロックドスタティック型RAMには次
のような問題点があることが、明らかとなった。すなわ
ち、上記クロックドスタティック型RAMにおいて、メモ
リアレイは、前述のように、複数のサブメモリアレイに
よって構成され、メインワード線には、各サブメモリア
レイを構成する複数のサブワード線が直接結合される。
したがって、クロックドスタティック型RAMの多ビット
化が進むのにともない、メインワード線に結合されるサ
ブワード線の数が増大し、各メインワード線に対する負
荷が増大する。このため、クロックドスタティック型RA
Mの高速化が制限されるとともに、ワード線の微細化と
あいまって、エレクトロ・マイグレーションによる断線
等の可能性が高まり、その信頼性が低下される。また、
メモリアレイの設計標準化に際して、メインワード線の
駆動能力をビット構成が最大とされる場合に適合できる
ように大きくしなくてはならないため、クロックドスタ
ティック型RAMの高集積化と低コスト化が制限され、そ
のビット構成に対する柔軟性が損なわれる。

この発明の目的は、メインワード線の負荷を軽減し、
動作の高速化を図ったクロックドスタティック型RAM等
の半導体記憶装置を提供することにある。この発明の他
の目的は、クロックドスタティック型RAM等の半導体記
憶装置の低コスト化を図り、ビット構成に対する柔軟性
を高めることにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
クロックドスタティック型RAM等のメモリアレイを、ビ
ット構成に対応してユニット化される複数のサブメモリ
アレイに分割し、各サブメモリアレイを構成するサブワ
ード線を、対応して設けられるインバータ回路等のサブ
ワード線駆動回路を介してメインワード線に結合するも
のである。

〔作用〕

上記した手段によれば、メインワード線に対する負荷
を軽減しつつ、各サブワード線の駆動能力を高めること
ができるため、クロックドスタティック型RAM等の高速
化を図りつつ、その低コスト化を推進し、またビット構
成に対する柔軟性を高めることができる。

〔実施例〕

第１図には、この発明が適用されたクロックドスタテ
ィック型RAMの一実施例の回路ブロック図が示されてい
る。また、第２図には、第１図のクロックドスタティッ
ク型RAMのセンスアンプSAの一実施例の回路図が示され
ている。これらの図に従って、この実施例のクロックド
スタティック型RAMの構成と動作の概要ならびにその特
徴を説明する。なお、この実施例のクロックドスタティ
ック型RAMは、論理集積回路に搭載されるいわゆるオン
チップRAMであり、第１図及び第２図に示される各回路
素子ならびに各ブロックを構成する回路素子は、論理集
積回路の図示されない他の回路素子とともに、特に制限
されないが、単結晶シリコンのような１個の半導体基板
上において形成される。以下の図において、チャンネル
（バックゲート）部に矢印が付加されるMOSFETはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルMOSF
ETと区別される。また、論理集積回路のクロックドスタ
ティック型RAM以外のブロックについては、その構成と
動作の説明を割愛する。

この実施例のクロックドスタティック型RAMは、特に
制限されないが、32ビットの記憶データを同時に入出力
するいわゆる多ビット構成のRAMとされる。このため、
クロックドスタティック型RAMのメモリアレイMARYは、
上記記憶データの各ビットに対応して設けられる32個の
サブメモリアレイSM0〜SM31に分割・ユニット化され
る。これらのサブメモリアレイは、後述するように、直
交して配置されるサブワード線と相補データ線ならびに
これらのサブワード線と相補データ線の交点に格子状に
配置されるメモリセルとを含む。この実施例において、
各サブメモリアレイのサブワード線は、対応して設けら
れるサブワード線駆動回路すなわちCMOSインバータ回路
を介して、対応する反転メインワード線にそれぞれ結合
される。その結果、この実施例のクロックドスタティッ
ク型RAMでは、各反転メインワード線に対する負荷が軽
減されるとともに、個々のサブワード線の駆動能力が増
大される。

この実施例のクロックドスタティック型RAMにおい
て、カラム系選択回路を構成するカラムスイッチCSW及
びＹアドレスデコーダYADは、上記サブメモリアレイSM0
〜SM31に対応して設けられる32個のサブカラムスイッチ
SS0〜SS31ならびにサブアドレスデコーダSYD0〜SYD31に
分割・ユニット化される。これらのサブカラムスイッチ
ならびにサブアドレスデコーダは、上記サブメモリアレ
イSM0〜SM31とともに、クロックドスタティック型RAMの
ビット構成に合わせて適宜増設あるいは削除される。こ
れにより、この実施例のクロックドスタティック型RAM
は、ビット構成すなわちシステム構成に対する柔軟性が
高められる。

さらに、この実施例のクロックドスタティック型RAM
では、読み出し用相補共通データ線と書き込み用相補共
通データ線が別個に設けられる。このうち、読み出し用
相補共通データ線は、カラムスイッチCSWに設けられる
Ｐチャンネル型のスイッチMOSFETを介して、指定された
相補データ線と選択的に接続される。そして、クロック
ドスタティック型RAMが非選択状態とされるとき、相補
データ線と同様に、回路の電源電圧のようなハイレベル
にプリチャージされる。一方、書き込み用相補共通デー
タ線は、カラムスイッチCSWに設けられるＮチャンネル
型のスイッチMOSFETを介して、指定された相補データ線
と選択的に接続される。そして、クロックドスタティッ
ク型RAMが非選択状態とされるとき、逆に回路の接地電
位のようなロウレベルにプリチャージされる。これらの
ことから、この実施例のクロックドスタティック型RAM
では、上記Ｐチャンネル型のスイッチMOSFETを含む読み
出し系回路を、上記Ｎチャンネル型のスイッチMOSFETを
含む書き込み系回路と切り離して最適設計できるため、
読み出し動作を高速化できる。また、書き込み用相補共
通データ線がロウレベルにプリチャージされることで、
書き込み動作時において相補データ線のプリチャージレ
ベルが相殺されるため、書き込み動作を高速化できる。

第１図において、メモリアレイMARYを構成するサブメ
モリアレイSM0〜SM31は、特に制限されないが、同図の
水平方向に平行して配置されるｍ＋１本のサブワード線
SW0〜SWmと、垂直方向に平行して配置されるｎ＋１組の
相補データ線D0・▲▼〜Dn・▲▼及びこれらの
ワード線と相補データ線の交点に配置される（ｍ＋１）
×（ｎ＋１）個のスタティック型メモリセルMCとをそれ
ぞれ含む。

サブメモリアレイSM0〜SM31を構成する各メモリセルM
Cは、特に制限されないが、第１図に例示的に示される
ように、ＰチャンネルMOSFETQ5及びＮチャンネルMOSFET
Q21ならびにＰチャンネルMOSFETQ6及びＮチャンネルMOS
FETQ22からなる２個のCMOSインバータ回路を含む。これ
らのCMOSインバータ回路は、その入力端子及び出力端子
が互いに交差接続されることで、クロックドスタティッ
ク型RAMの記憶素子となるラッチを構成する。また、こ
れらのCMOSインバータ回路の共通結合された入力端子及
び出力端子は、各ラッチの入出力ノードとされる。サブ
メモリアレイSM0〜SM31の同一の列に配置されるｍ＋１
個のメモリセルMCのラッチの入出力ノードは、Ｎチャン
ネル型の伝送ゲートMOSFETQ23及びQ24を介して、対応す
る相補データ線D0・▲▼〜Dn・▲▼にそれぞれ
共通結合される。また、サブメモリアレイSM0〜SM31の
同一の行に配置されるｎ＋１個のメモリセルMCの上記伝
送ゲートMOSFETQ23及びQ24のゲートは、対応するサブワ
ード線SW0〜SWmにそれぞれ共通結合される。

メモリアレイMARYは、さらに、上記サブメモリアレイ
SM0〜SM31を貫通しかつ上記サブワード線SW0〜SWmに平
行して配置されるｍ＋１本の反転メインワード線▲
▼〜▲▼を備える。これらの反転メインワード線
は、特に制限されないが、対応して設けられるCMOSイン
バータ回路N1〜N2ないしN3〜N4を介して、各サブメモリ
アレイの対応するサブワード線SW0〜SWmにそれぞれ共通
結合される。反転メインワード線▲▼〜▲▼
は、その他方において、ＸアドレスデコーダXADに結合
され、択一的にロウレベルの選択状態とされる。

ところで、この実施例のクロックドスタティック型RA
Mでは、各メモリセルMCの接地電位供給点すなわちMOSFE
TQ21及びQ22のソースが、対応する接地電位供給線VS0〜
VSmにそれぞれ共通結合される。これらの接地電位供給
線は、対応する反転メインワード線▲▼〜▲▼
に平行して配置される。また、その一端においてすべて
共通結合され、さらにＰチャンネルMOSFETQ11及びＮチ
ャンネルMOSFETQ29を介して、回路の接地電位に結合さ
れる。MOSFETQ11は、そのゲートが回路の接地電位に結
合されることで、常にオン状態とされる。また、MOSFET
Q29のゲートには、タイミング発生回路TGから、内部制
御信号rmが供給される。ここで、内部制御信号rmは、ク
ロックドスタティック型RAMが読み出しモードで選択状
態とされるとき、選択的にハイレベルとされる。これら
のことから、メモリセルMCに対する接地電位は、クロッ
クドスタティック型RAMが読み出しモードとされると
き、ほぼ回路の接地電位とされ、クロックドスタティッ
ク型RAMが非選択状態とされあるいは書き込みモードで
選択状態とされるとき、回路の接地電位よりもMOSFETQ1
1のしきい値電圧分だけ高い中間レベルとされる。これ
により、読み出し動作に影響を与えることなく、クロッ
クドスタティック型RAMの低消費電力化を推進できる。

ＸアドレスデコーダXADには、ＸアドレスバッファXAB
からｉ＋１ビットの相補内部アドレス信号ax0〜axi（こ
こで、例えば非反転内部アドレス信号ax0と反転内部ア
ドレス信号▲▼をあわせて相補内部アドレス信号
ax0のように表す。以下同様）が供給され、タイミング
発生回路TGからタイミング信号φceが供給される。ここ
で、タイミング信号φceは、クロックドスタティック型
RAMが選択状態とされるとき、所定のタイミングでハイ
レベルとされる。また、特に制限されないが、クロック
ドスタティック型RAMが読み出しモードで選択状態とさ
れ、センスアンプSAによる読み出し信号の増幅動作が終
了してその出力信号の論理レベルが確定された時点で、
強制的にロウレベルに戻される。

ＸアドレスデコーダXADは、上記タイミング信号φce
がハイレベルとされることで、選択的に動作状態とされ
る。この動作状態において、ＸアドレスデコーダXAD
は、上記相補内部アドレス信号ax0〜axiをデコードし、
メモリアレイMARYの対応する反転メインワード線▲
▼〜▲▼を択一的にロウレベルの選択状態とする。
言うまでもなく、上記反転メインワード線▲▼〜▲
▼がロウレベルの選択状態とされるとき、各サブメ
モリアレイの対応するサブワード線SW0〜SWmが、一斉に
ハイレベルの選択状態とされる。前述のように、センス
アンプSAによる読み出し信号の増幅動作が終了し上記タ
イミング信号φceがロウレベルとされると、Ｘアドレス
デコーダXADの動作は停止される。その結果、Ｘアドレ
スデコーダXADが必要最小の期間だけ動作状態とされ、
クロックドスタティック型RAMの低消費電力化が推進さ
れる。

ＸアドレスバッファXABは、アドレス入力端子AX0〜AX
iを介して供給されるｉ＋１ビットのＸアドレス信号AX0
〜AXiを取り込み、これを保持する。またこれらのＸア
ドレス信号AX0〜AXiをもとに、上記相補内部アドレス信
号ax0〜axiを形成し、ＸアドレスデコーダXADに供給す
る。

一方、メモリアレイMARYのサブメモリアレイSM0〜SM3
1を構成する相補データ線D0・▲▼〜Dn・▲▼
は、特に制限されないが、その一方において、対応する
Ｐチャンネル型のプリチャージMOSFETQ1・Q2〜Q3・Q4を
介して回路の電源電圧に結合され、その他方において、
カラムスイッチCSWの対応するサブカラムスイッチSS0〜
SS31の対応するスイッチMOSFETQ7・Q25及びQ8・Q26ない
しQ9・Q27及びQ10・Q28にそれぞれ結合される。

プリチャージMOSFETQ1・Q2〜Q3・Q4のゲートには、タ
イミング発生回路TGから、上述のタイミング信号φceが
共通に供給される。プリチャージMOSFETQ1・Q2〜Q3・Q4
は、クロックドスタティック型RAMが非選択状態とされ
上記タイミング信号φceがロウレベルとされることで、
選択的にオン状態とされ、対応する相補データ線D0・▲
▼〜Dn・▲▼の非反転信号線及び反転信号線を
回路の電源電圧のようなハイレベルにプリチャージす
る。クロックドスタティック型RAMが選択状態とされ上
記タイミング信号φceがハイレベルとされると、これら
のプリチャージMOSFETは、すべてオフ状態とされる。

カラムスイッチCSWは、前述のように、サブメモリア
レイSM0〜SM31に対応して設けられる32個のサブカラム
スイッチSS0〜SS31を含む。これらのサブカラムスイッ
チは、特に制限されないが、相補データ線D0・▲▼
〜Dn・▲▼に対応して設けられる（ｎ＋１）対の相
補スイッチMOSFETQ7・Q25及びQ8・Q26〜Q9・Q27及びQ10
・Q28をそれぞれ含む。これらのスイッチMOSFETの一方
は、対応するサブメモリアレイSM0〜SM31の対応する相
補データ線D0・▲▼〜Dn・▲▼にそれぞれ結合
され、その他方は、対応する読み出し用相補共通データ
線あるいは書き込み用相補共通データ線にそれぞれ共通
結合される。すなわち、各サブカラムスイッチのＰチャ
ンネル型のスイッチMOSFETQ7・Q8〜Q9・Q10の他方は、
対応する読み出し用相補共通データ線CR0〜CR31（ここ
で、例えば非反転共通データ線CR0と反転共通データ線
▲▼とをあわせて読み出し用相補共通データ線CR
0のように表す。以下同様）にそれぞれ共通結合され
る。同様に、Ｎチャンネル型のスイッチMOSFETQ25・Q26
〜Q27・Q28の他方は、対応する書き込み用相補共通デー
タ線CW0〜CW31にそれぞれ共通結合される。

各サブカラムスイッチのＰチャンネル型のスイッチMO
SFETQ7・Q8ないしQ9・Q10のゲートはそれぞれ共通結合
され、ＹアドレスデコーダYADの対応するサブアドレス
デコーダSYD0〜SYD31から、対応する反転データ線選択
信号▲▼〜▲▼がそれぞれ供給される。同
様に、Ｎチャンネル型のスイッチMOSFETQ25・Q26ないし
Q27・Q28のゲートはそれぞれ共通結合され、Ｙアドレス
デコーダYADの対応するサブアドレスデコーダSYD0〜SYD
31から、対応するデータ線選択信号YW0〜YWnがそれぞれ
供給される。

サブカラムスイッチSS0〜SS31のＰチャンネル型のス
イッチMOSFETQ7・Q8〜Q9・Q10は、クロックドスタティ
ック型RAMが読み出しモードとされるとき、対応する上
記反転データ線選択信号▲▼〜▲▼が択一
的にロウレベルとされることでオン状態となり、サブメ
モリアレイSM0〜SM31の対応する相補データ線D0・▲
▼〜Dn・▲▼と対応する読み出し用相補共通デー
タ線CR0〜CR31とを選択的に接続する。その結果、各サ
ブメモリアレイから１個ずつ合計32個のメモリセルMCが
同時に選択され、センスアンプSAの対応する単位回路に
それぞれ接続状態とされる。同様に、サブカラムスイッ
チSS0〜SS31のＮチャンネル型のスイッチMOSFETQ25・Q2
6〜Q27・Q28は、クロックドスタティック型RAMが書き込
みモードとされるとき、対応する上記データ線選択信号
YW0〜YWnが択一的にハイレベルとされることでオン状態
となり、サブメモリアレイSM0〜SM31の対応する相補デ
ータ線D0・▲▼〜Dn・▲▼と対応する書き込み
用相補共通データ線CW0〜CW31とを選択的に接続する。
その結果、各サブメモリアレイから１個ずつ合計32個の
メモリセルMCが同時に選択され、ライトアンプWAの対応
する単位回路にそれぞれ接続状態とされる。

この実施例のクロックドスタティック型RAMでは、上
記のように、読み出し系回路と書き込み系回路が別個に
設けられることで、読み出し系回路に含まれるＰチャン
ネル型のスイッチMOSFETQ7・Q8〜Q9・Q10のサイズを必
要最小の大きさに制限できる。また、書き込み系回路に
含まれ比較的大きなサイズを必要とするＮチャンネル型
のスイッチMOSFETQ25・Q26〜Q27・Q28が、読み出し用相
補共通データ線CR0〜CR31に結合されない。このため、
読み出し用相補共通データ線CR0〜CR31の負荷が軽減さ
れ、クロックドスタティック型RAMの読み出し動作はさ
らに高速化される。

ＹアドレスデコーダYADのサブアドレスデコーダSYD0
〜SYD31には、特に制限されないが、Ｙアドレスバッフ
ァYABから、ｊ＋１ビットの相補内部アドレス信号ay0〜
ayjが共通に供給される。また、タイミング発生回路TG
から、上述のタイミング信号φce及び内部制御信号rmが
共通に供給される。

ＹアドレスデコーダYADのサブアドレスデコーダSYD0
〜SYD31は、上記タイミング信号φceがハイレベルとさ
れることで、選択的に動作状態とされる。この動作状態
において、クロックドスタティック型RAMが書き込みモ
ードとされ上記内部制御信号rmがロウレベルであると、
サブアドレスデコーダSYD0〜SYD31は、上記相補内部ア
ドレス信号ay0〜ayjをデコードして、対応するデータ線
選択信号YW0〜YWnを択一的にハイレベルとする。一方、
上記動作状態において、クロックドスタティック型RAM
が読み出しモードとされ上記内部制御信号rmがハイレベ
ルであると、ＹアドレスデコーダYADのサブアドレスデ
コーダSYD0〜SYD31は、上記相補内部アドレス信号ay0〜
ayjをデコードして、対応する反転データ線選択信号▲
▼〜▲▼を択一的にロウレベルとする。こ
のとき、センスアンプSAによる読み出し信号の増幅動作
が終了してタイミング信号φceがロウレベルとされる
と、サブアドレスデコーダSYD0〜SYD31の動作は強制的
に停止される。その結果、クロックドスタティック型RA
Mの低消費電力化がさらに推進される。

書き込み用相補共通データ線CW0〜CW31は、ライトア
ンプWAの対応する単位回路の出力端子にそれぞれ結合さ
れる。ライトアンプWAの各単位回路の入力端子は、デー
タ入力バッファDIBの対応する単位回路の出力端子にそ
れぞれ結合される。データ入力バッファDIBの各単位回
路の入力端子は、さらに対応するデータ入出力端子D0〜
D31にそれぞれ結合される。ライトアンプWAには、特に
制限されないが、タイミング発生回路TGから、上述のタ
イミング信号φceならびにタイミング信号φweが供給さ
れる。ここで、タイミング信号φweは、クロックドスタ
ティック型RAMが書き込み動作モードで選択状態とされ
るとき、所定のタイミングで一時的にハイレベルとされ
る。

データ入力バッファDIBは、書き込み用相補共通デー
タ線CW0〜CW31に対応して設けられる32個の単位回路を
含む。これらの単位回路は、クロックドスタティック型
RAMが書き込みモードとされるとき、対応するデータ入
出力端子D0〜D31を介して外部から供給される32ビット
の書き込みデータを取り込み、ライトアンプWAの対応す
る単位回路に伝達する。

ライトアンプWAは、同様に書き込み用相補共通データ
線CW0〜CW31に対応して設けられる32個の単位回路を含
む。これらの単位回路は、クロックドスタティック型RA
Mが書き込みモードとされ上記タイミングφweがハイレ
ベルとされることで、選択的に動作状態とされる。この
動作状態において、ライトアンプWAの各単位回路は、上
記データ入力バッファDIBを介して伝達される書き込み
データを相補書き込み信号とし、対応する書き込み用相
補共通データ線CW0〜CW31を介して、サブメモリアレイS
M0〜SM31の選択されたメモリセルMCに供給する。タイミ
ング信号φweがロウレベルとされるとき、ライトアンプ
WAの各単位回路の出力はハイインピーダンス状態とされ
る。

この実施例のクロックドスタティック型RAMにおい
て、ライトアンプWAの各単位回路は、書き込み用相補共
通データ線CW0〜CW31の非反転信号線及び反転信号線と
回路の接地電位との間に設けられるＮチャンネル型のプ
リチャージMOSFETを含む。これらのプリチャージMOSFET
のゲートには、上記タイミング信号φceの反転信号が共
通に供給される。これにより、書き込み用相補共通デー
タ線CW0〜CW31は、クロックドスタティック型RAMが非選
択状態とされ上記タイミング信号φceがロウレベルとさ
れることで、回路の接地電位のようなロウレベルにプリ
チャージされる。前述のように、メモリアレイMARYのサ
ブメモリアレイSM0〜SM31を構成する相補データ線D0・
▲▼〜Dn・▲▼は、クロックドスタティック型
RAMが非選択状態とされるとき、回路の電源電圧のよう
なハイレベルにプリチャージされる。クロックドスタテ
ィック型RAMが書き込みモードで選択状態とされ指定さ
れた相補データ線D0・▲▼〜Dn・▲▼と書き込
み用相補共通データ線CW0〜CW31が接続状態とされる
と、これらの相補データ線ならびに書き込み用相補共通
データ線のプリチャージレベルは相殺され、中間レベル
となる。その結果、相補データ線及び書き込み用相補共
通データ線のレベルは、書き込みデータに従って速やか
にフルスィングされる。これにより、クロックドスタテ
ィック型RAMの書き込み動作は、さらに高速化されるも
のである。

一方、読み出し用相補共通データ線CR0〜CR31は、セ
ンスアンプSAの対応する単位回路の入力端子にそれぞれ
結合される。センスアンプSAの各単位回路の出力端子
は、データ出力バッファDOBの対応する単位回路の入力
端子にそれぞれ結合される。データ出力バッファDOBの
各単位回路の出力端子は、さらに対応する上記データ入
出力端子D0〜D31にそれぞれ共通結合される。センスア
ンプSAには、タイミング発生回路TGから、上述のタイミ
ング信号φceならびにタイミング信号φsaが供給され、
データ出力バッファDOBには、タイミング信号φoeが供
給される。ここで、タイミング信号φsa及びφoeは、ク
ロックドスタティック型RAMが読み出しモードで選択状
態とされるとき、それぞれ所定のタイミングでハイレベ
ルとされる。タイミング信号φsaは、タイミング信号φ
ceと同様に、センスアンプSAによる読み出し信号の増幅
動作が終了しその出力信号の論理レベルが確定された時
点で、強制的にロウレベルとされる。

センスアンプSAは、特に制限されないが、第２図に示
されるように、読み出し用相補共通データ線CR0〜CR31
に対応して設けられる32個の単位回路すなわち単位セン
スアンプUSA0〜USA31を含む。単位センスアンプUSA0〜U
SA31は、特に制限されないが、単位センスアンプUSA0及
びUSA31に代表して示されるように、プリチャージ回路P
C,レベルシフト回路LS,センス回路SC及び出力ラッチOL
をそれぞれ含む。

単位センスアンプUSA0〜USA31のプリチャージ回路PC
は、特に制限されないが、読み出し用相補共通データ線
CR0〜CR31の非反転信号線及び反転信号線と回路の電源
電圧との間に設けられるＰチャンネル型のプリチャージ
MOSFETQ12及びQ13をそれぞれ含む。これらのプリチャー
ジMOSFETのゲートはすべて共通結合され、タイミング発
生回路TGから上記タイミング信号φceが供給される。こ
れにより、プリチャージMOSFETQ12及びQ13は、クロック
ドスタティック型RAMが非選択状態とされタイミング信
号φceがロウレベルとされるとき、選択的にオン状態と
なり、対応する読み出し用相補共通データ線CR0〜CR31
の非反転信号線及び反転信号線を回路の電源電圧のよう
なハイレベルにプリチャージする。

単位センスアンプUSA0〜USA31のレベルシフト回路LS
は、特に制限されないが、差動形態とされる一対のＮチ
ャンネルMOSFETQ30及びQ31と、これらのMOSFETのソース
側に設けられるもう一対のＮチャンネルMOSFETQ32及びQ
33とを含む。MOSFETQ30及びQ31のドレインは回路の電源
電圧に結合され、MOSFETQ32及びQ33の共通結合されたソ
ースは、Ｎチャンネル型の駆動MOSFETQ34を介して回路
の接地電位に結合される。MOSFETQ30及びQ31のゲート
は、対応する読み出し用相補共通データ線CR0〜CR31の
非反転信号線及び反転信号線にそれぞれ結合される。MO
SFETQ32のゲートは、そのドレインに結合され、さらにM
OSFETQ33のゲートに共通結合される。これにより、MOSF
ETQ32及びQ33は、電流ミラー形態とされる。駆動MOSFET
Q34のゲートには、タイミング発生回路TGから上記タイ
ミング信号φsaが共通に供給される。MOSFETQ30及びQ31
のソース電位は、相補読み出し信号sd0・▲▼〜s
d31・▲▼として、対応するセンス回路SCに供
給される。

単位センスアンプUSA0〜USA31のレベルシフト回路LS
は、クロックドスタティック型RAMが読み出しモードで
選択状態とされ上記タイミング信号φsaがハイレベルと
されることで、選択的に動作状態とされる。このとき、
レベルシフト回路LSのMOSFETQ30及びQ31のゲートには、
メモリアレイMARYの対応するサブメモリアレイSM0〜SM3
1の選択されたメモリセルMCから対応する読み出し用相
補共通データ線CR0〜CR31を介して、所定の読み出し信
号が供給される。前述のように、クロックドスタティッ
ク型RAMが非選択状態とされるとき、各サブメモリアレ
イの相補データ線D0・▲▼〜Dn・▲▼ならびに
読み出し用相補共通データ線CR0〜CR31は、回路の電源
電圧のようなハイレベルにプリチャージされる。したが
って、上記読み出し信号は、回路の電源電圧に近い比較
的高いレベルをその中心レベルとするため、レベルシフ
ト回路LSのMOSFETQ30及びQ31はともにオン状態となる。
これにより、MOSFETQ30及びQ31のソース電位すなわち相
補読み出し信号sd0・▲▼〜sd31・▲▼
は、MOSFETQ30とQ32あるいはMOSFETQ31とQ33のコンダク
タンス比によって決まる所定のバイアスレベルを中心と
して、上記読み出し信号と同相で変化する。つまり、こ
の実施例において、読み出し用相補共通データ線CR0〜C
R31を介して伝達される読み出し信号は、対応するレベ
ルシフト回路LSによってその直流レベルが低電圧側にシ
フトされることで、センス回路SCの感度が最大となるよ
うな効果的なバイアスレベルを持つものとされる。

単位センスアンプUSA0〜USA31のセンス回路SCは、特
に制限されないが、差動形態とされる２対のＮチャンネ
ルMOSFETQ35及びQ37ならびにQ36及びQ38と、これらのMO
SFETのドレイン側に設けられる３個のＰチャンネルMOSF
ETQ14〜Q16とを含む。MOSFETQ14〜Q16のソースは回路の
電源電圧に結合され、MOSFETQ35〜Q38の共通結合された
ソースと回路の接地電位との間には、Ｎチャンネル型の
駆動MOSFETQ39が設けられる。MOSFETQ15のゲートは、そ
のドレインに結合され、さらにMOSFETQ14及びQ16のゲー
トに結合される。これにより、MOSFETQ15とQ14ならびに
MOSFETQ15とQ16は、それぞれ電流ミラー形態とされる。
MOSFETQ35及びQ36のゲートには、対応する上記レベルシ
フト回路LSの非反転出力信号すなわち非反転読み出し信
号sd0〜sd31がそれぞれ供給される。また、MOSFETQ37及
びQ38のゲートには、対応する上記レベルシフト回路LS
の反転出力信号すなわち反転読み出し信号▲▼〜
▲▼がそれぞれ供給される。MOSFETQ39のゲー
トには、上記タイミング信号φsaが供給される。

MOSFETQ35のドレインは、さらにCMOSインバータ回路N
5の入力端子に結合される。このインバータ回路N5の入
力端子と回路の電源電圧との間には、そのゲートに上記
タイミング信号φsaを受けるＰチャンネル型のプリセッ
トMOSFETQ17が設けられる。インバータ回路N5の出力信
号は、それぞれ非反転内部出力信号dp0〜dp31とされ
る。同様に、MOSFETQ38のドレインは、さらにCMOSイン
バータ回路N6の入力端子に結合される。このインバータ
回路N6の入力端子と回路の電源電圧との間には、そのゲ
ートに上記タイミング信号φsaを受けるＰチャンネル型
のプリセットMOSFETQ18が設けられる。インバータ回路N
6の出力信号は、それぞれ非反転内部出力信号dn0〜dn31
とされる。

クロックドスタティック型RAMが非選択状態とされあ
るいは書き込みモードとされ上記タイミング信号φsaが
ロウレベルとされるとき、センス回路SCの駆動MOSFETQ3
9はオフ状態となり、プリセットMOSFETQ17及びQ18がオ
ン状態となる。したがって、センス回路SCは非動作状態
とされ、MOSFETQ35及びQ38のドレイン電位すなわち反転
内部出力信号▲▼〜▲▼及び▲▼
〜▲▼は、ともに不確定レベルになろうとす
る。ところが、前述のように、プリセットMOSFETQ17及
びQ18がオン状態となるため、これらの反転内部出力信
号は、すべて回路の電源電圧のようなハイレベルにプリ
セットされる。その結果、インバータ回路N5及びN6の出
力信号すなわち非反転内部出力信号dp0〜dp31及びdn0〜
dn31は、すべてロウレベルに確定される。

クロックドスタティック型RAMが読み出しモードで選
択状態とされ上記タイミング信号φsaがハイレベルとさ
れると、駆動MOSFETQ39がオン状態となり、プリセットM
OSFETQ17及びQ18はオフ状態となる。したがって、セン
ス回路SCは動作状態とされ、読み出し信号の増幅動作が
行われる。その結果、反転内部出力信号▲▼〜▲
▼のレベルは、対応する相補読み出し信号sd0
・▲▼〜sd31・▲▼に従って逆相で変化
され、反転内部出力信号▲▼〜▲▼のレ
ベルは、対応する相補読み出し信号sd0・▲▼〜s
d31・▲▼に従って同相で変化される。すなわ
ち、対応する相補読み出し信号sd0・▲▼〜sd31
・▲▼が論理“0"とされ、非反転信号sd0〜sd3
1が反転信号▲▼〜▲▼よりも低くされ
るとき、対応する反転内部出力信号▲▼〜▲
▼はハイレベルとされ、対応する反転内部出力信号
▲▼〜▲▼はロウレベルとされる。これ
により、非反転内部出力信号dp0〜dp31がロウレベルと
され、非反転内部出力信号dn0〜dn31がハイレベルとさ
れる。一方、対応する相補読み出し信号sd0・▲
▼〜sd31・▲▼が論理“1"とされ、非反転信号
sd0〜sd31が反転信号▲▼〜▲▼よりも
高くされると、対応する反転内部出力信号▲▼〜
▲▼はロウレベルとされ、対応する反転内部出
力信号▼▼〜▲▼はハイレベルとされ
る。これにより、非反転内部出力信号dp0〜dp31がハイ
レベルとされ、非反転内部出力信号dn0〜dn31はロウレ
ベルとされる。

単位センスアンプUSA0〜USA31の出力ラッチOLは、２
個のCMOSインバータ回路N7及びN8が交差接続されてなる
ラッチをその基本構成とする。インバータ回路N7の入力
端子とインバータ回路N8の出力端子の共通結合されたノ
ードは、出力ラッチOLの反転入出力ノードとされ、Ｎチ
ャンネルMOSFETQ40及びQ42を介して回路の電源電圧又は
接地電位にそれぞれ結合される。MOSFETQ40のゲートに
は、上記インバータ回路N6の出力信号すなわち非反転内
部出力信号dn0〜dn31がそれぞれ供給され、MOSFETQ42の
ゲートには、上記インバータ回路N5の出力信号すなわち
非反転内部出力信号dp0〜dp31がそれぞれ供給される。
同様に、インバータ回路N7の出力端子とインバータ回路
N8の入力端子の共通結合されたノードは、出力ラッチOL
の非反転入出力ノードとされ、ＮチャンネルMOSFETQ41
及びQ43を介して回路の電源電圧又は接地電位にそれぞ
れ結合される。MOSFETQ41のゲートには、上記インバー
タ回路N5の出力信号すなわち非反転内部出力信号dp0〜d
p31がそれぞれ供給され、MOSFETQ43のゲートには、上記
インバータ回路N6の出力信号すなわち非反転内部出力信
号dn0〜dn31がそれぞれ供給される。出力ラッチOLの非
反転入出力ノードの電位は、非反転内部出力信号rd0〜r
d31として、データ出力バッファDOBの対応する単位回路
にそれぞれ供給される。

単位センスアンプUSA0〜USA31の出力ラッチOLは、特
に制限されないが、さらにオアゲート回路OG1〜OG2を含
む。これらのオアゲート回路の一方の入力端子には、対
応する上記非反転内部出力信号dp0〜dp31がそれぞれ供
給され、その他方の入力端子には、対応する上記非反転
内部出力信号dn0〜dn31がそれぞれ供給される。オアゲ
ート回路OG1〜OG2の出力信号は、内部信号ds0〜ds31と
して、アンドゲート回路AG1の対応する入力端子にそれ
ぞれ供給される。アンドゲート回路AG1の出力信号は、
内部制御信号adsとして、タイミング発生回路TGに供給
される。

クロックドスタティック型RAMが非選択状態とされあ
るいは書き込みモードとされるとき、インバータ回路N5
の出力信号すなわち非反転内部出力信号dp0〜dp31なら
びにインバータ回路N6の出力信号すなわち非反転内部出
力信号dn0〜dn31は、前述のように、いずれもロウレベ
ルに固定される。したがって、MOSFETQ40〜Q43はすべて
オフ状態とされ、出力ラッチOLは、以前の状態を保持し
続ける。このとき、オアゲート回路OG1〜OG2の出力信号
すなわち内部信号ds0〜ds31はすべてロウレベルとされ
るため、アンドゲート回路AG1の出力信号すなわち内部
制御信号adsは、ロウレベルとされる。一方、クロック
ドスタティック型RAMが読み出しモードで選択状態とさ
れると、前述のように、インバータ回路N5の出力信号す
なわち非反転内部出力信号dp0〜dp31は、対応する読み
出し信号が論理“1"であることを条件に選択的にハイレ
ベルとされ、またインバータ回路N6の出力信号すなわち
非反転内部出力信号dn0〜dn31は、対応する読み出し信
号が論理“0"であることを条件に選択的にハイレベルと
される。その結果、対応する出力ラッチOLが強制的にセ
ット又はリセット状態とされる。このとき、上記非反転
内部出力信号dp0〜dp31あるいはdn0〜dn31が選択的にハ
イレベルとされることで、オアゲート回路OG1〜OG2の出
力信号すなわち内部信号ds0〜ds31が一斉にハイレベル
とされる。したがって、アンドゲート回路AG1の出力信
号すなわち内部制御信号adsがハイレベルとされる。

つまり、この実施例のクロックドスタティック型RAM
において、内部制御信号adsは、クロックドスタティッ
ク型RAMが読み出しモードで選択状態とされ、かつすべ
ての単位センスアンプUSA0〜USA31の出力信号の論理レ
ベルが確定された時点で、選択的にハイレベルとされ
る。タイミング発生回路TGは、上記内部制御信号adsが
ハイレベルとされることで、一旦ハイレベルとしたタイ
ミング信号φceならびにφsaを強制的にロウレベルに戻
す。その結果、センスアンプSAの単位センスアンプUSA0
〜USA31のレベルシフト回路LSならびにセンス回路SCの
動作が停止されるとともに、ＸアドレスデコーダXAD及
びＹアドレスデコーダYADの動作が停止される。また、
センスアンプSAの単位センスアンプUSA0〜USA31のプリ
チャージ回路PCによる読み出し用相補共通データ線CR0
〜CR31のプリチャージ動作が開始されるとともに、メモ
リアレイMARYのサブメモリアレイSM0〜SM31の相補デー
タ線D0・▲▼〜Dn・▲▼のプリチャージ動作が
開始される。これにより、各読み出し用相補共通データ
線及び相補データ線のリカバリィタイムが高速化され、
クロックドスタティック型RAMの読み出し動作が高速化
されるとともに、その低消費電力化が推進されるもので
ある。

データ出力バッファDOBは、特に制限されないが、セ
ンスアンプSAの単位センスアンプUSA0〜USA31に対応し
て設けられる32個の単位回路を含む。これらの単位回路
は、上記タイミング信号φoeがハイレベルとされること
で、選択的に動作状態とされる。この動作状態におい
て、データ出力バッファDOBの各単位回路は、センスア
ンプSAの対応する単位センスアンプUSA0〜USA31から出
力される非反転内部出力信号rdo〜rd31に従った出力信
号を形成し、対応するデータ入出力端子D0〜D31を介し
て出力する。特に制限されないが、上記タイミング信号
φoeがロウレベルとされるとき、データ出力バッファDO
Bの各単位回路の出力はハイインピーダンス状態とされ
る。

タイミング発生回路TGは、制御信号として供給される
チップイネーブル信号▲▼CE及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。また、上記センスアンプSAか
ら供給される内部制御信号adsがハイレベルとされると
き、一旦ハイレベルとした上述のタイミング信号φce及
びφsaを強制的にロウレベルに戻す。

第３図には、第１図のクロックドスタティック型RAM
の一実施例のタイミング図が示されている。同図には、
クロックドスタティック型RAMが読み出しモードとされ
る場合が実線で示され、書き込みモードとされる場合が
点線で示される。第３図ならびに上記第１図及び第２図
に従って、この実施例のクロックドスタティック型RAM
の動作の概要とその特徴を説明する。

第３図において、クロックドスタティック型RAMは、
特に制限されないが、起動クロック信号すなわちチップ
イネーブル信号▲▼がハイレベルからロウレベルに
変化されることで、選択状態とされる。このチップイネ
ーブル信号▲▼のロウレベル変化に先立って、ライ
トイネーブル信号▲▼がハイレベル又はロウレベル
とされ、読み出しモード又は書き込みモードが選択的に
指定される。アドレス入力端子AX0〜AXiには、Ｘアドレ
ス信号AX0〜AXiがロウアドレスraを指定する組み合わせ
で供給され、アドレス入力端子AY0〜AYjには、Ｙアドレ
ス信号AY0〜AYjがカラムアドレスcaを指定する組み合わ
せで供給される。さらに、クロックドスタティック型RA
Mが書き込みモードとされる場合、データ入出力端子D0
〜D31には、32ビットの書き込みデータが供給される。

ところで、チップイネーブル信号▲▼がハイレベ
ルとされるとき、クロックドスタティック型RAMは非選
択状態とされ、タイミング信号φce及びφsaがロウレベ
ルとされる。したがって、接地電位供給線VS0〜VSmが中
間レベルとされ、反転メインワード線▲▼〜▲
▼はハイレベルの非選択状態とされる。また、メモリア
レイMARYとセンスアンプSA及びライトアンプWAでは、す
べてのプリチャージMOSFETがオン状態となる。このた
め、サブメモリアレイSM0〜SM31の相補データ線D0・▲
▼〜Dn・▲▼ならびに読み出し用相補共通デー
タ線CR0〜CR31は、ともに回路の電源電圧のようなハイ
レベルにプリチャージされ、書き込み用相補共通データ
線CW0〜CW31は、回路の接地電位のようなロウレベルに
プリチャージされる。さらに、センスアンプSAの各単位
センスアンプの出力ラッチOLでは、プリセットMOSFETQ1
7及びQ18がオン状態となることから、内部制御信号ads
がロウレベルとされる。

チップイネーブル信号▲▼がハイレベルからロウ
レベルに変化されると、クロックドスタティック型RAM
では、まずタイミング信号φceがハイレベルとされる。
このとき、ライトイネーブル信号▲▼がハイレベル
であると、内部制御信号rmがハイレベルとされ、少しず
つ遅れてタイミング信号φsa及びφoeが順次ハイレベル
とされる。このとき、ライトイネーブル信号▲▼が
ロウレベルである場合、内部制御信号rmはロウレベルの
ままとされ、やや遅れてタイミング信号φweが一時的に
ハイレベルとされる。

タイミング信号φceがハイレベルとされることで、各
サブメモリアレイの相補データ線D0・▲▼〜Dn・▲
▼のプリチャージ動作が停止される。また、Ｘアド
レスデコーダXADが動作状態とされ、上記ロウアドレスr
aに対応する１本の反転メインワード線▲▼〜▲
▼が択一的にロウレベルの選択状態とされる。その結
果、サブメモリアレイSM0〜SM31において、対応するサ
ブワード線SW0〜SW31がそれぞれ択一的にハイレベルの
選択状態とされる。

ここで、クロックドスタティック型RAMが書き込みモ
ードとされ上記内部制御信号rmがロウレベルとされる場
合、接地電位供給線VS0〜VSmは、中間レベルのままとさ
れる。また、タイミング信号φceがハイレベルとされる
ことで、ＹアドレスデコーダYADが動作状態となり、サ
ブアドレスデコーダSYD0〜SYD31において、カラムアド
レスcaに対応するデータ線選択信号YW0〜YWnが択一的に
ハイレベルとされる。その結果、メモリアレイMARYの各
サブメモリアレイからそれそれ１個ずつ合計32個のメモ
ルセルMCが選択され、対応する書き込み用相補共通デー
タ線CW0〜CW31を介して、ライトアンプWAの対応する単
位回路にそれぞれ接続状態とされる。

ライトアンプWAの各単位回路では、タイミング信号φ
ceがハイレベルとされることで、まず書き込み用相補共
通データ線CW0〜CW31のプリチャージ動作が停止され
る。また、タイミング信号φweがハイレベルとされるこ
とで、データ入出力端子D0〜D31を介して供給される書
き込みデータに対応した相補書き込み信号が、ライトア
ンプWAの各単位回路から対応する書き込み用相補共通デ
ータ線CW0〜CW31を介して、選択されたメモリセルMCに
伝達される。

一方、クロックドスタティック型RAMが読み出しモー
ドとされ上記内部制御信号rmがハイレベルとされる場
合、接地電位供給線VS0〜VSmは、ほぼ回路の接地電位と
される。また、タイミング信号φceがハイレベルとされ
ることで、ＹアドレスデコーダYADが動作状態となり、
サブアドレスデコーダSYD0〜SYD31において、カラムア
ドレスcaに対応する反転データ線選択信号▲▼〜
▲▼が択一的にロウレベルとされる。その結果、
メモリアレイMARYの各サブメモリアレイからそれぞれ１
個ずつ合計32個のメモリセルMCが選択され、対応する読
み出し用相補共通データ線CR0〜CR31を介して、センス
アンプSAの対応する単位センスアンプUSA0〜USA31にそ
れぞれ接続状態とされる。これにより、相補データ線D0
・▲▼〜Dn・▲▼及び読み出し用相補共通デー
タ線CR0〜CR31の非反転信号線又は反転信号線のレベル
が、選択されたメモリセルMCの記憶データに従って選択
的に低くされる。これらのレベル変化は、各メモリセル
MCの読み出し信号として、センスアンプSAの対応する単
位センスアンプUSA0〜USA31にそれぞれ伝達される。

センスアンプSAの単位センスアンプUSA0〜USA31で
は、タイミング信号φceがハイレベルとされることで、
まず読み出し用相補共通データ線CR0〜CR31のプリチャ
ージ動作が停止され、またタイミング信号φsaがハイレ
ベルとされることで、レベルシフト回路LS及びセンス回
路SCが動作状態とされる。読み出し用相補共通データ線
CR0〜CR31を介して伝達される読み出し信号は、対応す
るレベルシフト回路LSによってその直流レベルがシフト
された後、対応するセンス回路SCによってそれぞれ増幅
される。その結果、対応するメモリセルMCの読み出し信
号の論理レベルに応じて、内部出力信号rd0〜rd31が選
択的にハイレベル又はロウレベルとされる。また、すべ
ての単位センスアンプUSA0〜USA31の増幅動作が終了
し、その出力信号の論理レベルが確立された時点で、内
部制御信号adsがハイレベルとされる。

タイミング発生回路TGでは、上記内部制御信号adsが
ハイレベルとされることで、タイミング信号φce及びφ
saが強制的にロウレベルに戻される。このため、Ｘアド
レスデコーダXAD及びＹアドレスデコーダYADの動作が停
止されるとともに、センスアンプSAの各単位センスアン
プにおいて、レベルシフト回路LS及びセンス回路SCの動
作が停止される。また、相補データ線D0・▲▼〜Dn
・▲▼及び読み出し用相補共通データ線CR0〜CR31
のプリチャージ動作が開始されるとともに、内部出力ノ
ードdp0〜dp31及びdn0〜dn31のプリセット動作が開始さ
れる。これにより、クロックドスタティック型RAMの相
補データ線及び読み出し用相補共通データ線のリカバリ
ィタイムが短縮され、読み出し動作の高速化が図られ
る。

各単位センスアンプの出力ラッチOLから、内部出力信
号rd0〜rd31としてデータ出力バッファDOBの対応する単
位回路に伝達された読み出しデータは、タイミング信号
φoeがハイレベルとされることで、対応するデータ入出
力端子D0〜D31から出力される。

以上のように、この実施例のクロックドスタティック
型RAMは、32ビットの記憶データを同時に入出力するい
わゆる多ビット構成のRAMとされる。このため、クロッ
クドスタティック型RAMのメモリアレイMARYは、上記記
憶データの各ビットに対応して設けられる32個のサブメ
モリアレイSM0〜SM31を備え、またカラムスイッチCSW及
びＹアドレスデコーダYADは、上記サブメモリアレイに
対応して設けられる32個のサブカラムスイッチSS0〜SS3
1及びサブアドレスデコーダSYD0〜SYD31をそれぞれ含
む。サブメモリアレイSM0〜SM31は、直交して配置され
る複数のサブワード線と相補データ線ならびにこれらの
サブワード線と相補データ線の交点に格子状に配置され
る複数のメモリセルをそれぞれ含む。これらのサブワー
ド線は、対応して設けられるワード線駆動回路すなわち
CMOSインバータ回路を介して、対応する反転メインワー
ド線に結合される。また、これらのサブメモリアレイと
サブカラムスイッチ及びサブアドレスデコーダは、ユニ
ット化され、クロックドスタティック型RAMのビット構
成に応じて選択的に増設されあるいは削減される。これ
らのことから、この実施例のクロックドスタティック型
RAMは、各反転メインワード線に対する負荷が軽減され
かつサブワード線に対応してそれぞれ駆動回路が設けら
れることで、その動作が高速化されるとともに、エレク
トロ・マイグレーションによるメインワード線の断線を
防止することができる。また、サブメモリアレイとサブ
カラムスイッチ及びサブアドレスデコーダがユニット化
されることで、ビット構成すなわちシステム構成に対す
る柔軟性が高められる。

以上の本実施例に示されるように、この発明を多ビッ
ト構成とされるクロックドスタティック型RAM等の半導
体記憶装置に適用した場合、次のような効果が得られ
る。すなわち、 （１）クロックドスタティック型RAM等のメモリアレイ
を、ビット構成に対応してユニット化される複数のサブ
メモリアレイに分割し、各サブメモリアレイを構成する
サブワード線を、対応して設けられるインバータ回路等
のサブワード線駆動回路を介してメインワード線に結合
することで、メインワード線の負荷を軽減しつつ、各サ
ブワード線の駆動能力を高めることができるという効果
が得られる。

（２）上記（１）項により、クロックドスタティック型
RAM等のワード線選択動作を高速化できるという効果が
得られる。

（３）上記（１）項により、エレクトロ・マイグレーシ
ョンによるメインワード線の断線を防止し、クロックド
スタティック型RAM等の信頼性を高めることができると
いう効果が得られる。

（４）上記（１）項において、指定される相補データ線
がＰチャンネル型のスイッチMOSFETを介して選択的に接
続される読み出し用相補共通データ線と、指定される相
補データ線がＮチャンネル型のスイッチMOSFETを介して
選択的に接続される書き込み用相補共通データ線とを別
個に設けることで、読み出し系回路に含まれる上記Ｐチ
ャンネル型のスイッチMOSFETのサイズを、書き込み系回
路に含まれる上記Ｎチャンネル型のスイッチMOSFETに影
響されることなく、小型化できるため、クロックドスタ
ティック型RAM等の読み出し動作をさらに高速化できる
という効果が得られる。

（５）上記（４）項において、クロックドスタティック
型RAM等が非選択状態とされるとき、相補データ線をハ
イレベルにプリチャージし、書き込み用相補共通データ
線をロウレベルにプリチャージすることで、書き込み動
作モードにおける相補データ線及び書き込み用相補共通
データ線のレベル変化を高速化できるため、クロックド
スタティック型RAM等の書き込み動作をさらに高速化で
きるという効果が得られる。

（６）上記（１）項〜（５）項において、メモリセルの
接地電位供給点のレベルを、クロックドスタティック型
RAM等が非選択状態とされあるいは書き込みモードとさ
れるとき、中間レベルとすることで、クロックドスタテ
ィック型RAM等の低消費電力化を推進できるという効果
が得られる。

（７）上記（１）項〜（６）項により、クロックドスタ
ティック型RAM等の動作を高速化しつつ、その低消費電
力化を図り、またビット構成すなわちシステム構成に対
する柔軟性を高めることができるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、反転メインワード線▲▼〜▲▼と各サブ
ワード線SW0〜SWmとの間に設けられるサブワード線駆動
回路は、例えば直列形態とされる２個のインバータ回路
であってもよい。この場合、メインワード線は、選択状
態においてハイレベルとされる必要がある。クロックド
スタティック型RAMは、第１図のメモリアレイMARYと同
様な複数のメモリアレイを含むものであってもよいし、
メモリセルMCは、高抵抗負荷型のスタティック型メモリ
セルであってもよい。第２図において、センス回路SC
は、読み出し信号が論理“1"又は論理“0"であることを
それぞれ判定する２個のセンス回路に置き換えることが
できる。また、内部制御信号adsは、各出力ラッチに読
み出しデータが取り込まれたことを判定した後、ハイレ
ベルにしてもよい。さらに、第１図に示されるクロック
ドスタティック型RAMのブロック構成や第２図に示され
るセンスアンプSAの具体的な回路構成ならびに第３図に
示される制御信号等の組み合わせ等、種々の実施形態を
採りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるオンチップ型のク
ロックドスタティック型RAMに適用した場合について説
明したが、それに限定されるものではなく、例えば、ク
ロックドスタティック型RAMとして単体で用いられるも
のや通常のCMOSスタティック型RAM等の各種半導体記憶
装置にも適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、クロックドスタティック型RAM等のメ
モリアレイを、ビット構成に対応してユニット化される
複数のサブメモリアレイに分割し、各サブメモリアレイ
を構成するサブワード線を、対応して設けられるインバ
ータ回路等のサブワード線駆動回路を介してメインワー
ド線に結合することで、メインワード線の負荷を軽減し
つつ、各サブワード線の駆動能力を高めることができ
る。これにより、クロックドスタティック型RAM等の動
作を高速化しつつ、その低消費電力化を図ることができ
る。また、クロックドスタティック型RAM等のビット構
成に対する柔軟性を高めることができるとともに、エレ
クトロ・マイグレーションによるメインワード線の断線
を防止し、クロックドスタティック型RAM等の信頼性を
高めることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたクロックドスタティッ
ク型RAMの一実施例を示す回路ブロック図、 第２図は、第１図のクロックドスタティック型RAMのセ
ンスアンプの一実施例を示す回路図、 第３図は、第１図のクロックドスタティック型RAMの一
実施例を示すタイミング図である。 MARY……メモリアレイ、SM0〜SM31……サブメモリアレ
イ、MC……メモリセル、CSW……カラムスイッチ、SS0〜
SS31……サブカラムスイッチ、XAD……Ｘアドレスデコ
ーダ、YAD……Ｙアドレスデコーダ、SYD0〜SYD31……サ
ブアドレスデコーダ、XAB……Ｘアドレスバッファ、YAB
……Ｙアドレスバッファ、SA……センスアンプ、WA……
ライトアンプ、DOB……データ出力バッファ、DIB……デ
ータ入力バッファ、TG……タイミング発生回路。 USA0〜USA31……単位センスアンプ、PC……プリチャー
ジ回路、LS……レベルシフト回路、SC……センス回路、
OL……出力ラッチ。 Q1〜Q18……ＰチャンネルMOSFET、Q21〜Q43……Ｎチャ
ンネルMOSFET、N1〜N8……CMOSインバータ回路、AG1…
…アンドゲート回路、OG1〜OG2……オアゲート回路。

フロントページの続き (72)発明者 水上 雅雄 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (56)参考文献 特開 昭62−149097（ＪＰ，Ａ) 特開 昭62−120696（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/41

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】同時にメモリアクセスされるビット幅に対
   応して分割されてなり、かかる分割されてなるサブワー
   ド線とそれと直交するように配置され、かつ非選択状態
   のときにハイレベルにプリチャージされる相補データ線
   との交点にスタティック型メモリセルがマトリックス配
   置されてなるサブメモリアレイを単位として、複数のサ
   ブメモリアレイを持つようにされてメモリアレイと、 上記それぞれのサブメモリアレイのサブワード線に一対
   一に対応して設けられ、電源電圧で動作するようにされ
   てなるサブワード線駆動回路と、 同じＸ系アドレスが割り当てられた上記複数のサブメモ
   リアレイのワード線に対応した複数からなる上記サブワ
   ード線駆動回路にワード線選択信号を供給するメインワ
   ード線と、 上記相補データ線と一対からなるＰチャンネル型のスイ
   ッチMOSFETを介してデータ線選択信号に従って選択的に
   接続され、かつ非選択時においてハイレベルにプリチャ
   ージされる読み出し用相補共通データ線と、 上記相補データ線と一対からなるＮチャンネル型のスイ
   ッチMOSFETを介してデータ線選択信号に従って選択的に
   接続され、かつ非選択時においてロウレベルにプリチャ
   ージされる書き込み用相補共通データ線とを備えてなる
   ことを特徴とする半導体記憶装置。