JP2706243B2 - ディジタル処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル処理装置に関し、例えばスタ
ティック型RAM（ランダム・アクセス・メモリ）などの
半導体メモリを含むディジタル処理装置に適用して有効
な技術に関するものである。 〔従来の技術〕 MOSFETを用いたスタティック型RAMのメモリセルは、
例えばそのゲートとドレインが互いに交差結合される一
対の駆動MOSFETとそれぞれのドレインに設けられる負荷
手段とからなるスタティック型フリップフロップ回路を
その基本構成とする。各対の駆動MOSFETのドレインは、
さらに一対の伝送ゲートMOSFETを介して対応する相補デ
ータ線対に結合され、メモリセルの入出力ノードとされ
る。 選択されたメモリセルから出力される読み出し信号
は、上記相補データ線対を介して伝達され、例えば差動
MOSFETを用いたセンスアンプ回路によって増幅される。 一方、マイクロコンピュータなどのように、スタティ
ック型RAMを内蔵する１チップ型のディジタル処理装置
がある。これらのディジタル処理装置において、スタテ
ィック型RAMは例えば演算レジスタやスタティックメモ
リとして用いられる。このとき、ディジタル処理装置の
処理能力は、内蔵するスタティック型RAMのアクセスタ
イムによって左右される。そこで、このようなスタティ
ック型RAMの高速化を図りディジタル処理装置の処理能
力を向上させる一つの方法として、相補データ線を電源
電圧Vccのほぼ1/2のレベルにチャージするハーフブリチ
ャージ方式（出願番号60−282872）が提案されている。 第９図及び第10図には、上記出願のハーフプリチャー
ジ方式を用いたスタティック型RAMのプリチャージ回路
の回路図の一例とその読み出し動作のタイミング図が示
されている。FIG.9において、各メモリセルMCの入出力
ノードは、対応する相補データ線対D0・▲▼（D1・
▲▼）に結合される。これらの相補データ線対D0・
▲▼（D1・▲▼）は、その非反転信号線D0（D
1）がMOSFETQ19（Q21）を介して電源電圧Vccに結合さ
れ、その反転信号線▲▼（▲▼）がMOSFETQ20
（Q21）を介して回路の接地電位に結合される。また、
各相補データ線対の非反転信号線D0（D1）と反転信号線
▲▼（▲▼）との間には、短絡（イコライズ）
用のMOSFETQ27（Q28）が設けられる。MOSFETQ19〜Q22の
ゲートには、スタティック型RAMが非選択状態とされる
ときハイレベルとされ選択状態とされるときロウレベル
とされるブリチャージ信号φPcが供給される。また、MO
SFETQ27,Q28のゲートにはスタティック型RAMの起動時に
おいて一時的にハイレベルとされるタイミング信号φeq
が供給される。スタティック型RAMが非選択状態とされ
るとき、各相補データ線対の非反転信号D0（D1）及び反
転信号線▲▼（▲▼）はそれぞれ電源電圧Vcc
又は回路の接地電位にチャージされる。さらに、これら
のチャージレベルは、スタティック型RAMの起動時にお
いて各相補データ線対の非反転信号線D0（D1）及び反転
信号線▲▼（▲▼）が短絡されることで、ほぼ
Vcc/2のハーフプリチャージレベルとされる。これによ
り、スタティック型RAMの読み出し信号マージンの拡大
と読み出し動作の高速化が図れる。 〔発明が解決しようとする問題点〕 本願発明者は高速なアクセスタイムを得ることができ
る上記ハーフブリチャージ方式のスタティック型RAMを
さらに高速にするための研究を行ない下記に示す事項を
発見した。 すなわち、このようなハーフプリチャージ方式を採る
スタティック型RAMでは、スタティック型RAMが起動され
た後に各相補データ線対の非反転信号線D0（D1）及び反
転信号線▲▼（▲▼）が短絡され、上記のよう
なイコライズ動作が行われる。このため、スタティック
型RAMのアクセスタイムが、イコライズ動作の期間だけ
長くなってしまう。ところかが、これに対処するため、
第10図に点線で示されるように、イコライズ時間を短く
しようとすると、逆に次のような問題が生じる。すなわ
ち、タイミング信号φeqのハイレベル期間を短縮しイコ
ライズ時間を短くする場合、例えば相補データ線対の非
反転信号線D0と反転信号線▲▼との間に電圧レベル
差が残された状態で、メモリセルの選択動作が開始され
る。 その結果、相補データ線対D0,▲▼間の電位関係
に対して逆相の情報を記憶している素子特性の悪いメモ
リセルに関しては、上記電圧レベル差によってメモリ情
報が反転されるおそれがある。また論理“0"の記憶デー
タが書き込まれたメモリセルMC00からその記憶情報を読
みだすとき、相補データ線D0に結合されたメモリセルMC
00の入出力端子Ａはローレベルとされ、相補データ線▲
▼に結合された入出力端子Ｂはハイレベルとされ
る。したがって、上記レベル差に対して逆相の電圧レベ
ル差を相補データ線対D0,▲▼に表わすことによっ
てメモリセル情報の“0"を読み出す場合、相補データ線
対間の電圧レベル差のレベル反転に要する時間だけスタ
ティック型RAMのアクセスタイムが長くなる。このた
め、ワーストケースを考慮して充分なイコライズ時間を
採らざるを得ず、その結果スタティック型RAMの高速性
が損なわれるものである。 この発明の目的は、高速化と動作マージンの向上を図
ったスタティック型RAM等の半導体メモリを提供するこ
とにより、そのようなスタティック型RAM等の半導体メ
モリを内蔵するディジタル処理装置のサイクルタイムを
高速化し、その処理能力を向上させることにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
それぞれ隣接する２組の相補データ線対の一方に半導体
メモリの電源電圧（第一動作電位）を供給するための手
段と、他方の相補データ線対に半導体メモリの接地電位
（第２動作電位）を供給するための手段と、両相補デー
タ線対をイコライズする手段とを有するものである。 上記した手段によれば、イコライズ時間を短縮しワー
ド線の選択タイミングを早くしたい場合でも、それぞれ
対をなす相補データ線の非反転信号線Ｄと反転信号線
との間にレベル差が生じないため、メモリセルに蓄えら
れた情報の反転を防止できる。また、読み出しマージン
を低下させることなく半導体メモリの高速化を図ること
ができる。また、これにより、半導体メモリを含むディ
ジタル処理装置のサイクルタイムを高速化でき、その信
号処理能力を向上できる。 〔作用〕 上記手段によれば、イコライズ信号によるデータ線の
短絡時間を短縮してワード線の選択タイミングを早くし
てもそれぞれの相補データ線間の電位差は生じないた
め、メモリセルへの誤書き込みが防止できる。 〔実施例１〕 第１図には、この発明が適用されたスタティック型RA
Mが形成される半導体基板（ICチップ）の一実施例の平
面図が示されている。この実施例のスタティック型RAM
は、特に制限されないが、１チップ型のディジタル処理
装置に内蔵される。このディジタル処理装置を構成する
各回路ブロックは、公知のCMOS（相補型MOS）の集積回
路製造技術によって、特に制限されないが、単結晶シリ
コンからなる一個の上記半導体基板上に形成される。 第１図において、半導体基板の周辺領域には複数のボ
ンディングパッドBPが設けられる。これらのボンディン
グパッドBPは、ボンディングワイヤ等を介して対応する
外部端子に結合される。これらのボンディングパッドBP
のいつくかは、半導体基板の各端部に形成される入出力
回路I/Oの対応する単位回路に結合される。 入出力回路I/Oは、外部の装置から供給される各種の
入力ディジタル信号を取り込み、ディジタル処理装置の
対応する内部回路に伝達する。また、ディジタル処理装
置の対応する内部回路から出力される各種の出力ディジ
タル信号を外部の装置に送出する。 半導体基板の多くの部分には、ディジタル処理装置の
演算論理ユニットや各種の制御ユニットを含む論理回路
部LCが形成される。この実施例のスタティック型RAM（S
RAM）は、上記論理回路部LCに囲まれた所定の位置に形
成される。このスタティック型RAMは、特に制限されな
いが、上記論理回路部LCの演算レジスタやスタックメモ
リとし用いられる。 第２図には、第１図のスタティック型RAMの一実施例
の配置図が示されている。 第２図において、特に制限されないが、スタティック
型RAMは、２組のメモリアレイＭ−ARY1及びＭ−ARY2を
その基本構成とする。メモリアレイＭ−ARY1及びＭ−AR
Y2の間には、ロウアドレスレコーダRDCRが配置される。
各メモリアレイの下部には、対応するセンスアンプSA,
ライトアンプWA及びリードアンプRAがそれぞれ配置され
る。さらに、これらの各アンプの下部には、対応するデ
ータバッファDBがそれぞれ配置される。ロウアドレスデ
コーダRDCRの下部には、制御回路CTLと図示されないア
ドレス入力バッファが配置される。 メモリアレイＭ−ARY1及びＭ−ARY2は、後述するよう
に、同図の水平方向に配置されるワード線と垂直方向に
配置される相補データ線対及びこれらのワード線と相補
データ線対の交点に格子状に配置されるメモリセルによ
り構成される。各メモリアレイを構成するワード線は、
ロウアドレスデコーダRDCRに結合され。択一的にハイレ
ベルの選択状態とされる。一方、各メモリアレイを構成
する相補データ線対は、対応するセンスアンプSAを介し
て対応するライトアンプWA及びリードアンプRAに結合さ
れる。これらのライトアンプWA及びリードアンプRAは、
さらに対応するデータバッファDBに結合される。 スタティック型RAMは、ディジタル処理装置に設けら
れる内部バスを介してアクセスされる。この内部バス
は、ｎ＋１ビットのデータバスD0〜Dnと、ｉ＋１ビット
のアドレスバスA0〜Aiと、イネーブル信号線EN及びリー
ド・ライト信号線R/等からなるコントロールバストを
含む。特に制限されないが、スタティック型RAMはイネ
ーブル信号ENによって起動され、リード・ライト信号R/
によってその動作モードが指定される。これらの制御
信号は、スタティック型RAMの制御回路CTLに入力され
る。制御回路CTLは、これらの制御信号をもとに、スタ
ティック型RAMの内部動作を制御するための各種タイミ
ング信号を形成する。 アドレスバスA0〜Aiを介して供給されるｉ＋１ビット
のアドレス信号は、スタティック型RAMの図示されない
アドレス入力バッファに入力される。これらのアドレス
信号は、アドレス入力バッファによって保持され、相補
信号としてロウアドレスデコーダRDCRに伝達される。ロ
ウアドレスデコーダRDCRはこれらのアドレス信号をデコ
ードし、指定されるワード線を選択状態とする。 一方、データバスの下位ビットD0〜Dmは、メモリアレ
イＭ−ARY1の各相補データ線に対応される。また、デー
タバスの上位ビットDm＋１〜Dnは、メモリアレイＭ−AR
Y2の各相補データ線に対応される。各データバスD0〜Dn
は、データバッファDBの対応する単位回路に結合され、
リードアンプRA及びライトアンプWAの対応する単位回路
を経て、対応するメモリアレイの対応する相補データ線
対にそれぞれ接続される。データバッファDBの各単位回
路は、対応するデータバスD0〜Dnを介して供給される入
力データを取り込み、対応するライトアンプWAに伝達す
る。また、対応するリードアンプRAから出力される出力
データを、対応するデータバスD0〜Dnに伝達する。 これにより、スタティック型RAMは、リード・ライト
信号R/によって指定される読み出し動作又は書き込み
動作を、イネーブル信号ENによって開始する。これらの
読み出し動作又は書き込み動作において、スタティック
型RAMは、アドレス信号A0〜Aiによって指定されるワー
ド線を選択状態とする。また、このワード線に結合され
るｎ＋１個のメモリセルに対して、データバスD0〜Dnを
介して伝達されるｎ＋１ビットの記憶データを同時に入
出力する。 第３図には、この発明が適用されたスタティック型RA
Mの一実施例の回路ブロック図が示されている。以下の
図において、そのチャンネル（バックゲート）部に矢印
が付加されるMOSFETはＰチャンネル型であり、矢印の付
加されないＮチャンネルMOSFETと区別される。 各MOSFETは、特に制限されないが、ポリシリコンから
なるゲート電極を一種の不純物導入マスクとするいわゆ
るセルファライン技術によって製造される。特に制限さ
れないが、この実施例のスタティック型RAMが形成され
る半導体基板は、Ｎ型半導体基板とされる。また、スタ
ティック型RAMのメモリセルMCは、高抵抗負荷型メモリ
セルとされる。これらのメモリセルを構成するMOSFET
は、Ｎチャンネル型とされ、上記Ｎ型半導体基板上に形
成されたＰ型ウェル領域上に形成される。Ｐチャンネル
MOSFETは、上記Ｎ型半導体基板上に形成される。Ｐ型ウ
ェル領域はＮチャンネル型MOSFETの基板ゲートとされ、
回路の接地電位に結合される。また、Ｎ型半導体基板は
Ｐチャンネル型MOSFETの共通の基板ゲートとされ、回路
の電源電圧Vccに結合される。なお、このようにメモリ
セルMCを構成するMOSFETをウェル領域に形成すること
は、α線等の放射線によって引き起こされるソフトエラ
ーを防止する上で効果的である。 前述のように、スタティック型RAMは２組のメモリア
レイＭ−ARY1及びＭ−ARY2を含む。第３図には、このう
ちメモリアレイＭ−ARY1の一部が例示的に示されてい
る。 第３図において、メモリアレイＭ−ARY1は、同図の水
平方向に配置されるｋ＋１本のワード線W0〜Wkと、同図
の垂直方向に配置されるｍ＋１組の相補データ線D0・▲
▼〜Dm・▲▼及びこれらのワード線と相補デー
タ線対の交点にマトリックス状に配置される（ｋ＋１）
×（ｍ＋１）個のメモリセルMC00〜MCkmとにより構成さ
れる。これらのワード線W0〜Wkは、特に制限されない
が、ポリシリコン層によって構成される。 メモリアレイＭ−ARY1を構成するワード線W0〜Wkは、
ロウアドレスデコーダRDCRに結合され、そのうちの１本
が選択的にハイレベルの選択状態とされる。 それぞれのメモリセルMC00〜MCkmは、すべて同じ構成
とされ、その１つの具体的回路が代表として第３図にMC
00として示されている。メモリセルMC00は、ゲートとド
レインが互いに交差結線され、それぞれのソースが回路
の接地電位に結合される記憶MOSFETQ1,Q2と、上記MOSFE
TQ1,Q2のドレインと電源端子Vccとの間に設けられるポ
リ（多結晶）シリコン層からなる高抵抗R1,R2とを含ん
でいる。これらの記憶MOSFETQ1,Q2のドレインは、メモ
リセルMC00の入出力端子とされ、これらの入出力端子と
対応する相補データ線D0・▲▼との間には、伝送ゲ
ートMOSFETQ3,Q4がそれぞれ設けられる。同じ行に配置
されるメモリセルMC00の伝送ゲートMOSFETQ3,Q4等のゲ
ートは、それぞれ対応するワード線W0〜Wkに共通に接続
される。同じ列に配置されるメモリセルの入出力端子
は、それぞれ対応する一対の相補データ線D0・▲▼
〜Dn・▲▼に共通に接続される。 各メモリセルMCにおいて、MOSFETQ1,Q2及び抵抗R1,R2
は、一種のフリップフロップ回路を構成しているが、情
報保持状態における動作点は、普通の意味でのフリップ
フロップ回路のそれとは多少異なる。すなわち、メモリ
セルMCの低消費電力化を図るため、抵抗R1及びR2は、こ
れらの抵抗にそのドレインが結合されるMOSFETのオフ状
態において、他方のMOSFETのゲート電圧をそのしきい値
電圧よりも若干高い電圧に維持させることができる程度
の著しく高い抵抗値とされる。言い換えると、上記抵抗
R1,R2は、記憶MOSFETQ1,Q2のドレインリーク電流を補償
できる程度、すなわち各記憶MOSFETの図示しないゲート
容量に蓄積されている情報電荷が放電されるのを補う程
度の電流供給能力を持つことができるような高抵抗とさ
れる。 メモリアレイＭ−ARY1を構成するワード線W0〜Wkは、
ロウアドレスデコーダRDCRに結合される。このロウアド
レスデコーダRDCRには、同様にメモリアレイＭ−ARY2を
構成するワード線W0〜Wkが結合される。これらのワード
線は、ロウアドレスデコーダRDCRによって選択的にハイ
レベルの選択状態とされる。 ロウアドレスデコーダRDCRには、図示されない制御回
路CTLからタイミング信号φｘが供給され、また図示さ
れないアドレス入力バッファから内部アドレス信号a0〜
aiが供給される。これらの内部アドレス信号は、アドレ
スバスA0〜Aiを介してスタティック型RAMに供給され、
アドレス入力バッファによって相補信号とされる。タイ
ミング信号φｘは、スタティック型RAMが非選択状態と
されるときロウレベルとされ、スタティック型RAMが選
択状態とされてから所定の時間が経過した時点でハイレ
ベルとされる。ロウアドレスデコーダRDCRは、タイミン
グ信号φｘがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、ロウアドレスデコ
ーダRDCRは、内部アドレス信号a0〜aiをデコードし指定
される１本のワード線をハイレベルの選択状態とする。 一方、メモリアレイＭ−ARY1を構成する相補データ線
D0・▲▼〜Dm・▲▼は、その一方において、セ
ンスアンプSAの対応する単位回路SA0,SA1等の入力端子
に直接結合される。すなわち、相補データ線D0・▲
▼は、センスアンプSA0を構成するＮチャンネル型の差
動増幅MOSFETQ12,Q13のゲートにそれぞれ結合される。
これらの差動増幅MOSFETQ12,Q13のドレインには、電流
ミラー形態とされるＰチャンネルMOSFETQ29及びQ30とか
らなるアクティブ負荷回路が設けられる。また、これら
の差動増幅MOSFETQ12,Q13の共通接続されたソースと回
路の接地電位との間には、そのゲートにタイミング信号
φsaを受けるＮチャンネル型のパワースイッチMOSFETQ1
5が設けられる。このMOSFETQ15は上記タイミング信号φ
saがハイレベルとされることでオン状態とされ、これに
よってセンスアンプSA0の動作電流が供給される。他の
代表として示されている相補データ線D1・▲▼は、
同様にＮチャンネルMOSFETQ16〜Q18及びＰチャンネルMO
SFETQ31,Q32からなるセンスアンプSA1に結合される。こ
れらのセンスアンプのMOSFETQ13及びQ17等のドレイン電
圧は、増幅出力信号として、リードアンプRA0,RA1等に
供給される。 リードアンプRA0,RA1等は、スタティック型RAMが読み
出し動作モードとされるとき、タイミング信号φｒがハ
イレベルとされることで選択的に動作状態とされる。こ
の動作状態において、リードアンプRA1,RA2等は、対応
するセンスアンプから供給される増幅出力信号を対応す
るデータバスD0〜Dmに送出する。タイミング信号φｒが
ロウレベルとされるとき、これらのリードアンプの出力
はハイインピーダンス状態とされる。 相補データ線D0・▲▼〜Dm・▲▼は、さらに
対応するライトアンプWA0,WA1等の出力端子にそれぞれ
結合される。これらのライトアンプWA0,WA1等は、スタ
ティック型RAMが書き込み動作モードとされるとき、タ
イミング信号φｗがハイレベルとされることで選択的に
動作状態とされる。この動作状態において、ライトアン
プWA0,WA1等は、対応するデータバスD0〜Dmを介して供
給される書き込みデータを相補書き込み信号とし、対応
する相補データ線D0・▲▼〜Dm・▲▼にそれぞ
れ伝達する。尚、データバスD0〜Dmに供給されたデータ
と同相のデータが伝達されるデータ線を非反転信号線D,
逆相のデータが伝達されるデータ線を反転信号線と本
願内には記載されている。タイミング信号φｗがロウレ
ベルとされるとき、ライトアンプWA0,WA1等の出力はハ
イインピーダンス状態とされる。 ところで、この実施例のスタティック型RAMには、互
いに隣接する２組の相補データ線対を一つの単位とする
次のプリチャージ回路PCが設けられる。第３図には、こ
のうち相補データ線D0・▲▼及びD1・▲▼から
なる２組の相補データ線対に対応して設けられるプリチ
ャージ回路PCの一部が例示的に示されている。 第３図において、一方の相補データ線対の非反転信号
線D0と反転信号線▲▼との間には、短絡用のスイッ
チMOSFETQ8（第１のMOSFET）及びQ9（第２のMOSFET）が
設けられる。同様に、他方の相補データ線の非反転信号
線D1と反転信号線▲▼との間には、短絡用のMOSFET
Q10（第３のMOSFET）及びQ11（第４のMOSFET）が設けら
れている。これらのMOSFETQ8,Q9の共通接続されたノー
ドと第１動作電位（電源電圧Vcc）との間には、プリチ
ャージMOSFETQ5（第６のMOSFET）が設けられ、またMOSF
ETQ10,Q11の共通接続されたノードと回路の第２動作電
位（接地電位GND）との間には、プリチャージMOSFETQ6
（第７のMOSFET）が設けられる。MOSFETQ8及びQ9の共通
接続されたノードQ10及びQ11の共通接続されたノードと
の間には、短絡用のスイッチMOSFETQ7（第５のMOSFET）
が設けられる。 プリチャージMOSFETQ5及びQ6のゲートには、スタティ
ック型RAMが非選択状態とされるときハイレベルとされ
るプリチャージ用のタイミング信号φpc（第３のタイミ
ング信号）が供給される。また、短絡溶着MOSFETQ7のゲ
ートには、スタティック型RAMが選択状態とされてから
所定の時間が経過するまでの期間においてハイレベルと
されるイコライズ用のタイミング信号φeq2（第２のタ
イミング信号）が供給される。さらに、短絡用MOSFETQ8
〜Q11のゲートには、上記タイミング信号φpe又はφeq2
のいずれかがハイレベルとされる期間、すなわちスタテ
ィック型RAMが非選択状態とされる期間及びスタティッ
ク型RAMが選択状態とされてから上記所定の期間が経過
するまでの期間においてハイレベルとされるイコライズ
用のもう一つのタイミング信号φeq1（第１のタイミン
グ信号）が供給される。 これらのMOSFETQ5〜Q11は、対応するタイミング信号
φpc,φeq1及びφeq2がハイレベルとされることで、そ
れぞれ選択的にオン状態とされる。 第４図には、第３図のスタティック型RAMの読み出し
動作モードの一実施例のタイミング図が示されている。
このタイミング図及び上記第３図に沿って、スタティッ
ク型RAMの読み出し動作の概要を説明する。以下の説明
は、メモリアレイＭ−ARY1の相補データ線D0・▲▼
及びD1・▲▼からなる２組の相補データ線及びこれ
らの相補データ線に対応するプリチャージ回路PCの一部
について例示的に示されている。他の相補データ線D2,
▲▼〜Dn・▲▼についても、それぞれ隣接する
２組を一対として、同様な動作が行われる。 第４図において、この実施例のスタティック型RAM
は、特に制限されないが、イネーブル信号ENがロウレベ
ルとされることで非選択状態とされる。このとき、スタ
ティック型RAMでは、タイミング信号φpc及びφeq1がハ
イレベルとされ、タイミング信号φeq2はロウレベルと
される。これにより、プリチャージ回路PCでは、プリチ
ャージMOSFETQ5,Q6及び短絡用MOSFETQ8〜Q11が一斉にオ
ン状態となる。このため、一方の相補データ線の非反転
信号線D0及び反転信号線▲▼のレベルは、MOSFETQ
5,Q8及びQ9を介して回路の電源電圧Vccが供給されるこ
とによって、ともにハイレベルとされる。また、他方の
相補データ線の非反転信号線D1及び反転信号線▲▼
のレベルは、MOSFETQ6,Q10及びQ11を介して回路の接地
電位GNDが供給されることによって、ともにロウレベル
とされる。 スタティック型RAMは、イネーブル信号ENがハイレベ
ルとされることによって選択状態とされる。このイネー
ブル信号ENがハイレベルとされるのに先立って、リード
・ライト信号R/がハイレベルとされ、アドレスバスA0
〜Aiにはアドレス信号が所望するワード線を指定する組
み合わせで供給される。これにより、スタティック型RA
Mは読み出し動作モードとされる。また、アドレスバスA
0〜Aiを介して供給されるアドレス信号は、スタティッ
ク型RAMのアドレス入力バッファに取り込まれた後、内
部アドレス信号a0〜aiとしてロウアドレスデコーダRDCR
に供給される。 スタティック型RAMでは、イネーブル信号ENがハイレ
ベルとされることでタイミング信号φpeがロウレベルと
され、代わってタイミング信号φeqが所定の時間だけ一
時的にハイレベルとされる。 プリチャージ回路PCでは、タイミング信号φpcがロウ
レベルとされることで、プリチャージ用MOSFETQ5及びQ6
がオフ状態となる。また、タイミング信号φeq2がハイ
レベルとされることで、短絡用MOSFETQ7がオン状態とな
る。短絡用MOSFETQ8〜Q11は、タイミング信号φeq1がハ
イレベルのままとされることで、オン状態を維持する。
このため、一方の相補データ線の非反転信号線D0と反転
信号線▲▼及び他方の相補データ線の非反転信号線
D1と反転信号線▲▼は、MOSFETQ7及びQ8〜Q11を介
して一斉に短絡状態とされる。これにより、両相補デー
タ線の非反転信号線及び反転信号線の記憶容量に蓄積さ
れた電荷は平均化され、すべての信号線のレベルはほぼ
電源電圧Vccの1/2のハーフプリチャージレベルとされ
る。 スタティック型RAMが選択状態とされてから所定の時
間が経過すると、タイミング信号φeq1及びφeq2が同時
にロウレベルとされ、代わってタイミング信号φｘがハ
イレベルとされる。また、タイミング信号φｘにやや遅
れてタイミング信号φsaがハイレベルとされ、さらにや
や遅れてタイミング信号φｒがハイレベルとされる。 スタティック型RAMでは、タイミング信号φeq1及びφ
eq2がロウレベルとされることで、短絡用MOSFETQ7〜Q11
が一斉にオフ状態となり、プリチャージ動作が停止され
る。また、タイミング信号φｘがハイレベルとされるこ
とでロウアドレスデコーダRDCRが動作状態とされ、アド
レス信号A0〜Aiによって指定される１本のワード線が択
一的にハイレベルの選択状態とされる。これにより、選
択されたワード線に結合されるメモリセルMCから、それ
ぞれの記憶データに従った読み出し信号が出力される。
これらの読み出し信号は、対応する相補データ線を介し
て、対応するセンスアンプSA0,SA1等に送られる。セン
スアンプSA0,SA1等は、タイミング信号φsaがハイレベ
ルとさることによって一斉に動作状態とされ、対応する
メモリセルMCから出力ささる読み出し信号を増幅する。
このとき、一対とされる２組の相補データ線D0・▲
▼及びD1・▲▼のレベルは、上記ハーフプリチャー
ジレベルから選択されたメモリセルの記憶データに従っ
たハイレベル又はロウレベルに変化する。このため、各
データ線の信号振幅が縮小され、読み出し動作の高速化
を図ることができる。 各センスアンプの出力信号は、対応するリードアンプ
RA0,RA1等に伝達され、タイミング信号φｒがハイレベ
ルとされることによって、対応するデータバスD0〜Dnに
送出される。 前述のように、この実施例のスタティック型RAMで
は、それぞれ隣接する２組の相補データ線が一対とされ
る。スタティック型RAMが非選択状態とされるとき、各
対の一方の相補データ線の両信号線は回路の電源電圧Vc
cのようなハイレベルとされ、他方の相補データ線の両
信号線は回路の接地電位のようなロウレベルとされる。
各対の相補データ線は、スタティック型RAMが選択状態
とされてかから所定の時間が経過するまでの期間におい
て一斉に短絡状態とされ、ハーフプリチャージレベルと
される。したがって、第４図に点線で示されるように、
タイミング信号φeq2のハイレベル期間を必要かつ最小
の期間としタイミング信号φｘを早期にハイレベルとす
ることでスタティック型RAMのアクセスタイムの高速化
を図る場合でも、誤書き込みや読み出しマージン低下等
の問題は解消される。すなわち、上記のようにタイミン
グ信号φeq2のハイレベル期間を短くしプリチャージ回
路PCにおける短絡時間を短縮することで、一対とされる
２組の相補データ線の一方と他方の間にはレベル差が生
じるが、メモリセルの入出力ノードが結合される各相補
データ線の非反転信号線及び反転信号線はそれぞれ同一
のレベルとなる。したがって、各相補データ線の非反転
信号線及び反転信号線のレベルは、ワード線選択動作が
開始されることによって、上記同一のレベルからハイレ
ベル又はロウレベルに変化される。このため、誤書き込
み及び読み出し信号マージンの低下を防止しつつ、スタ
ティック型RAMの高速化を図ることができるものであ
る。 〔実施例２〕 第５図には、この発明が適用されたスタティック型RA
Mの第２の実施例の回路図が示されている。この実施例
において、スタティック型RAMのプリチャージ回路PCを
除く他の各回路ブロックの構成と動作は、上記第３図の
実施例と同じであるため、説明を省略する。 第５図において、この実施例のスタティック型RAMの
プリチャージ回路PCでは、隣接する２組の相補データ線
のうち一方の非反転信号線D0及び反転信号線▲▼と
回路の電源電圧Vccとの間に、プリチャージMOSFETQ19
（第８のMOSFET）及びQ20（第９のMOSFET）がそれぞれ
設けられる。また、他方の非反転信号線D1及び反転信号
線▲▼と回路の接地電位との間に、プリチャージMO
SFETQ21（第10のMOSFET）及びQ22（第11のMOSFET）がそ
れぞれ設けられる。これらのプリチャージMOSFETQ19〜Q
22のゲートには、上述のタイミング信号φpcが共通に供
給される。第３図の実施例と同様に、各相補データ線の
非反転信号線と反転信号線との間には直列形態の短絡用
MOSFETQ8,Q9及びQ10,Q11がそれぞれ設けられる。また、
各相補データ線の上記短絡用MOSFETの共通接続されたノ
ードの間には、短絡用MOSFETQ7が設けられる。このう
ち、短絡用MOSFETQ8〜Q11のゲートには上述のタイミン
グ信号φeq1が供給され、短絡用MOSFETQ7のゲートには
上述のタイミング信号φeq2が供給される。タイミング
信号φpc,φeq1及びφeq2は、上記第３図の実施例と同
一条件で形成される。 この実施例のスタティック型RAMでは、その非動作状
態においてタイミング信号φpc及びφeq1がハイレベル
とされ、プリチャージ用MOSFETQ19〜Q22及び短絡用MOSF
ETQ8〜Q11が一斉にオン状態となる。これにより、相補
データ線D0・▲▼の両信号線はともに電源電圧Vcc
にプリチャージされ、また相補データ線D1・▲▼の
両信号線はともに回路の接地電位にプリチャージされ
る。 次に、スタティック型RAMが選択状態とされることに
よって、タイミング信号φpcがロウレベルとされ、タイ
ミング信号φeq2が所定の期間だけハイレベルとされ
る。これにより、プリチャージMOSFETQ19〜Q22が一斉に
オフ状態になり、代わって短絡用MOSFETQ7がオン状態と
なる。したがって、相補データ線D0・▲▼及び相補
データ線D1・▲▼の両信号線はすべて短絡状態とさ
れ、そのレベルはほぼVcc/2のようなハーフプリチャー
ジレベルとされる。 スタティック型RAMが選択状態とされてから所定の時
間が経過すると、タイミング信号φeq1及びφeq2はとも
にロウレベルとされる。これにより、短絡用MOSFETQ7〜
Q11はすべてオフ状態となり、ワード線選択動作及び記
憶データの読み出し動作が開始される。 この実施例の場合、第３図の実施例と同様の効果が得
られるとともに、各相補データ線の非反転信号線及び反
転信号線はそれぞれ対応して設けられる１個のプリチャ
ージ用MOSFETを介してプリチャージされる。このため、
各相補データ線線の非反転信号線と反転信号線との間に
短絡用MOSFETQ8〜Q11の素子特性によって生じるレベル
差を防止することができるとともに、プリチャージ動作
が高速化される。これにより、スタティック型RAMの書
き込み動作及び読み出し動作がさらに安定化され、高速
化される。 〔実施例３〕 第６図には、この発明が適用されたスタティック型RA
Mの第３の実施例の回路図が示されている。この実施例
において、スタティック型RAMのプリチャージ回路PCを
除く他の各回路ブロックの構成と動作は、上記第３図の
実施例と同じであるため、説明を省略する。 この実施例のスタティック型RAMのプリチャージ回路P
Cでは、上記第５図の実施例と同様に、隣接する２組の
相補データ線の一方の両信号線と回路の電源電圧Vccと
の間及び他方の両信号線と回路の接地電位との間に、そ
れぞれプリチャージ用MOSFETが設けられる。また、上記
２組の相補データ線の一方の非反転信号線と他方の反転
信号線及び一方の反転信号線と他方の非反転信号線との
間にそれぞれ短絡用MOSFETか設けられる。 すなわち、第６図において、隣接する２組の相補デー
タ線の非反転信号線D0及び反転信号線▲▼と回路の
電源電圧Vccとの間には、プリチャージMOSFETQ19（第12
のMOSFET）及びQ20（第13のMOSFET）がそれぞれ設けら
れる。また、他方の非反転信号線D1及び反転信号線▲
▼と回路の接地電位との間には、プリチャージMOSFET
Q21（第14のMOSFET）及びQ22（第15のMOSFET）がそれぞ
れ設けられる。これらのプリチャージ用MOSFETQ19〜Q22
のゲートには、タイミング信号φpcが供給される。上記
２組の相補データ線の一方の非反転信号線D0と他方の反
転信号線▲▼との間には、短絡用MOSFETQ23（第16
のMOSFET）が設けられる。同様に、一方の反転信号線▲
▼と他方の非反転信号線D1との間には、短絡用MOSF
ETQ24（第17のMOSFET）が設けられる。これらの短絡用M
OSFETQ23及びQ24のゲートには、タイミング信号φeqが
供給される。上記タイミング信号φpc及びφepは、第３
図の実施例におけるタイミング信号φpc及びφeq2とそ
れぞれ同一の条件で形成される。 この実施例のスタティック型RAMのプリチャージ回路P
Cでは、スタティック型RAMが非選択状態とされること
で、タイミング信号φpcがハイレベルとされ、タイミン
グ信号φeqがロウレベルとされる。これにより、プリチ
ャージ用MOSFETQ19〜Q22が一斉にオン状態となり、短絡
用MOSFETQ23及びQ24はオフ状態となる。したがって、相
補データ線D0・▲▼の両信号線はともに電源電圧Vc
cにプリチャージされ、また相補データ線D1・▲▼
の両信号線はともに回路の接地電位にプリチャージされ
る。 次に、スタティック型RAMが選択状態とされることに
よって、タイミング信号φpcがロウレベルとされ、タイ
ミング信号φeqが所定の期間だけハイレベルとされる。
これにより、プリチャージMOSFETQ19〜Q22が一斉にオフ
状態になり、代わって短絡用MOSFETQ23及びQ24がオン状
態となる。したがって、上記２組の相補データ線の一方
の非反転信号線D0と他方の反転信号線▲▼及び一方
の反転信号線▲▼と他方の非反転信号線D1かそれぞ
れ短絡状態とされ、そのレベルはほぼ同じようなハーフ
プリチャージレベルとされる。 スタティック型RAMが選択状態とされてから所定の時
間が経過すると、タイミング信号φeqがロウレベルとさ
れる。これにより、短絡用MOSFETQ23及びQ24はオフ状態
となり、ワード線選択動作及び記憶データの読み出し動
作が開始される。 この実施例の場合、プリチャージ回路PCに比較的少な
いMOSFETを設けるだけで第３図の実施例と同様の効果を
得ることができる。これにより、プリチャージ回路PCの
簡略化と回路素子数の削減を図ることができる。 〔実施例４〕 第７図には、この発明が適用されたスタティック型RA
Mの第４の実施例の回路図が示されている。この実施例
において、スタティック型RAMのプリチャージ回路PCを
除く他の各回路ブロックの構成と動作は、上記第３図の
実施例と同じであるため、説明を省略する。 この実施例のスタティック型RAMのプリチャージ回路P
Cは、基本的に上記第６図の実施例と同じ構成とされ
る。この実施例では、さらに上記第６図の実施例に加え
て、隣接する２組の相補データ線の一方及び他方の非反
転信号線と反転信号線との間にそれぞれ短絡用MOSFETが
設けられる。 すなわち、第７図において、隣接する２組の相補デー
タ線の非反転信号線D0及び反転信号線▲▼と回路の
電源電圧Vccとの間には、上記第６図の実施例と同様
に、プリチャージMOSFETQ19及びQ20がそれぞれ設けられ
る。また、他方の非反転信号線D1及び反転信号線▲
▼と回路の接地電位との間には、プリチャージMOSFETQ2
1及びQ22がそれぞれ設けられる。これらのプリチャージ
用MOSFETQ19〜Q22のゲートには、タイミング信号φpcが
供給される。上記第６図の実施例と同様に、２組の相補
データ線の一方の非反転信号線D0と他方の反転信号線▲
▼との間には、短絡用MOSFETQ23が設けられ、また
一方の反転信号線▲▼と他方の非反転信号線D1との
間には、短絡用MOSFETQ24が設けられる。さらに、この
実施例のプリチャージ回路PCでは、上記２組の相補デー
タ線の一方の非反転信号線D0と反転信号線▲▼との
間に短絡用MOSFETQ25（第18のMOSFET）が設けられ、ま
た他方の非反転信号線D1と反転信号線▲▼との間に
短絡用MOSFETQ26が設けられる。これらの短絡用MOSFETQ
23〜Q26のゲートには、タイミング信号φeqが供給され
る。上記タイミング信号φpc及びφeqは、第６図の実施
例と同一の条件で形成される。 この実施例のスタティック型RAMのプリチャージ回路P
Cでは、スタティック型RAMが非選択状態とされることで
タイミング信号φpcがハイレベルとされ、タイミング信
号φepがロウレベルとされる。これにより、プリチャー
ジ用MOSFETQ19〜Q22が一斉にオン状態となり、短絡用MO
SFETQ23〜Q26はオフ状態となる。したがって、相補デー
タ線D0・▲▼の両信号線はともに電源電圧Vccにプ
リチャージされ、また相補データ線D1・▲▼の両信
号線はともに回路の接地電位にプリチャージされる。 次に、スタティック型RAMが選択状態とされること
で、タイミング信号φpcがロウレベルとされ、タイミン
グ信号φeqが所定の期間だけハイレベルとされる。これ
により、プリチャージMOSFETQ19〜Q22が一斉にオフ状態
トリガ、代わって短絡用MOSFETQ23〜Q26が一斉にオン状
態となる。したがって、上記２組の相補データ線の両信
号線は一斉に短絡状態とされ、そのレベルはほぼVcc/2
のようなハーフプリチャージレベルとされる。 スタティック型RAMが選択状態とされてから所定の時
間が経過すると、タイミング信号φeqがロウレベルとさ
れる。これにより、短絡用MOSFETQ23〜Q26もオフ状態と
なり、ワード線選択動作及び記憶データの読み出し動作
が開始される。 この実施例の場合、隣接する２組の相補データ線の両
信号線はそれぞれ１個のプリチャージMOSFETを介してチ
ャージされ、またそれぞれ１個のMOSFETを介して短絡さ
れる。このため、各相補データ線の両信号線のプリチャ
ージ動作が記上第６図の実施例と同様に、比較的安定か
つ高速に行われるとともに、短絡動作も高速化される。
これにより、スタティック型RAMの書き込み動作及び読
み出し動作がさらに安定化され、また高速化される。 以上の複数の実施例に示されるように、この発明をデ
ィジタル処理装置等に内蔵されるスタティック型RAMに
適用することによって、次のような効果を得ることがで
きる。 （１）それぞれ隣接する２組の相補データ線の一方の両
信号線に電源電圧を供給し、他方の両信号線に接地電位
を供給した後、スタティック型RAMが起動されてから所
定の期間これらの相補データ線を短絡してハーフプリチ
ャージすることで、各相補データ線の非反転信号線及び
反転信号線の間に電圧レベル差を消磁させることなく、
プリチャージ動作の短縮化を図ることができる。 （２）各相補データ線の非反転信号線及び反転信号線の
間に電圧レベル差を生じさせることなくプリチャージ動
作を短縮化できることで、メモリセルへの誤書き込みを
防止しつつスタティック型RAM等の書き込み動作の高速
化を図ることができる。 （３）各相補データ線の非反転信号線及び反転信号線の
間に電圧レベル差を生じさせることなくプリチャージ動
作を短縮化できることで、読み出し信号マージンを確保
しつつスタティック型RAMの読み出し動作の高速化を図
ることができる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のメ
モリセルMC00〜MCk1は、高抵抗負荷に代わってＰチャン
ネルMOSFETを用いるものであってもよい。それぞれの入
力端子及び出力端子が互いに交差接続される２組のCMOS
インバータ回路によって構成されるものであってもよ
い。また、各相補データ線と各アンプの間にカラム系選
択回路を儲け、複数の相補データ線を選択的に各アンプ
に接続させることもよい。第３図〜第７図の実施例で
は、プリチャージ回路PCをすべてＮチャンネルMOSFETに
よって構成しているが、第８図に示されるように、Ｐチ
ャンネルMOSFETあるいはＮチャンネルMOSFETとＰチャン
ネルMOSFETを並列接続した相補スイッチMOSFETが混在す
るものであってもよい。 すなわち、第８図の実施例では、プリチャージ回路PC
は基本的に第７図の実施例と同じ構成とされる。この実
施例では、Ｎチャンネル型のプリチャージ用MOSFETQ19
及びQ20に代わってＰチャンネル型のプリチャージ用MOS
FETQ33及びQ34が設けられる。また、Ｎチャンネル型の
短絡用MOSFETQ23〜Q26には、Ｐチャンネル型の短絡用MO
SFETQ35〜Q38が並列形態に設けられる。つまり、MOSFET
Q23とQ35,Q24とQ36,Q25とQ37及びQ26とQ38は、それぞれ
相補スイッチMOSFET形態とされる。MOSFETQ33及びQ34の
ゲートには、上述のタイミング信号φpc反転信号▲
▼が供給される。また、MOSFETQ35〜Q38のゲートに
は、上述のタイミング信号φeq2の反転信号▲
▼が共通に供給される。これにより、プリチャージ用MO
SFETQ33及びQ34は、Ｎチャンネル型のプリチャージ用MO
SFETQ21及びQ22と同時にオン状態となり、対応する２組
の相補データの一方の非反転信号線D0及び反転信号線▲
▼を回路の電源電圧Vccのようなハイレベルとす
る。このとき、これらの非反転信号線D0及び反転信号線
▲▼のハイレベルは、プリチャージMOSFETのしきい
値電圧によって低下されることがない。一方、Ｐチャン
ネル型の短絡用MOSFETQ35〜Q38は、Ｎチャンネル型の短
絡用MOSFETQ23〜Q26と同時にオン状態となり、対応する
２組の相補データ線の非反転信号線及び反転信号線を一
斉に短絡状態とする。このとき、各短絡用MOSFETが相補
スイッチMOSFET形態とされることでそれぞれのコンダク
タンスが小さくされ、プリチャージ回路PCの短絡動作が
さらに高速化される。 このように、プリチャージ用MOSFETをＰチャンネルMO
SFETとしまた短絡用MOSFETを相補スイッチMOSFET形態と
することは、第３図〜第６図の実施例についても同様に
効果的である。 第３図〜第８図に示されるプリチャージ回路PCの具体
的な回路構成は、さらに種々の実施形態を採りうる。ま
た、第３図に示されるスタティック型RAMのブロック構
成やセンスアンプSAの具体的な回路構成及びタイミング
信号やアドレス信号の組み合わせなども種々の実施形態
を採りうる。 以上の説明では主として、本願発明者によってなされ
た発明をその背景となった技術分野である。マイクロコ
ンピュータ等のディジタル処理装置に内蔵されるスタテ
ィック型RAMに適用した場合について説明したが、この
発明はそれに限定されるものではなく、演算レジスタを
含む各種ディジタル処理装置に適用できる。また、上記
ではシリコン基板に形成された半導体メモリに関して説
明したがGaAs基板の如き化合物半導体基板上に形成され
た半導体メモリにも適用できる。 〔効果〕 それぞれ隣接する２組の相補データ線の一方の両信号
線に電源電圧を供給し、他方の両信号線に接地電位を供
給した後、スタティック型RAMが起動されてから所定の
期間これらの相補データ線を短絡してハーフプリチャー
ジすることで、各相補データ線の非反転信号線及び反転
信号線の間に電圧レベル差を生じさせることなく、プリ
チャージ動作の短縮化を図ることができる。それによ
り、半導体メモリの高速化と動作マージンの高速化を図
ることができるので、そのような半導体メモリを含むデ
ィジタル処理装置のサイクルタイムの高速化、及び信号
処理能力の向上を図ることができる。

【図面の簡単な説明】 第１図は、この発明が適用されたスタティック型RAMを
含むディジタル処理装置が搭載される半導体基板（IC C
HIP）の一実施例を示す平面図、 第２図は第１図のスタティック型RAMの一実施例を示す
配置図、 第３図は、この発明が適用されたスタティック型RAMの
一実施例を示す回路図、 第４図は、第３図のスタティック型RAMの読み出し動作
を示すタイミング図、 第５図は、この発明が適用されたスタティック型RAMの
第２の実施例を示す回路図、 第６図は、この発明が適用されたスタティック型RAMの
第３の実施例を示す回路図、 第７図は、この発明が適用されたスタティック型RAMの
第４の実施例を示す回路図、 第８図、この発明が適用されたスタティック型RAMの第
５の実施例を示す回路図、 第９図は、ハーフプリチャージ方式を採る従来のスタテ
ィック型RAMの一例を示す回路図、 第10図は、第９図のスタティック型RAMの読み出し動作
を示すタイミング図である。 BP……ボンディングパッド、LC……論理回路部、I/O…
…入出力回路、Ｍ−ARY1,2……メモリアレイ、RDCR……
ロウアドレスデコーダ、SA,SA0,SA1……センスアンプ、
WA,WA0,WA1……ライトアンプ、RA,RA0,RA1……リードア
ンプ、CTL……制御回路、DB……データバッファ、PC…
…プリチャージ回路、MC01,MCk0,MCk1,MC,MC00,MC01…
…メモリセル。

Claims (1)

1. (57)【特許請求の範囲】 １．ディジタル処理のための演算ユニット及び制御ユニ
   ットを含む論理回路部と、 データ伝達のためのデータバス、アドレス信号伝達のた
   めのアドレスバス、及びコントロール信号伝達のための
   コントロールバスを含み、上記論理回路部に接続された
   内部バスと、 上記内部バスを介して上記論理回路部によりアクセスさ
   れる演算レジスタと、 を含んで１チップ化されたディジタル処理装置におい
   て、 上記演算レジスタは、 上記データバスの各ビットに対応して配置された複数の
   データバッファ単位回路と、 上記複数のデータバッファ単位回路に対応して配置され
   た複数の相補データ線対と、 データ入出力端子と選択端子とを有し、上記データ入出
   力端子を介して上記相補データ線に結合された複数のメ
   モリセルと、 上記メモリセルの選択端子に結合され、上記アドレスバ
   ス上のアドレス信号に基づいて選択されるワード線と、 上記複数の相補データ線をプリチャージするためのプリ
   チャージ回路と、 上記コントロールバスを介して上記論理回路部から供給
   される信号に基づいて、上記半導体メモリが非選択状態
   とされる期間及び上記半導体メモリが選択状態とされて
   から所定の期間が経過するまでの間に有効とされる第１
   のタイミング信号と、上記半導体メモリが選択状態とさ
   れてから上記所定の時間が経過するまでの期間において
   有効とされる第２のタイミング信号と、上記半導体メモ
   リが非選択状態にされているとき有効とされる第３のタ
   イミング信号とを形成可能なコントローラと、 を含み、上記プリチャージ回路は、 上記複数の相補データ線対のうち、互いに隣接する２組
   の相補データ線対をそれぞれ第１の相補データ線対、及
   び第２の相補データ線対とするとき、 それぞれ上記第１のタイミング信号によってオンされる
   ことで、上記第１の相補データ線対を形成する非反転信
   号線と反転信号線とを短絡可能に直列接続形態とされた
   第１のMOSトランジスタ、及び第２のMOSトランジスタ
   と、 それぞれ上記第１のタイミング信号によってオンされる
   ことで、上記第２の相補データ線対を形成する非反転信
   号と反転信号線とを短絡可能に直列接続形態とされた第
   ３のMOSトランジスタ、及び第４のMOSトランジスタと、 上記第２のタイミング信号によってオンされることで、
   上記第１のMOSトランジスタ及び上記第２のMOSトランジ
   スタの直列接続箇所と、上記第３のMOSトランジスタ及
   び上記第４のMOSトランジスタの直列接続箇所とを短絡
   可能な第５のMOSトランジスタと、 上記第３のタイミング信号によってオンされることで、
   上記第１のMOSトランジスタ及び上記第２のMOSトランジ
   スタを介して上記第１の相補データ線対に、電源電圧レ
   ベルの第１動作電位を供給するための第６のMOSトラン
   ジスタと、 上記第３のタイミング信号によってオンされることで、
   上記第３のMOSトランジスタ及び上記第４のMOSトランジ
   スタを介して上記第２の相補データ線対に、接地レベル
   の第２動作電位を供給するための第７のMOSトランジス
   タと、 を含んで成ることを特徴とするディジタル処理装置。