JPS619893A - Ｍｏｓ型メモリ装置 - Google Patents
Ｍｏｓ型メモリ装置Info
- Publication number
- JPS619893A JPS619893A JP59129801A JP12980184A JPS619893A JP S619893 A JPS619893 A JP S619893A JP 59129801 A JP59129801 A JP 59129801A JP 12980184 A JP12980184 A JP 12980184A JP S619893 A JPS619893 A JP S619893A
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- JP
- Japan
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- line
- potential
- precharge
- signal
- sense amplifier
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- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ型スタチック・ランダムアクセスメモリ
装置に関するものである。
装置に関するものである。
従来例の構成とその問題点
スタチック・ランダムアクセスメモリ（以下スタチック
ＲＡＭと略す）は、リフレッシュが不要であり、特に］
ｖｉＯ８型スタチックＲＡＭは安価で低消費電力である
ことから最近ます壕す重要が高１っている。一方、従来
ＭＯ８型メモリは高速動作が必要とされる分野には不適
と考えられていたが、近年半導体製造技術の進歩、回路
設計技術の発達等によって、バイポーラ型メモリに匹敵
する動作速度が得られつつある。しかしながら、コンピ
ュータをはじめとする信号処理システムにおける処理速
度の向上、処理型の増加に伴なってより高速なメモリが
要望されている。メモリの動作速度を規定する要因は書
き込み時間と読み出し時間に大別されるが、使用頻度が
多いという点から読み出し時間の高速化が特に重要であ
る。
ＲＡＭと略す）は、リフレッシュが不要であり、特に］
ｖｉＯ８型スタチックＲＡＭは安価で低消費電力である
ことから最近ます壕す重要が高１っている。一方、従来
ＭＯ８型メモリは高速動作が必要とされる分野には不適
と考えられていたが、近年半導体製造技術の進歩、回路
設計技術の発達等によって、バイポーラ型メモリに匹敵
する動作速度が得られつつある。しかしながら、コンピ
ュータをはじめとする信号処理システムにおける処理速
度の向上、処理型の増加に伴なってより高速なメモリが
要望されている。メモリの動作速度を規定する要因は書
き込み時間と読み出し時間に大別されるが、使用頻度が
多いという点から読み出し時間の高速化が特に重要であ
る。
以下に従来のメモリの読み出し回路を第」図と共に説明
する。第１図において、１はメモリセル、２はリード線
、３，３′はメモリセル１が接続された一対のビット線
、４，５．６はビット線プリチャージのためのＰチャネ
ルＭＯＳ）ランジスタであり、トランジスタ４，６の他
方は電源に接続されている。トランジスタ５は一対のビ
ット線３゜３′を等電位にするだめのトランジスタであ
る。７はフリップフロッグ型のセンスアンプ、８は増巾
回路であシビソト線上の信号を所定のレベルまで増巾す
る。９はプリチャージ信号線、１０は出力線、１１はビ
ット線ドライバに接続される端子、１２はセンスアンプ
７を活性化する制御線である。
する。第１図において、１はメモリセル、２はリード線
、３，３′はメモリセル１が接続された一対のビット線
、４，５．６はビット線プリチャージのためのＰチャネ
ルＭＯＳ）ランジスタであり、トランジスタ４，６の他
方は電源に接続されている。トランジスタ５は一対のビ
ット線３゜３′を等電位にするだめのトランジスタであ
る。７はフリップフロッグ型のセンスアンプ、８は増巾
回路であシビソト線上の信号を所定のレベルまで増巾す
る。９はプリチャージ信号線、１０は出力線、１１はビ
ット線ドライバに接続される端子、１２はセンスアンプ
７を活性化する制御線である。
第１図に示す回路の動作を、第２図に示す動作波形図と
ともに説明する。第２図において、（イ）はプリチャー
ジ信号線９に印加される波形、（ロ）はワード線２及び
制御線１２に印加される波形、（ハ）はビット線３，３
′に現われる波形、に）は出力Ｗ１０に現われる波形を
それぞれ表わしている。
ともに説明する。第２図において、（イ）はプリチャー
ジ信号線９に印加される波形、（ロ）はワード線２及び
制御線１２に印加される波形、（ハ）はビット線３，３
′に現われる波形、に）は出力Ｗ１０に現われる波形を
それぞれ表わしている。
読み出し動作に先がけてリード線２及び制御線１２が低
論理レベル（以下Ｌレベルと略す）になシメモリセル１
及びセンスアンプ７がビット線３１３′より電気的に分
離され、信号線９にＬレベルが印加されてブリナヤージ
が開始される。このプリチャージ動作によって一対のビ
ット線３．３′の電位は共に電源電位まで上昇する。信
号線９に高論理レベル（以下Ｈレベルと略す）が印加さ
れプリチャージ動作が終了する。この後ワード線２及び
制御線１２がｈレベルにな９読み出しが開始される。読
み出し開始当初、電源電位にあったビット線３．３′上
の電荷は、メモリーセル１及びセンスアンプ７を経て放
電されおよそセンスアンプ７のしきい値電位”ｒ）ｉｔ
で降下する。この放電によるビット線３，３′の電位の
降下の速さはメモリーセル１の内容によらずほぼ一定で
ある。ビット線３．３′が共に■ＴＨ近くまで降下して
からセンスアンプ７はセンス動作を開始し、メモリーセ
ル１の内容に応じた信号をビット線３，３′上に固定す
る。
論理レベル（以下Ｌレベルと略す）になシメモリセル１
及びセンスアンプ７がビット線３１３′より電気的に分
離され、信号線９にＬレベルが印加されてブリナヤージ
が開始される。このプリチャージ動作によって一対のビ
ット線３．３′の電位は共に電源電位まで上昇する。信
号線９に高論理レベル（以下Ｈレベルと略す）が印加さ
れプリチャージ動作が終了する。この後ワード線２及び
制御線１２がｈレベルにな９読み出しが開始される。読
み出し開始当初、電源電位にあったビット線３．３′上
の電荷は、メモリーセル１及びセンスアンプ７を経て放
電されおよそセンスアンプ７のしきい値電位”ｒ）ｉｔ
で降下する。この放電によるビット線３，３′の電位の
降下の速さはメモリーセル１の内容によらずほぼ一定で
ある。ビット線３．３′が共に■ＴＨ近くまで降下して
からセンスアンプ７はセンス動作を開始し、メモリーセ
ル１の内容に応じた信号をビット線３，３′上に固定す
る。
増仲回路８はこの信号を所定の論理レベルにまで増巾し
て出力線１Ｑ上に出力し読み出し動作を完了する。読み
出し時間ｔＲＥＡＤは上述したように、ビット線上の電
位が電源電位からしきい値電位■ＴＨ”で放電する時間
とセンスアンプ７の動作時間と増巾回路８の動作時間と
の和となる。
て出力線１Ｑ上に出力し読み出し動作を完了する。読み
出し時間ｔＲＥＡＤは上述したように、ビット線上の電
位が電源電位からしきい値電位■ＴＨ”で放電する時間
とセンスアンプ７の動作時間と増巾回路８の動作時間と
の和となる。
しかしながら上述したビット線上の電位を”ＴＨまで降
下させる放電時間は読み出し動作に関係なく本質的に不
要でちゃ、制御線１２がＨレベルに変化した直後に多量
の放電電流が流れ接地線に雑音を重畳させる可能性があ
る。捷た、ビット線のプリチャージ電位を電源電位にし
ていることから、プリチャージ・トランジスタ４．ｓ、
６ｆコンダクタンスの小さいＰチャネルＭＯ８）ランジ
スタにする必要があった。
下させる放電時間は読み出し動作に関係なく本質的に不
要でちゃ、制御線１２がＨレベルに変化した直後に多量
の放電電流が流れ接地線に雑音を重畳させる可能性があ
る。捷た、ビット線のプリチャージ電位を電源電位にし
ていることから、プリチャージ・トランジスタ４．ｓ、
６ｆコンダクタンスの小さいＰチャネルＭＯ８）ランジ
スタにする必要があった。
発明の目的
本発明はこのような従来の問題に鑑み、ＭＯＳ型スタチ
ックメモリの読み出し時間を短縮することを目的とする
。
ックメモリの読み出し時間を短縮することを目的とする
。
発明の構成
本発明はビット線のプリチャージ電圧とセンスアンプの
しきい値電圧をほぼ同じ値にすることによって、読み出
し動作の初期に必要であったビット線の放電時間を不要
とし読み出し動作を高速化するものである。
しきい値電圧をほぼ同じ値にすることによって、読み出
し動作の初期に必要であったビット線の放電時間を不要
とし読み出し動作を高速化するものである。
実施例の説明
第３図は本発明の第１の実施例におけるメモリの読み出
し回路を示すものである。第３図において、２１〜２３
．２３’は第１図１〜３，３′に同じく、２４〜２６は
プリチャージのためのＰチャネルＭＯＳ）ランジスタで
あり、トランジスタ２４゜２６の他方はプリチャージ電
位ｖＰＣ全発生する電圧源３３に接続されている。２７
は制御線３２の信号によってビット線２３．２３’と電
気的に分離されるセンスアンプであシ、２８〜３１は第
１図８〜１１と同じである。電圧源３３はプリチャージ
信号線２９上の信号によって不活性化することができる
インバータよシなり、入力端子と出力端子が接続されて
いる。この電圧源３３を活性化した時に生ずる電位■Ｐ
ｃ は、センスアンプ２７のしきい値電位■ＴＨにほぼ
等しいものとする。
し回路を示すものである。第３図において、２１〜２３
．２３’は第１図１〜３，３′に同じく、２４〜２６は
プリチャージのためのＰチャネルＭＯＳ）ランジスタで
あり、トランジスタ２４゜２６の他方はプリチャージ電
位ｖＰＣ全発生する電圧源３３に接続されている。２７
は制御線３２の信号によってビット線２３．２３’と電
気的に分離されるセンスアンプであシ、２８〜３１は第
１図８〜１１と同じである。電圧源３３はプリチャージ
信号線２９上の信号によって不活性化することができる
インバータよシなり、入力端子と出力端子が接続されて
いる。この電圧源３３を活性化した時に生ずる電位■Ｐ
ｃ は、センスアンプ２７のしきい値電位■ＴＨにほぼ
等しいものとする。
第３図に示す回路の動作を第４図に示す動作波形図とと
もに説明する。第４図において、（イ）はプリチャージ
信号線２９に印加される波形、（ロ）はワード線２２及
び制御線３２に印加される波形、ｅ→はビット線２３．
２３’に現われる波形、に）は出力線３０に現われる波
形をそれぞれ示している。
もに説明する。第４図において、（イ）はプリチャージ
信号線２９に印加される波形、（ロ）はワード線２２及
び制御線３２に印加される波形、ｅ→はビット線２３．
２３’に現われる波形、に）は出力線３０に現われる波
形をそれぞれ示している。
従来例で説明した如く、読み出し動作に先がけてワード
線２２及び制御線３２がＬレベルに々す。
線２２及び制御線３２がＬレベルに々す。
メモリセル２１及びセンスアンプ２７がビット線２３．
２３’より電気的に分離され、信号線２９にＬレベルが
印加されてプリチャージが始まる。このプリチャージ動
作によって一対のビット線２３゜２３′の電位は■ＰＣ
”で上昇し、し２かる後信号線２９ＫＨレベルが印加さ
れてプリチャージ動作が終了する。この後ワード線２２
及び制御線３２がＨレベルになシ読み出しが開始される
。ビット線２３．２３’の電位■Ｐｃはセンスアンプ２
７のしきい値■ＴＨとほぼ同じであるため、読み出し開
始直後センスアンプ２７は中立状態でありビット線２３
．２３’の電位はメモリセル２１によって変化する。こ
の電位の変化によってセンスアンプ２７の中立状態が破
られセンス動作が行なわれて、メモリセル２１の内容に
応じた信号をビット線２３．２３′上の固定する。さら
に増巾回路２８はこの信号を所定の論理レベルにまで増
巾して出力線３゜に出力する。
２３’より電気的に分離され、信号線２９にＬレベルが
印加されてプリチャージが始まる。このプリチャージ動
作によって一対のビット線２３゜２３′の電位は■ＰＣ
”で上昇し、し２かる後信号線２９ＫＨレベルが印加さ
れてプリチャージ動作が終了する。この後ワード線２２
及び制御線３２がＨレベルになシ読み出しが開始される
。ビット線２３．２３’の電位■Ｐｃはセンスアンプ２
７のしきい値■ＴＨとほぼ同じであるため、読み出し開
始直後センスアンプ２７は中立状態でありビット線２３
．２３’の電位はメモリセル２１によって変化する。こ
の電位の変化によってセンスアンプ２７の中立状態が破
られセンス動作が行なわれて、メモリセル２１の内容に
応じた信号をビット線２３．２３′上の固定する。さら
に増巾回路２８はこの信号を所定の論理レベルにまで増
巾して出力線３゜に出力する。
以上の本実施例によれば、読み出し時間ｔＲＥＡＤはセ
ンスアンプ２７の動作時間と増巾回路２８の動作時との
和となる。プリチャージ電位ｖＰｃ とセンス電圧ｖＴ
Ｈが等しいため従来例において必要であった放電時間が
不要であシ読み出し時間ｔＲＥＡＤ は短かくなる。ま
た、従来発生していた読み出し開始直後の放電電流によ
る接地線の雑音も小さくなり信頼性が向上する。本実施
例においては、プリチャージ・トランジスタ２４〜２６
はＰチャネル′ＭＯＳトランジスタであるとしたが、プ
リチャージ電位ｖＰｃの値によってはｎチャネルＭ○Ｓ
トランジスタを用いることもできる。
ンスアンプ２７の動作時間と増巾回路２８の動作時との
和となる。プリチャージ電位ｖＰｃ とセンス電圧ｖＴ
Ｈが等しいため従来例において必要であった放電時間が
不要であシ読み出し時間ｔＲＥＡＤ は短かくなる。ま
た、従来発生していた読み出し開始直後の放電電流によ
る接地線の雑音も小さくなり信頼性が向上する。本実施
例においては、プリチャージ・トランジスタ２４〜２６
はＰチャネル′ＭＯＳトランジスタであるとしたが、プ
リチャージ電位ｖＰｃの値によってはｎチャネルＭ○Ｓ
トランジスタを用いることもできる。
以下本発明の第２の実施例におけるメモリの読み・出し
回路について第６図とともに説明する。第６図において
、４３．４３’、４４〜４６は第１図３．３’、４−〇
に同じく、４７は差動型のセンスアンプ、４８は増巾回
路、４９はプリチャージ信号線、５２はセンスアンプ４
７及び増巾回路間を活性化する制御線、６３はプリチャ
ージ電圧源である。メモリセルは省略しである。同図は
、センスアンプとして１ｖｉｏｓ）ランジスタを用いた
差動増巾回路を用いており、従来からよく知られ用いら
れている。実施例において、増巾回路４８のしきい値ｖ
０に等しい電圧をセンスアンプ４７に出力させるような
ビット線４３．４３’電位をビット線プリチャージ電圧
（すなわち電圧源５３の出力電圧）とすることによって
、第１の実施例で説明した如く読み出し時間ｔＲＥＡＤ
からビ、／ ＋−線の放電時間を除去することができる
。
回路について第６図とともに説明する。第６図において
、４３．４３’、４４〜４６は第１図３．３’、４−〇
に同じく、４７は差動型のセンスアンプ、４８は増巾回
路、４９はプリチャージ信号線、５２はセンスアンプ４
７及び増巾回路間を活性化する制御線、６３はプリチャ
ージ電圧源である。メモリセルは省略しである。同図は
、センスアンプとして１ｖｉｏｓ）ランジスタを用いた
差動増巾回路を用いており、従来からよく知られ用いら
れている。実施例において、増巾回路４８のしきい値ｖ
０に等しい電圧をセンスアンプ４７に出力させるような
ビット線４３．４３’電位をビット線プリチャージ電圧
（すなわち電圧源５３の出力電圧）とすることによって
、第１の実施例で説明した如く読み出し時間ｔＲＥＡＤ
からビ、／ ＋−線の放電時間を除去することができる
。
以上のように本実施例によれば、差動型のセンスアンプ
を用いたメモリ装置においても読み出し時間を短縮する
ことができる。
を用いたメモリ装置においても読み出し時間を短縮する
ことができる。
発明の効果
以上のように、本発明はビット線のプリチャージ電位と
センスアンプのしきい値電圧もしくはしきい値電圧に相
当する電圧とをほぼ同等に投影することによって、読み
出し時間を高速にすることができ、併せて読み出し開始
時の接地電流を減少させるという効果を持つメモリ装置
を実現できるものである。
センスアンプのしきい値電圧もしくはしきい値電圧に相
当する電圧とをほぼ同等に投影することによって、読み
出し時間を高速にすることができ、併せて読み出し開始
時の接地電流を減少させるという効果を持つメモリ装置
を実現できるものである。
第１図は従来のメモリ装置の読み出し回路構成図、第２
図はその動作波形図、第３図は本発明の第１の実施例の
メモリ装置の読み出し１回路構成図、第４図はその動作
波形図、第６図は本発明の第２の実施例のメモリ装置の
読み出し回路構成図である。 ２１・・・・・メモリセル、２４〜２６．４４〜４６・
・・・・・プリチャージトランジスタ、２７．４７・・
・・・・センスアンプ、３３．６３・・・・・・プリチ
ャージ電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （イ璽ｑ＋ −一一一へユーーーーーーーーーーー
ｆ−−−−−−−−第３図 第４図
図はその動作波形図、第３図は本発明の第１の実施例の
メモリ装置の読み出し１回路構成図、第４図はその動作
波形図、第６図は本発明の第２の実施例のメモリ装置の
読み出し回路構成図である。 ２１・・・・・メモリセル、２４〜２６．４４〜４６・
・・・・・プリチャージトランジスタ、２７．４７・・
・・・・センスアンプ、３３．６３・・・・・・プリチ
ャージ電圧源。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 （イ璽ｑ＋ −一一一へユーーーーーーーーーーー
ｆ−−−−−−−−第３図 第４図
Claims (1)
- 一対のビット線、前記ビット線にそれぞれ接続されたメ
モリセル、センスアンプおよび、プリチャージ回路を有
し、前記プリチャージ回路内に、プリチャージ電位とし
て前記センスアンプの閾値電位とほぼ同じ電位を発生す
る電位発生回路を設けたことを特徴とするＭＯＳ型メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129801A JPS619893A (ja) | 1984-06-22 | 1984-06-22 | Ｍｏｓ型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129801A JPS619893A (ja) | 1984-06-22 | 1984-06-22 | Ｍｏｓ型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619893A true JPS619893A (ja) | 1986-01-17 |
Family
ID=15018561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129801A Pending JPS619893A (ja) | 1984-06-22 | 1984-06-22 | Ｍｏｓ型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619893A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294017A (ja) * | 1985-10-15 | 1987-04-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増巾回路 |
| JPS639095A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPS6325879A (ja) * | 1986-07-17 | 1988-02-03 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPS6478487A (en) * | 1987-09-21 | 1989-03-23 | Hitachi Ltd | Semiconductor memory device |
| JPH02134798A (ja) * | 1988-11-16 | 1990-05-23 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-06-22 JP JP59129801A patent/JPS619893A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6294017A (ja) * | 1985-10-15 | 1987-04-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 感知増巾回路 |
| JPS639095A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPS6325879A (ja) * | 1986-07-17 | 1988-02-03 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPS6478487A (en) * | 1987-09-21 | 1989-03-23 | Hitachi Ltd | Semiconductor memory device |
| JPH02134798A (ja) * | 1988-11-16 | 1990-05-23 | Fujitsu Ltd | 半導体記憶装置 |
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