JPH0770224B2 - 同期式スタティックランダムアクセスメモリ - Google Patents
同期式スタティックランダムアクセスメモリInfo
- Publication number
- JPH0770224B2 JPH0770224B2 JP63299960A JP29996088A JPH0770224B2 JP H0770224 B2 JPH0770224 B2 JP H0770224B2 JP 63299960 A JP63299960 A JP 63299960A JP 29996088 A JP29996088 A JP 29996088A JP H0770224 B2 JPH0770224 B2 JP H0770224B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- write
- precharge
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路の同期式スタティックランダム
アクセスメモリに関する。
アクセスメモリに関する。
［従来の技術］ 第４図に従来の同期式スタティックランダムアクセスメ
モリ（以下、SRAMと称す）の要部を示す。なお、第４図
では１列のみを示しているが、メモリセルC1〜Cnは通常
複数列配置される。
モリ（以下、SRAMと称す）の要部を示す。なお、第４図
では１列のみを示しているが、メモリセルC1〜Cnは通常
複数列配置される。
メモリセルは、代表的にメモリセルC1で示すように、イ
ンバータ25と25のたすき掛け接続により構成され、２個
のインバータの入出力端子の接続接点は、Ｎチャンネル
MOSトランジスタ（以下NMOSTrと称す）27,28により各々
ビット線BL,▲▼に接続される。
ンバータ25と25のたすき掛け接続により構成され、２個
のインバータの入出力端子の接続接点は、Ｎチャンネル
MOSトランジスタ（以下NMOSTrと称す）27,28により各々
ビット線BL,▲▼に接続される。
また、NMOSTr27,28のゲートはワード線WL1に接続され、
WL1によりメモリセルC1の情報の出し入れが制御され
る。
WL1によりメモリセルC1の情報の出し入れが制御され
る。
ビット線BL,▲▼の一端はNMOSTr29〜31から構成さ
れるプリチャージ回路50に接続され、他端には後述する
データ書込み回路２′及び読出し回路が接続されてい
る。
れるプリチャージ回路50に接続され、他端には後述する
データ書込み回路２′及び読出し回路が接続されてい
る。
第５図は従来の書込み回路２′とその制御回路の回路図
であり、第６図はそのタイミング図である。
であり、第６図はそのタイミング図である。
第４図と第５図のRAMにおいて、データの書込みは次の
様に行われる。
様に行われる。
アドレスが非確定のとき、プリチャージ信号PCは高レベ
ル（以下、“H"と記す）なので、NMOSTr29〜31は導通状
態とされ、ビット線BL,▲▼は同電位かつ電源電圧V
DDからNMOSTrのいしきい値電圧だけ低い電位（以下、VD
D−VTNと記す）にプリチャージされる。
ル（以下、“H"と記す）なので、NMOSTr29〜31は導通状
態とされ、ビット線BL,▲▼は同電位かつ電源電圧V
DDからNMOSTrのいしきい値電圧だけ低い電位（以下、VD
D−VTNと記す）にプリチャージされる。
アドレスが確定し、ワード線WL1が選択されるとプリチ
ャージ信号PCは低レベル（以下、“H"と記す）となりNM
OSTr29〜31は非導通状態とされる。同時に、書込み回路
２′の出力制御端子10が“H"となり、ビット線BL,▲
▼は書込みデータWDに応じて一方が"L"に変化しはじ
める。また、ワード線WL1が“H"となるので、NMOSTr27,
28が導通状態とされる。
ャージ信号PCは低レベル（以下、“H"と記す）となりNM
OSTr29〜31は非導通状態とされる。同時に、書込み回路
２′の出力制御端子10が“H"となり、ビット線BL,▲
▼は書込みデータWDに応じて一方が"L"に変化しはじ
める。また、ワード線WL1が“H"となるので、NMOSTr27,
28が導通状態とされる。
そして、メモリセルC1の内容と書込データWDが異なる場
合には、バッファゲート34,35により、NMOSTr32,33、ビ
ット線BL,▲▼、NMOSTr27,28を介してインバータ2
5,26の出力が引き下げ／引き上げられる。
合には、バッファゲート34,35により、NMOSTr32,33、ビ
ット線BL,▲▼、NMOSTr27,28を介してインバータ2
5,26の出力が引き下げ／引き上げられる。
その結果、インバータ25,26の出力電位がインバータ25,
26のしきい値を越えるまで変化されると、インバータ2
5,26で構成されるラッチが反転し、メモリセルC1の内容
は書込みデータWDと等しくされて書込みが完了する。
26のしきい値を越えるまで変化されると、インバータ2
5,26で構成されるラッチが反転し、メモリセルC1の内容
は書込みデータWDと等しくされて書込みが完了する。
また、この時ビット線BL,▲▼の電位は“L"及びVDD
−VTNとされており、次回に行われるプリチャージでは
負荷容量の大きなビット線BL,▲▼にVDD−VTNとい
う電位変化を与える必要があるので、クロック信号の周
波数が高くプリチャージ時間が少ない場合にはNMOSTr29
〜31の相互コンダクタンスgmを大きくする必要があるた
め、NOSTr29〜31のチャンネル幅Ｗを大きくする必要が
有る。
−VTNとされており、次回に行われるプリチャージでは
負荷容量の大きなビット線BL,▲▼にVDD−VTNとい
う電位変化を与える必要があるので、クロック信号の周
波数が高くプリチャージ時間が少ない場合にはNMOSTr29
〜31の相互コンダクタンスgmを大きくする必要があるた
め、NOSTr29〜31のチャンネル幅Ｗを大きくする必要が
有る。
一方NMOSTr29〜31の寸法を大きくするのは、プリチャー
ジ信号PCの負荷容量が大きくなるので、プリチャージ信
号PCをドライブするバッファ回路における遅延時間が大
きくなる。
ジ信号PCの負荷容量が大きくなるので、プリチャージ信
号PCをドライブするバッファ回路における遅延時間が大
きくなる。
［発明が解決しようとする問題点］ 上述した従来のRAMでは、プリチャージ時間の短縮、す
なわちクロツク信号の周期を高速化するためには、プリ
チャージトランジスタを大きくする必要があり、その結
果、プリチャージ信号の遅延時間が大きくなるととも
に、消費電力が増大する等の欠点があるとともに、エレ
クトロマイグレーションの面からも望ましくない。
なわちクロツク信号の周期を高速化するためには、プリ
チャージトランジスタを大きくする必要があり、その結
果、プリチャージ信号の遅延時間が大きくなるととも
に、消費電力が増大する等の欠点があるとともに、エレ
クトロマイグレーションの面からも望ましくない。
本発明の目的は、消費電力を増大させることなくプリチ
ャージ時間を短縮させて高速動作が可能とされた同期式
SRAMを提供することにある。
ャージ時間を短縮させて高速動作が可能とされた同期式
SRAMを提供することにある。
［発明の従来技術に対する相違点］ 上述した従来の同期式SRAMに対し、本発明は書込み動作
後のプリチャージ期間中に書込み信号を保持させておく
フリップフロップを有し、このフリップフロップの出力
が書込み回路の出力制御端子に入力されるとともに、ク
ロック信号が書込み回路のセット端子に入力されるとい
う相違点を有する。
後のプリチャージ期間中に書込み信号を保持させておく
フリップフロップを有し、このフリップフロップの出力
が書込み回路の出力制御端子に入力されるとともに、ク
ロック信号が書込み回路のセット端子に入力されるとい
う相違点を有する。
［問題点を解決するための手段］ 本発明の要旨は外部から与えられたアドレスにより選択
されるメモリセルに対して外部から与えられた書き込み
制御信号に応じて、クロック信号の周期毎に読み出し及
び書き込み動作を行うとともに、前記読み出し・書き込
み動作の後にビット線データの消去のためのプリチャー
ジを行う同期式スタティックランダムアクセスメモリに
おいて、 出力端子を能動状態とする制御端子と出力端子をハイレ
ベルにするセット端子とを有する書き込み回路と、前記
書き込み制御信号を前記クロック信号の１周期の間保持
する保持回路とを設け、 前記保持回路の出力端子を前記書き込み回路の制御端子
に接続し、前記書き込み回路の出力端子を前記ビット線
に接続し、前記クロック信号を前記書き込み回路のセッ
ト端子に入力して構成し、 前記ビット線のプリチャージが行われるのに応答して、
前記書き込み回路の出力が常時ハイレベルで当該ビット
線に与えられることを特徴とする同期式スタティックラ
ンダムアクセスメモリである。
されるメモリセルに対して外部から与えられた書き込み
制御信号に応じて、クロック信号の周期毎に読み出し及
び書き込み動作を行うとともに、前記読み出し・書き込
み動作の後にビット線データの消去のためのプリチャー
ジを行う同期式スタティックランダムアクセスメモリに
おいて、 出力端子を能動状態とする制御端子と出力端子をハイレ
ベルにするセット端子とを有する書き込み回路と、前記
書き込み制御信号を前記クロック信号の１周期の間保持
する保持回路とを設け、 前記保持回路の出力端子を前記書き込み回路の制御端子
に接続し、前記書き込み回路の出力端子を前記ビット線
に接続し、前記クロック信号を前記書き込み回路のセッ
ト端子に入力して構成し、 前記ビット線のプリチャージが行われるのに応答して、
前記書き込み回路の出力が常時ハイレベルで当該ビット
線に与えられることを特徴とする同期式スタティックラ
ンダムアクセスメモリである。
［実施例］ 次に、本発明について図面を参照して説明する。第１図
は本発明の好適な実施例における書込み回路２及び書込
み制御回路の回路図である。
は本発明の好適な実施例における書込み回路２及び書込
み制御回路の回路図である。
書込み信号WE（書込み制御入力信号）はクロツクCLK
（クロツク信号）をクロック信号とするフリップフロッ
プ１に入力されて保持され、フリップフロップ１の出力
は書込回路２の出力制御端子10に入力されており、ま
た、書込み回路２のセット端子11にはクロックCLKが入
力されている。
（クロツク信号）をクロック信号とするフリップフロッ
プ１に入力されて保持され、フリップフロップ１の出力
は書込回路２の出力制御端子10に入力されており、ま
た、書込み回路２のセット端子11にはクロックCLKが入
力されている。
書込み回路２からは、書込みデータWDがインバータ９に
入力され、インバータ９の出力はセット端子11に接続さ
れたNANDゲート７に入力されている。
入力され、インバータ９の出力はセット端子11に接続さ
れたNANDゲート７に入力されている。
また、NANDゲート７の出力はバッファゲート５とセット
端子11に接続されたNANDゲート８に入力されており、NA
NDゲート８の出力はバッファゲート６に入力されてい
る。
端子11に接続されたNANDゲート８に入力されており、NA
NDゲート８の出力はバッファゲート６に入力されてい
る。
さらに、バッファゲート5,6の出力は、ゲートが出力制
御端子10に接続された２つのNMOSTr3,4によりビット線B
L,▲▼に接続される構成とされている。
御端子10に接続された２つのNMOSTr3,4によりビット線B
L,▲▼に接続される構成とされている。
ここで、書込み動作は第４図に示された従来例と同様に
行われるが（第３図参照）、本実施例において前記従来
例と動作が異なる点は、書込み後のプリチャージ動作に
ある。
行われるが（第３図参照）、本実施例において前記従来
例と動作が異なる点は、書込み後のプリチャージ動作に
ある。
すなわち、書込み後にクロックCLKが“L"、プリチャー
ジ信号PCが“H"となり、ワード線WL1が“L"となるメモ
リセルC1は非選択となる。
ジ信号PCが“H"となり、ワード線WL1が“L"となるメモ
リセルC1は非選択となる。
そして、書込み回路２のNANDゲート7,8の出力は“H"と
なるので、バッファゲート5,6及びNMOSTr3,4を介してビ
ット線BL,▲▼の電位はVDD−VTNとされる。
なるので、バッファゲート5,6及びNMOSTr3,4を介してビ
ット線BL,▲▼の電位はVDD−VTNとされる。
また、同時にプリチャージ回路（図示せず）によりビッ
ト線BL,▲▼のプリチャージが行われる。
ト線BL,▲▼のプリチャージが行われる。
すなわち、本実施例では書込み後のプリチャージ期間中
に、常時高レベルで出力する書込み回路２とプリチャー
ジ回路とによりプリチャージが行われる。
に、常時高レベルで出力する書込み回路２とプリチャー
ジ回路とによりプリチャージが行われる。
その結果、プリチャージトランジスタは小型のもので良
く、そのため、消費電力を増大させる事なくプリチャー
ジ時間が短縮されて高速動作が可能となる。
く、そのため、消費電力を増大させる事なくプリチャー
ジ時間が短縮されて高速動作が可能となる。
第２図は本発明の他の実施例における書込み回路の回路
図である。
図である。
同図において、VDDに接続されたＰチャンネルMOSトラン
ジスタ（以下、PMOSTrと称す）13,17と、GNDに接続され
たNMOSTr16,20とは、ゲートが出力制御端子10に接続さ
れたNMOSTr14,15,18,19により各々ビット線BL,▲▼
に接続されている。
ジスタ（以下、PMOSTrと称す）13,17と、GNDに接続され
たNMOSTr16,20とは、ゲートが出力制御端子10に接続さ
れたNMOSTr14,15,18,19により各々ビット線BL,▲▼
に接続されている。
セット端子11はインバータ23に入力され、インバータ23
の出力はNORゲート21,22に入力されており、また、書込
みデータWDはインバータ24に入力され、インバータ24の
出力はNORゲート21に入力されるとともに、NORゲート21
の出力はPMOSTr13とNMOSTr16のゲート及びNORゲート22
に入力されている。
の出力はNORゲート21,22に入力されており、また、書込
みデータWDはインバータ24に入力され、インバータ24の
出力はNORゲート21に入力されるとともに、NORゲート21
の出力はPMOSTr13とNMOSTr16のゲート及びNORゲート22
に入力されている。
一方、NORゲート22の出力はPMOSTr17とNMOSTr20のゲー
トに入力される。
トに入力される。
なお、本実施例における書込み動作等は前記実施例と同
様であるのでその説明は省略する。
様であるのでその説明は省略する。
また、前記実施例と同様の効果を有することは勿論であ
る。
る。
［発明の効果］ 以上説明したように本発明は、書込み後のプリチャージ
を、プリチャージ回路と書込み回路とにより同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくすることなくプリチャージ時間が短縮される。
を、プリチャージ回路と書込み回路とにより同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくすることなくプリチャージ時間が短縮される。
すなわち、消費電力を増大させることなくプリチャージ
時間を短縮させて高速動作が行えるという効果を有す
る。
時間を短縮させて高速動作が行えるという効果を有す
る。
第１図は本発明の好適な実施例における回路図、第２図
は本発明の他の実施例における回路図、第３図は第１図
の回路における書込み動作を示すタイミング図、第４図
は従来の同期式SRAMの要部を示す回路図、第５図は従来
の書込み回路，書込み制御回路の一例を示す回路図、第
６図は第５図の回路の書込み動作を示すタイミング図で
ある。 BL,▲▼……ビット線、 CLK……クロック、 C1,C2,Cn……メモリセル、 GND……接地端子、 PC……プリチャージ信号、 WD……書込みデータ、 WE……書込み信号、 VDD……電源端子、 WL1,WL2,WLn……ワード線、 １……フリップフロップ、 2,2′……書込み回路、 3,4,14〜16,18〜20,27〜33……ＮチャンネルMOSトラジ
スタ、 13,17……ＰチャンネルMOSトランジスタ、 5,6,34,35……バッファゲート、 7,8,40……NANDゲート、 9,23〜26,36〜39……インバータ、 21,22……NORゲート。
は本発明の他の実施例における回路図、第３図は第１図
の回路における書込み動作を示すタイミング図、第４図
は従来の同期式SRAMの要部を示す回路図、第５図は従来
の書込み回路，書込み制御回路の一例を示す回路図、第
６図は第５図の回路の書込み動作を示すタイミング図で
ある。 BL,▲▼……ビット線、 CLK……クロック、 C1,C2,Cn……メモリセル、 GND……接地端子、 PC……プリチャージ信号、 WD……書込みデータ、 WE……書込み信号、 VDD……電源端子、 WL1,WL2,WLn……ワード線、 １……フリップフロップ、 2,2′……書込み回路、 3,4,14〜16,18〜20,27〜33……ＮチャンネルMOSトラジ
スタ、 13,17……ＰチャンネルMOSトランジスタ、 5,6,34,35……バッファゲート、 7,8,40……NANDゲート、 9,23〜26,36〜39……インバータ、 21,22……NORゲート。
Claims (1)
- 【請求項１】外部から与えられたアドレスにより選択さ
れるメモリセルに対して外部から与えられた書き込み制
御信号に応じて、クロック信号の周期毎に読み出し及び
書き込み動作を行うとともに、前記読み出し・書き込み
動作の後にビット線データの消去のためのプリチャージ
を行う同期式スタティックランダムアクセスメモリにお
いて、 出力端子を能動状態とする制御端子と出力端子をハイレ
ベルにするセット端子とを有する書き込み回路と、前記
書き込み制御信号を前記クロック信号の１周期の間保持
する保持回路とを設け、 前記保持回路の出力端子を前記書き込み回路の制御端子
に接続し、前記書き込み回路の出力端子を前記ビット線
に接続し、前記クロック信号を前記書き込み回路のセッ
ト端子に入力して構成し、 前記ビット線のプリチャージが行われるのに応答して、
前記書き込み回路の出力が常時ハイレベルで当該ビット
線に与えられることを特徴とする同期式スタティックラ
ンダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299960A JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299960A JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146188A JPH02146188A (ja) | 1990-06-05 |
| JPH0770224B2 true JPH0770224B2 (ja) | 1995-07-31 |
Family
ID=17879047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299960A Expired - Lifetime JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770224B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| US5353523A (en) * | 1991-08-02 | 1994-10-11 | Nike, Inc. | Shoe with an improved midsole |
| US7242609B2 (en) * | 2005-09-01 | 2007-07-10 | Sony Computer Entertainment Inc. | Methods and apparatus for low power SRAM |
| US8982610B2 (en) * | 2013-01-25 | 2015-03-17 | Raytheon Company | Low power static random access memory |
-
1988
- 1988-11-28 JP JP63299960A patent/JPH0770224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146188A (ja) | 1990-06-05 |
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