JP2969630B2 - 読出し回路 - Google Patents
読出し回路Info
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- JP2969630B2 JP2969630B2 JP63270014A JP27001488A JP2969630B2 JP 2969630 B2 JP2969630 B2 JP 2969630B2 JP 63270014 A JP63270014 A JP 63270014A JP 27001488 A JP27001488 A JP 27001488A JP 2969630 B2 JP2969630 B2 JP 2969630B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は同期式スタティック型RAM（以下、SRAMと称
す）の読出し回路に関する。
す）の読出し回路に関する。
［従来の技術］ 第４図に従来の同期式SRAMの一例の要部を示す。第４
図では１列のメモリセルC1〜Cnのみ示しているが、メモ
リセルは通常複数列配置される。メモリセルは代表的に
メモリセルC1で示すように、インバータ17と18のたすき
掛け接続により構成され、２個のインバータの入出力端
子の接続接点は、ＮチャンネルMOSトランジスタ（以
下、NMOSと称す）Q21,Q22によりそれぞれビット線BL,▲
▼に接続される。NMOS Q21,Q22のゲートはワード
線WL1に接続され、WL1によりメモリセルC1の情報の出し
入れが制御される。
図では１列のメモリセルC1〜Cnのみ示しているが、メモ
リセルは通常複数列配置される。メモリセルは代表的に
メモリセルC1で示すように、インバータ17と18のたすき
掛け接続により構成され、２個のインバータの入出力端
子の接続接点は、ＮチャンネルMOSトランジスタ（以
下、NMOSと称す）Q21,Q22によりそれぞれビット線BL,▲
▼に接続される。NMOS Q21,Q22のゲートはワード
線WL1に接続され、WL1によりメモリセルC1の情報の出し
入れが制御される。
ビット線BL,▲▼の一方はNMOS Q18〜Q20から構
成されるプリチャージ回路に接続され、他方にはデータ
書込み回路及び読出し回路が接続されている。
成されるプリチャージ回路に接続され、他方にはデータ
書込み回路及び読出し回路が接続されている。
第５図は従来の読出し回路の回路図であり、第６図は
その動作タイミング図である。第４図、第５図のSRAMに
おいて、データの読み出しは次のように行われる。アド
レスが非確定の時、プリチャージ信号PCは高レベルであ
り、NMOS Q18〜Q20は導通状態となり、ビット線BL、▲
▼は同電位かつ電源電圧VDDからNMOSのしきい値電
圧だけ低い電圧（以下、VDD−VTNと称す）にプリチャー
ジされる。アドレスが確定し、ワード線WL1が選択され
ると、プリチャージ信号PCは低レベルになり、NMOS Q1
8〜Q22は非導通状態になる。同時にワード線WL1が高レ
ベルになりNMOS Q21,Q22が導通状態となり、メモリセ
ルC1の内容に応じてビット線BL,▲▼の一方が低レ
ベルに変化し始める。このビット線BL,▲▼の電位
変化をBL,▲▼の他方に接続されたセンスアンプ
３″により検知して、バッファ19を通してデータの出力
を行う。
その動作タイミング図である。第４図、第５図のSRAMに
おいて、データの読み出しは次のように行われる。アド
レスが非確定の時、プリチャージ信号PCは高レベルであ
り、NMOS Q18〜Q20は導通状態となり、ビット線BL、▲
▼は同電位かつ電源電圧VDDからNMOSのしきい値電
圧だけ低い電圧（以下、VDD−VTNと称す）にプリチャー
ジされる。アドレスが確定し、ワード線WL1が選択され
ると、プリチャージ信号PCは低レベルになり、NMOS Q1
8〜Q22は非導通状態になる。同時にワード線WL1が高レ
ベルになりNMOS Q21,Q22が導通状態となり、メモリセ
ルC1の内容に応じてビット線BL,▲▼の一方が低レ
ベルに変化し始める。このビット線BL,▲▼の電位
変化をBL,▲▼の他方に接続されたセンスアンプ
３″により検知して、バッファ19を通してデータの出力
を行う。
この場合、第５図に示す従来の読出し回路ではビット
線BL,▲▼の電位差をセンスアンプ３″により増幅
して、バッファ19を経て読出しデータDOとして出力する
までビット線を読出し状態にしておく必要がある。つま
り第５図に示す従来の読出し回路を用いた場合、ビット
線BL,▲▼の電位が確定した後も、センスアンプ
３″とバッファ19の遅延時間はプリチャージを行うこと
ができない。
線BL,▲▼の電位差をセンスアンプ３″により増幅
して、バッファ19を経て読出しデータDOとして出力する
までビット線を読出し状態にしておく必要がある。つま
り第５図に示す従来の読出し回路を用いた場合、ビット
線BL,▲▼の電位が確定した後も、センスアンプ
３″とバッファ19の遅延時間はプリチャージを行うこと
ができない。
［発明が解決しようとする問題点］ 上述した従来の読出し回路はビット線電位が確定した
後も、読出しデータDOが確定するまでの間プリチャージ
動作を行うことができないので、同期クロックのサイク
ル時間を短くすることができないという欠点がある。
後も、読出しデータDOが確定するまでの間プリチャージ
動作を行うことができないので、同期クロックのサイク
ル時間を短くすることができないという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の読出し回路に対し、本発明はビット線
とセンスアンプとの間にスイッチ回路とクリア回路を、
センスアンプの出力を入力とするラッチ回路をもつとい
う相違点を有する。
とセンスアンプとの間にスイッチ回路とクリア回路を、
センスアンプの出力を入力とするラッチ回路をもつとい
う相違点を有する。
〔問題点を解決するための手段〕 本発明の要旨はクロ
ック信号に同期してメモリセルのデータの読出し及び書
込み動作を行うとともに、前記クロック周期毎にビット
線のプリチャージを行う同期式スタティック型ランダム
アクセスメモリの読出し回路であって、データの論理値
の判定を行うセンスアンプと、前記ビット線と前記セン
スアンプとの間に介在するスイッチ回路と、前記センス
アンプの入力端子上のデータを消去するクリア回路と、
前記センスアンプの制御信号に同期してデータを保持す
るラッチ回路とからなり、前記センスアンプの入力端子
の電位が確定した後、前記スイッチ回路により前記ビッ
ト線と前記センスアンプとの電気的接続を断ち、前記ビ
ット線のプリチャージと前記センスアンプの活性化とを
同時に開始し、前記センスアンプの出力を前記ラッチ回
路の入力端子に与え、前記ラッチ回路の出力をデータ出
力とすることである。〔実施例〕 次に、本発明について図面を参照して説明する。
ック信号に同期してメモリセルのデータの読出し及び書
込み動作を行うとともに、前記クロック周期毎にビット
線のプリチャージを行う同期式スタティック型ランダム
アクセスメモリの読出し回路であって、データの論理値
の判定を行うセンスアンプと、前記ビット線と前記セン
スアンプとの間に介在するスイッチ回路と、前記センス
アンプの入力端子上のデータを消去するクリア回路と、
前記センスアンプの制御信号に同期してデータを保持す
るラッチ回路とからなり、前記センスアンプの入力端子
の電位が確定した後、前記スイッチ回路により前記ビッ
ト線と前記センスアンプとの電気的接続を断ち、前記ビ
ット線のプリチャージと前記センスアンプの活性化とを
同時に開始し、前記センスアンプの出力を前記ラッチ回
路の入力端子に与え、前記ラッチ回路の出力をデータ出
力とすることである。〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例を示す回路図である。ビ
ット線BL,▲▼はスイッチ回路１によりセンスアン
プ３に接続し、センスアンプ３の入力端子にはクリア回
路２が接続し、センスアンプ３の出力はセンスアンプ３
の制御信号REをクロック入力とするラッチ回路４を経て
読出しデータDOに出力する。ここでスイッチ回路１はス
イッチ信号SWをゲート入力とするNMOS Q1,Q2で構成さ
れ、クリア回路は一方の端子を電源端子VDDに接続され
たクリアCLをゲート入力とするNMOS Q3,Q4で構成され
ている。またセンスアンプは読出し制御信号REをゲート
入力とするNMOS Q9とゲートを入力端子としたNMOS Q
7,Q8と負荷用のＰチャンネルMOSトランジスタ（以下、P
OMSと称す）Q5,Q6から構成される差動増幅器である。
ット線BL,▲▼はスイッチ回路１によりセンスアン
プ３に接続し、センスアンプ３の入力端子にはクリア回
路２が接続し、センスアンプ３の出力はセンスアンプ３
の制御信号REをクロック入力とするラッチ回路４を経て
読出しデータDOに出力する。ここでスイッチ回路１はス
イッチ信号SWをゲート入力とするNMOS Q1,Q2で構成さ
れ、クリア回路は一方の端子を電源端子VDDに接続され
たクリアCLをゲート入力とするNMOS Q3,Q4で構成され
ている。またセンスアンプは読出し制御信号REをゲート
入力とするNMOS Q9とゲートを入力端子としたNMOS Q
7,Q8と負荷用のＰチャンネルMOSトランジスタ（以下、P
OMSと称す）Q5,Q6から構成される差動増幅器である。
第１図と第４図において読出しは次のように行われる
（第２図参照）。アドレスが非確定の時プリチャージ信
号PCは高レベルであり、NMOS Q18〜Q22によりビット線
BL,▲▼はVDD−VTNにプリチャージされる。同時に
クリアCLが高レベルとなり、クリア回路２のNMOS Q3,Q
4が導通状態となってセンスアンプ３の入力端子をVDD−
VTNにする。
（第２図参照）。アドレスが非確定の時プリチャージ信
号PCは高レベルであり、NMOS Q18〜Q22によりビット線
BL,▲▼はVDD−VTNにプリチャージされる。同時に
クリアCLが高レベルとなり、クリア回路２のNMOS Q3,Q
4が導通状態となってセンスアンプ３の入力端子をVDD−
VTNにする。
アドレスが確定し、ワード線WL1が選択されると、プ
リチャージ信号PC、クリアCLは低レベルになり、NMOS
Q18〜Q22およびNMOS Q3,Q4は非導通状態になる。同時
にワード線WL1、スイッチ信号SWが高レベルになりNMOS
Q21,Q22およびQ1,Q2が導通状態となり、メモリセルC1
の内容に応じてビット線BL,▲▼の一方が低レベル
に変化し始める。またセンスアンプの入力端子も一方が
低レベルに変化し始める。次にビット線BL,▲▼お
よびセンスアンプ３の入力端子の電位が確定した後、ワ
ード線WL1、スイッチ信号SWが低レベルになりNMOS Q2
1,Q22およびQ1,Q2は非導通状態となる。同時にプリチャ
ージ信号PCが高レベルになりビット線BL,▲▼のプ
リチャージが行われるが、NMOS Q1,Q2が非導通状態な
のでセンスアンプ３の入力端子電位は変化しない。
リチャージ信号PC、クリアCLは低レベルになり、NMOS
Q18〜Q22およびNMOS Q3,Q4は非導通状態になる。同時
にワード線WL1、スイッチ信号SWが高レベルになりNMOS
Q21,Q22およびQ1,Q2が導通状態となり、メモリセルC1
の内容に応じてビット線BL,▲▼の一方が低レベル
に変化し始める。またセンスアンプの入力端子も一方が
低レベルに変化し始める。次にビット線BL,▲▼お
よびセンスアンプ３の入力端子の電位が確定した後、ワ
ード線WL1、スイッチ信号SWが低レベルになりNMOS Q2
1,Q22およびQ1,Q2は非導通状態となる。同時にプリチャ
ージ信号PCが高レベルになりビット線BL,▲▼のプ
リチャージが行われるが、NMOS Q1,Q2が非導通状態な
のでセンスアンプ３の入力端子電位は変化しない。
この時、読出し制御信号REが高レベルとなって、セン
スアンプ３は能動状態となり、ラッチ４はスルーとな
る。センスアンプ３の入力端子はメモリセルC1の内容に
対応した電位差を保っているので、センスアンプ３によ
り情報は読出され、ラッチ４を経て読出しデータDOとし
て出力される。読出しデータDOが出力された後、読出し
制御信号REは低レベルとなり、ラッチ４は保持状態にな
る。同時にクリアCLが高レベルとなり、センスアンプ３
の入力端子からメモリセルC1の情報を消去する。
スアンプ３は能動状態となり、ラッチ４はスルーとな
る。センスアンプ３の入力端子はメモリセルC1の内容に
対応した電位差を保っているので、センスアンプ３によ
り情報は読出され、ラッチ４を経て読出しデータDOとし
て出力される。読出しデータDOが出力された後、読出し
制御信号REは低レベルとなり、ラッチ４は保持状態にな
る。同時にクリアCLが高レベルとなり、センスアンプ３
の入力端子からメモリセルC1の情報を消去する。
第３図は本発明の第２実施例の回路図である。クリア
回路２′は一方の端子を電源端子VDDに接続されたクリ
アCLをゲート入力とするPMOS Q10,Q11で構成され、セ
ンスアンプ３′はPMOS Q12〜Q14,NMOS Q15〜Q17およ
びインバータ16からなるラッチ型である。この実施例の
動作は第２図のタイミング図でクリアCLの極性が反転す
る他は第１実施例と同様であるのでその説明は省略す
る。
回路２′は一方の端子を電源端子VDDに接続されたクリ
アCLをゲート入力とするPMOS Q10,Q11で構成され、セ
ンスアンプ３′はPMOS Q12〜Q14,NMOS Q15〜Q17およ
びインバータ16からなるラッチ型である。この実施例の
動作は第２図のタイミング図でクリアCLの極性が反転す
る他は第１実施例と同様であるのでその説明は省略す
る。
［発明の効果］ 以上説明したように本発明はビット線プリチャージ期
間中にセンスアンプによる情報の読み出しと、データ出
力動作を行うので、同期クロックのサイクルタイムを短
縮することができるという効果がある。
間中にセンスアンプによる情報の読み出しと、データ出
力動作を行うので、同期クロックのサイクルタイムを短
縮することができるという効果がある。
第１図は本発明の第１実施例の回路図、第２図は第１図
の回路の動作タイミング図、第３図は本発明の第２実施
例の回路図、第４図は従来の同期式SRAMの一例の要部を
示す回路図、第５図は従来の読み出し回路の一例を示す
回路図、第６図は第５図の回路の動作タイミング図であ
る。 BL,▲▼……ビット線、 CLK……クロック、 C1,C2,Cn……メモリセル、 CL……クリア、 DO……読出しデータ、 GND……接地端子、 PC……プリチャージ信号、 Q1〜Q4,Q7〜Q9,Q15〜Q22,Q26〜Q28……ＮチャンネルMOS
トランジスタ、 Q5,Q6,Q10〜Q14,Q23〜Q25……ＰチャンネルMOSトランジ
スタ、 RE……読み出し制御信号、 SW……スイッチ信号、 VDD……電源端子、 WL1,WL2,WLn……ワード線、 １……スイッチ回路、 2,2′……クリア回路、 3,3′,3″……センスアンプ、 ４……ラッチ回路、 10,14……トランスファーゲート、 11〜13,15〜18……インバータ、 19……バッファ。
の回路の動作タイミング図、第３図は本発明の第２実施
例の回路図、第４図は従来の同期式SRAMの一例の要部を
示す回路図、第５図は従来の読み出し回路の一例を示す
回路図、第６図は第５図の回路の動作タイミング図であ
る。 BL,▲▼……ビット線、 CLK……クロック、 C1,C2,Cn……メモリセル、 CL……クリア、 DO……読出しデータ、 GND……接地端子、 PC……プリチャージ信号、 Q1〜Q4,Q7〜Q9,Q15〜Q22,Q26〜Q28……ＮチャンネルMOS
トランジスタ、 Q5,Q6,Q10〜Q14,Q23〜Q25……ＰチャンネルMOSトランジ
スタ、 RE……読み出し制御信号、 SW……スイッチ信号、 VDD……電源端子、 WL1,WL2,WLn……ワード線、 １……スイッチ回路、 2,2′……クリア回路、 3,3′,3″……センスアンプ、 ４……ラッチ回路、 10,14……トランスファーゲート、 11〜13,15〜18……インバータ、 19……バッファ。
Claims (2)
- 【請求項１】クロック信号に同期してメモリセルのデー
タの読出し及び書込み動作を行うとともに、前記クロッ
ク周期毎にビット線のプリチャージを行う同期式スタテ
ィック型ランダムアクセスメモリの読出し回路であっ
て、データの論理値の判定を行うセンスアンプと、前記
ビット線と前記センスアンプとの間に介在するスイッチ
回路と、前記センスアンプの入力端子上のデータを消去
するクリア回路と、前記センスアンプの制御信号に同期
してデータを保持するラッチ回路とからなり、前記セン
スアンプの入力端子の電位が確定した後、前記スイッチ
回路により前記ビット線と前記センスアンプとの電気的
接続を断ち、前記ビット線のプリチャージと前記センス
アンプの活性化とを同時に開始し、前記センスアンプの
出力を前記ラッチ回路の入力端子に与え、前記ラッチ回
路の出力をデータ出力とすることを特徴とするスタティ
ック型ランダムアクセスメモリの読出し回路。 - 【請求項２】前記データ出力が確定した後、前記ラッチ
回路が前記センスアンプの出力を保持するのと同時に前
記クリア回路が前記センスアンプの入力端子上のデータ
の消去を開始することを特徴とする請求項１記載のスタ
ティック型ランダムアクセスメモリの読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270014A JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63270014A JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116089A JPH02116089A (ja) | 1990-04-27 |
| JP2969630B2 true JP2969630B2 (ja) | 1999-11-02 |
Family
ID=17480346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63270014A Expired - Fee Related JP2969630B2 (ja) | 1988-10-25 | 1988-10-25 | 読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969630B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467311A (en) * | 1990-07-31 | 1995-11-14 | International Business Machines Corporation | Circuit for increasing data-valid time which incorporates a parallel latch |
| KR100356883B1 (ko) * | 1991-06-12 | 2003-01-08 | 텍사스 인스트루먼츠 인코포레이티드 | 프리차지트리거링방법,프리차지트리거드디지탈디바이스,프리차지트리거드펑션스테이지,및동기식파이프라인시스템 |
| JP3202559B2 (ja) * | 1995-10-13 | 2001-08-27 | 日本電気株式会社 | 半導体メモリ |
| JP3630847B2 (ja) * | 1996-05-16 | 2005-03-23 | 株式会社ルネサステクノロジ | ラッチ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6132296A (ja) * | 1984-07-23 | 1986-02-14 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS62298088A (ja) * | 1986-06-17 | 1987-12-25 | Mitsubishi Electric Corp | メモリ回路 |
| JPS63211190A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | メモリ回路用内部クロツク信号発生器 |
-
1988
- 1988-10-25 JP JP63270014A patent/JP2969630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116089A (ja) | 1990-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |