JPS6132296A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体メモリ装置、特にＭＯＳスタティッ
クＲＡＭのような１対のビット線を有するメモリの高速
読出しを行う半導体メモリ装置に関するものである。

（従来の技術） 従来、たとえば、ｒＡ　Ｈｉ−ＣＭＯ８ＩＩ　８ＫＸ８
ＢｉｔＳｔａｔｉｃ　ＲＡＭ　Ｊ　１９８２　１ＥＥＥ
　Ｐ７９４、Ｆｉｇ３に示されているごとき、ＭＯ８ス
タティック型ＲＡＭのような１対のビットラインを有す
るメモリセルの場合、メモリセルに使用されている駆動
トランジスタの駆動能力が均一になるように構成されて
いる。

（発明が解決しようとする問題点） しかしながら、メモリセルのデータを高速に出力させよ
うとするとき、二つの駆動トランジスタの駆動能力を大
きくするため、メモリセルサイズが大きくなってしまう
という欠点があった。

また、これとは別にセンスアンプに関して、従来は、入
出力特性にバランスをもたせるように構成されている。

しかしながら高速に動作させることに関しては、不都合
である欠点があった。

（問題点を解決するだめの手段） この発明は、半導体メモリ装置において、駆動能力の高
低によるアンバランスにされかつデータを保持する１対
の駆動ＭＯＳＦＥＴとこの駆動ＭＯＳＦＥＴのデータを
ビットラインに読み出す１対の伝送ダートＭＯＳＦＥＴ
とによるメモリセルと、動作の遅速の差による入出力特
性がアンバランスにされた素子で構成した差動型センス
アンプとを設けたものである。

（作用） この発明によれば、以上のようにメモリセルと差動型セ
ンスアンプとを設けたので、メモリセルの駆動能力の低
い駆動ＭＯＳＦＥＴのデータを差動型センスアンプの動
作の遅い素子に入力したときこの素子の出力信号を出力
し、また駆動能力の高い駆動ＭＯＳＦＥＴのデータを差
動型センスアンプの動作の速い素子に入力したときこの
素子の出力を反転させる作用をし、したがって、前記問
題点を除去できるものである。

（実施例） 以下、この発明の半導体メモリ装置の実施例について図
面に基づき説明する。第１図はその一実施例の構成を示
す回路図である。この第１図において、１はビットライ
ンプリチャージ回路である。

このビットラインプリチャージ回路１はＮチャンネルＭ
Ｏ８ＦＢＴ　ＱＰＩ、ＱＰ２、ＱＥＩとにより構成され
、これらのＮチャンネルＭＯＳＦＥＴ　ＱＰＩ、ＱＰ２
、ＱＥＩの各ダートには、アドレスの変化によって生じ
るプリチャージ信号φＰが印加されるようになっており
、このプリチャージ信号φＰがＮチャンネルＭＯＳＦＥ
Ｔ　ＱＰＩ、ＱＰ２のダートに印加することによシ、ビ
ットラインＢＬ％ＢＬがそれぞれプリチャージするよう
になっている。

ＮチャンネルＭＯＳＦＥＴ　ＱＰＩ、ＱＰ２　　の各ド
レインには、電源電圧Ｖｃｃが印加されておシ、各ソー
スはそれぞれビットラインＢＬ、百りに接続されている
。

また、ＮチャンネルＭＯＳＦＥＴ　ＱＥＩのドレイン・
ソースはそれぞれビットラインＢＬ、　ＢＬに接続され
ている。このＮチャンネルＭＯＳＦＥＴ　ＱＥＩはプリ
チャージ信号φＰによって、１対のビットラインＢＬ、
　ＢＬをイコライゼーションするものである。

メモリセル２はＮチャンネル駆動ＭＯＳＦＥＴＱＭＩ、
ＱＭ２、Ｎチャンネル伝送グー）　ＭＯＳ　ＦＥＴＱＭ
３、ＱＭ４および負荷抵抗Ｒ１、Ｒ２とにより構成され
ている。Ｎナヤンネル駆動ＭＯＳＦＥＴ　ＱＭＩ、ＱＭ
２と負荷抵抗Ｒ１、Ｒ２とによりクリップ・７０ツブ回
路を構成しており、両負荷抵抗Ｒ１とＲ２の一端には、
電源電圧Ｖｃｃが印加されている。

負荷抵抗Ｒ１の他端とＮチャンネル駆動ＭＯＳＦＥＴ　
ＱＭＩ　　およびＮチャンネル伝送グー）ＭＯＳＦＥＴ
　ＱＭ３　　のドレインが接続されている。同様にしで
、負荷抵抗Ｒ２の他端とＮチャンネル駆動ＭＯＳＦＥＴ
　ＱＭ２はドレインとＮチャンネル伝送ダートＭＯＳＦ
ＥＴ　ＱＭ４のドレインが接続されている。

Ｎチャンネル駆動ＭＯＳＦＥＴ　ＱＭＩ、ＱＭ２のソー
スハトモにアースされ、Ｎチャネル伝送ダートＭＯ８Ｆ
’ＥＴ　ＱＭ３、ＱＭ４のソースはそれぞれビットライ
ンＢＬ、　ＢＬに接続されている。このＮチャンネル伝
送グー）　ＭＯＳ　ＥＦＴ　ＱＭ３、ＱＭ４のダートは
ワードラインＷＬに接続されている。

また、３は差動型センスアンプである。この差動壓セン
スアンプ３は、ＮチャンネルＭＯＳＦＥＴＱＳＩ〜ＱＳ
３、ＰチャンネルＭＯＳＦＥＴ　ＱＳ　４〜ＱＳ６とに
よって構成されている。

ＮチャンネルＭＯＳＦＥＴ　ＱＳＩ、ＱＳ２のダートは
それぞれデータ２インＤＬ、　ＤＬに接続され、両ソー
スはＮチャンネルＭＯＳＦＥＴ　ＱＳ３のドレインに接
続されている。ＰチャンネルＭＯＳＦＥＴ　ＱＳ３、Ｑ
Ｓ６のダートには、センスアンプ制御信号￥８が入力さ
れるようになっており、このＮチャンネルＭＯＳＦＥＴ
　ＱＳ３のソースはアースされている。

ＮチャンネルＭＯＳＦＥＴ　ＱＳＩのドレインはＰチャ
ンネルＭＯＳＦＥＴ　ＱＳ４のソースとダートおよびＰ
チャンネルＭＯＳＦＥＴ　ＱＳ５のダートに接続されて
いる。

ＰチャンネルＭＯＳＦＥＴ　ＱＳ４〜ＱＳ６のドレイン
は電源に接続され、ＰチャンネルＭＯＳＦＥＴ　ＱＳ５
、ＱＳ６のソースはＮチャンネルＭＯＳＦＥＴ　ＱＳ２
のドレインに接続されている。

データラインプリチャーソ回路４は、ＮチャンネルＭＯ
８ＰＥＴ　ＱＰ３、ＱＰ４、ＱＥ２とによシ構成されて
おシ、これらのダートには、プリチャージ信号φｐが入
力されるようになっている。ＮチャンネルＭＯＳＦＥＴ
　ＱＰ３、ＱＰ４のドレインには電源電圧■ｃｃが印加
され、その各ソースはＮチャンネルＭＯＳＦＥＴ　ＱＥ
２のソース・ドレインおよびデータラインＤＬ、　ＤＬ
にそれぞれ接続されている。

ＮチャンネルＭＯＳＦＥＴ　ＱＰ３、ＱＰ４のドレイン
には電源電圧Ｖｃｃが印加されている。このＮチャンネ
ルＭＯＳＦＥＴ　ＱＰ３、ＱＰ４はプリチャージ信号φ
ｐによつソ、それぞれデータラインＤＬ、　ＤＬをプリ
チャージするものである。また、ＮチャンネルＭＯＳＦ
ＥＴ　ＱＥ２は、データラインＤＬ、　ＤＬをイコライ
ゼーションするものである。

このデータラインＤＬ　　ＤＬはそれぞれトランスファ
ダート回路５内のＮチャンネル伝送ダートＭＯＳＦＥＴ
　ＱＹＩ、ＱＹ２の各ソースに接続されている。？ニー
（ＤＮｆヤ７ネル伝送ｒ　−）　ＭＯＳ　ＦＥＴ　ＱＹ
Ｉ、ＱＹ２のドレイン２はそれぞれ上記ビットラインＢ
Ｌ。

百りに接続されておシ、また、両ダートには、Ｙアドレ
スデコード信号ＹＤによって制御されるようになってい
る。

一方、６は出力回路であり、上記差動型センスアンプ３
のＰチャンネルＭＯＳＦＥＴ　ＱＳ５、ＱＳ６のソース
から、ＮＡＮＤ回路７とＮＯＲ回路８の各一方の入力端
に接続されている。ＮＡＮＤ回路７の他方の入力端には
、信号￥ｏＥが入力されるようになっておｐ　、　ＮＯ
Ｒ回路８の他方の入力端には、信号φ。Ｅが入力される
ようになっている。

ＮＡＮＤ回路７の出力とＮＯＲ回路８の出力はそれぞれ
ＰチャンネルＭＯＳＦＥＴ　ＱＤＩ、ＮチャンネルＭＯ
ＳＦＥＴ　ＱＤ２のダートに接続されている。Ｐチャン
ネルＭＯＳＦＥＴ　ＱＤＩのドレインは電源に接続され
、ＮチャンネルＭＯＳＦＥＴ　ＱＤ２のソースはアース
されている。ＰチャンネルＭＯＳＦＥＴ　ＱＤＩのソー
スとＮチャンネルＭＯＳＦＥＴ　ＱＤ２のドレインは出
力端子ＤＯＵＴに接続さ扛ている。ＮチャンネルＭＯＳ
ＦＥＴ　ＱＤ２のソースはアースされている。

次に、以上のように構成されたこの発明の半導体メモリ
装置の読み出し動作について第２図のタイムチャートを
併用して述べる。初めに、メモリセル２内のＮチャンネ
ル駆動ＭＯＳＦＥＴ　ＱＭＩがオン状態で、Ｎチャンネ
ル駆動ＭＯＳＦＥＴ　０Ｍ２がオフ状態の「０」読み出
しの場合について説明する。

第２図（ａ）に示すアドレス入力が変化すると、アドレ
ス入力遷移検出回路（図示せず）によって、第２図（ｂ
）に示すプリチャージ信号φｐおよび第２図（ｅ）に示
すセンスアンプ制御信号７Ｂが発生する。

このプリチャージ信号φｐがビットラインチャージ回路
１におけるＮチャンネルＭＯＳＦＥＴ　ＱＰＩ、ＱＰ２
、ＱＥＩの各ダートおよびデータラインプリチャージ回
路４内のＮチャンネルＭＯＳＦＥＴ　ＱＰ３、ＱＰ４、
ＱＥ２の各ダートに加えられる。

プリチャージ信号φｐがＩＨＪになることにより、ビッ
トラインプリチャージ回路１内のＮチャンネルＭＯＳＦ
ＥＴ　ＱＰＩ、ＱＰ２、ＱＥＩとデータラインプリチャ
ージ回路４内のＮチャンネルＭＯＳＦＥＴＱＰ３、ＱＰ
４、ＱＢ２　　がオンとなる。

ＮチャンネルＭＯＳＦＥＴ　ＱＰＩ、ＱＰ２がオンとな
ることによ）、ビットラインＢＬ、百りをプリチャージ
し、ＮチャンネルＭＯ８ＦＥ’Ｉ’　ＱＥＩのオンによ
シ、このビットラインＢＬ、ＢＬ’ｉイコライゼーショ
ンする。

これと同時に、データラ・ｆンプリチャージ回路４内の
ＮチャンネルＭＯＳＦＥＴ　ＱＰ３、ＱＰ４がオンとな
ってデータラインＤＬ、　ＤＬをプリチャージするとと
もに、ＮチャンネルＭＯＳＦＥＴ　ＱＥ２がオンとなっ
て、このデータラインＤＬ、　ＤＬをイコライゼーショ
ンする。

また、これと同時にセンスアンプ制御信号７８が差動呈
センスアンプ回路３ＯＮチャンネルＩＶＩＯ５ＦＥＴ　
ＱＳ３とＰチャンネル〜ＩＯ８ＦＥＴ　ＱＳ６のゲート
に印加され、このセンスアンプ制御信号￥ＳがｒＬＪに
なると、ＮチャンネルＭＯＳＦＥＴ　ＱＳ３がオフで、
ＰチャンネルＭＯ８ＦＥｊＱＳ６がオンとなって、差動
型テンスアンプ３はリセット状態となる。

これにより、差動型センスアンプ３のセンスアンプ出力
Ｐは第２図（ｆ）に示すように、ｒＨＪとなる。このセ
ンスアンプ出力Ｐは出力回路６のＮＡＮＤ回路７とＮＯ
Ｒ回路８に加えられる。このとき、ＮＡＮＤ回路７の他
方の入力端の信号７゜ＥがｒＨＪであれば、ＮＡＮＤ回
路７の出力はｒＬＪとなり、ＰチャンネルＭＯＳＦＥＴ
　ＱＤＩがオンとなる。

また、ＮＯＲ回路８の他方の入力端の信号φ。ＥがｒＨ
ＪとｒＬＪに関係な（、ＮＯＲ回路８の出力はｒＬＪと
なり、ＮチャンネルＭＯＳＦＥＴ　ＱＤ２がオフとなる
。したがって、出力回路６の出力端子Ｄｏｕｔ　はｒＨ
Ｊになる。

その後、第２図６）に示すプリチャー′ソ信号φｐはｒ
ＬＪになる。したがって、ビットラインプリチャージ回
路１内のＮチャンネルＭＯ８ＰＥＴ　ＱＰＩ、ＱＰ２は
ともにオフとなって、ビットラインＢＬ。

百りのプリチャージ期間が終了する。

これと同時に、データラインプリチャージ回路４内のＮ
チャンネルＭＯＳＦＥＴ　ＱＰ３、ＱＰ４もオフとなっ
て、データラインＤＬ、　ＤＬのプリチャージ期間が終
了する。

また、第２図（ｃ）に示すように、ワードラインＷＬが
ｒＨＪとなると同時に第２図（ｈ）に示すＹアドレスデ
コード信号ＹＤが「Ｈ」となる。ワードラインＷＬがｒ
ＨＪとなることにより、メモリセル２のＮチャンネル伝
送ダートＭＯＳＦＥＴ　ＱＭ３、ＱＭ４がオンとなって
、メモリセル２が選択状態となり、メモリセル２のデー
タ（Ｎチャンネル駆動ＭＯＳＦＥＴ　ＱＭＩのオン、Ｑ
Ｍ２のオフ状態）が１対のビットラインＢＬ、　ＢＬに
出力される。

Ｙアドレスデコード信号ＹＤがｒＨＪになることにより
、トランスファゲート回路５内のＮチャンネル伝送ダー
トＭＯＳＦＥＴ　ＱＹＩ、ＱＹ２がオンとなって、ビッ
トラインＢＬとデータラインＤＬ。

ビットラインＢＬとデータラインＤＬがそれぞれ導通状
態となる。

これと同時に、第２図（ｅ）に示すよう、センスアンプ
制御信号″′ｉｓが「Ｈ」となシ、差動型センスアンプ
３内のＮチャンネルＭＯＳＦＥＴ　ＱＳ３がオンで、Ｐ
チャンネルＭＯＳＦＥＴ　ＱＳ６がオフとな９、この差
動部センスアンプ３が動作状態となる。

これにともない、Ｎチャンネル伝送グー）ＭＯＳＦＥＴ
　ＱＹＩ、ＱＹ２を通して、メモリセル２からの「０」
読み出し出力信号がデータラインＤＬ、　ＤＬを経て、
差動型センスアンプ３のＮチャンネルＭＯＳＦＥＴ　Ｑ
ＳＩ、ＱＳ２のダートに加えられる。

このとき、１対のデータ２インＤＬ、　ＤＬの状態の変
化が第２図（ｄ）の実線および破線で示されている。こ
のうち、実線で示されているものがこの発明による１対
のデータラインＤＬ、　ＤＬに転送される読み出し出力
信号が差動型センスアンプ３のＮチャンネルＭＯＳＦＥ
Ｔ　ＱＳＩ、ＱＳ２のダートに印加される。

このとき、データ２インＤＬのレベルが他方のデータラ
インＤＬのレベルよりも低くなる。これによシ、差動部
センスアンプ３のＮチャンネルＭＯＳＦＥＴ　ＱＳ２が
オンとなる。したがって、センスアンプ出力Ｐが第２図
（ｆ）に示すように［、Ｊレベルになる。

この第２図（ｆ）において、センスアンプ出力Ｐは実線
と破線で示されているが、実線はこの発明によるもので
あシ、破線は従来の差動型センスアンプの出力である。

この両者を比較しても明らかなように、この発明の場合
は従来に比較して、時間１２（センスアンプ短縮時間）
短縮される。

この場合、センスアンプ短縮時間ｔ、は上記データライ
ン読み出し出力信号短縮時間１１（第２図（ｄ））よシ
大きくなる。その結果、出力端子Ｄ　ｏｕｔの出力が第
２図（２））に示すようにｒＬＪレベルとなる。

この第２図（２））においても、出力端子Ｄｏｕｔの状
態の変化を実線と破線で示している。実線はこの発明の
出力を示し、破線は従来の出力である。

このように、この発明の半導体メモリ装置の「０」読み
出し時間ｔＡＣは従来のアクセスタイムｔｉｃに比べて
高速になる。

次に、メモリセル２内のＮチャンネル駆動ＭＯＳＦＥＴ
　ＱＭＩ　　がオフ状態で、Ｎチャンネル駆動ＭＯＳＦ
ＥＴ　ＱＭ２　　がオン状態の「１」読み出し動作につ
いて説明する。

この場合も、第２図（ａ）に示すアドレス入力が変化す
ると、アドレス入力遷移検出回路によって、第２図（ｂ
）に示すプリチャージ信号φｐおよび第２図（ｅ）に示
すセンスアンプ制御信号￥８が発生する。

プリチャージ信号φｐがｒＨＪになることによって、ビ
ットラインプリチ・ヤージ回路１、データラインプリチ
ャージ回路４が前述と同様にして動作状態となり、ビッ
トラインデータ回路１によシビットラインＢＬ、　ＢＬ
のプリチャージおよびイコライゼーションが行われると
ともに、データラインプリチャージ回路４によシ、デー
タラインＤＬ。

ＤＬのプリチャージおよびイコライゼーションが行われ
る。

また、センスアンプ制御信号マＳがｒＬＪになり、上記
同様にして、差動車センスアンプ３がリセット状態にな
シ、センスアンプ出力ＰがｒＨＪ（第２図（ｆ））にな
り出力回路６の出力端子ＤｏｕｔがｒＨＪになる。

その後、プリチャージ信号φｐがｒＬＪになり、プリチ
ャージ期間が終了し、そして、ワードラインＷＬがｒＨ
Ｊになるとともに、Ｙアドレスデコード信号ＹＤがｒＨ
Ｊになシ、この場合も上記と同様にして、メモリセル２
が選択状態となる。これによって、メモリセル２のデー
タが１対のビットラインＢＬ、百りに出力される。

このとき、センスアンプ制御信号￥ＳはｒＨＪになり、
差動型センスアンプ３が動作状態となる。

しかし、トランスファゲート回路５のＮチャンネル伝送
グー）　ＭＯＳ　ＦＥＴ　ＱＹＩ、ＱＹ２のオンによっ
て、ビットラインＢＬ、ＢＬ、データラインＤＬ。

ＤＬを経て、読み出し出力信号が差動型センスアンプ３
のＮチャンネルＭＯＳＦＥＴ　ＱＳＩ、ＱＳ２のダート
に印加されることによって、センスアンプ出力Ｐがこの
差動型センスアンプ３から出力される。

このセンスアンプ出力Ｐは第２図（ｆ）からも明らかな
ように、ｒＨＪ状態のままでオシ、出力回路６の出力端
子Ｄｏｕｔ　　もｒＨＪのｉｔである。以上より、「１
」読み出し時間ｔＡｃｔ　　（第２図（ロ）））は差動
型センスアンプ３のリセットによる出力端子Ｄｏｕｔ　
における出力によって決定される。これから明らかなよ
うに、「１」読み出し時間ｔＡｃ１　は「０」読み出し
時間ｔＡＣよシ短い。

このように、上記実施例では、メモリセル２の駆動ＭＯ
ＳＦＥＴ　ＱＭＩ、ＱＭ２を駆動能力の高低によるアン
バランスにしており、これによって、読み出し出力の読
み出し時間の一方を高速化させることができる。

また、差動型センスアンプ３の素子を動作の遅速による
アンバランスとしたので、動作の遅い方の読み出し時間
の読み出し出力をビットラインとデータラインのプリチ
ャージ期間に出力させるようにしたので、読み出し時間
を高速化させた方に　。

メモリセルのアクセスタイムが決定される。

また、駆動能力がアクセスタイムに影響しない方の駆動
ＭＯＳＦＥＴの駆動能力を小さくすることができ、動作
の高速化とメモリセルサイズの小形化ができる。

（発明の効果） 以上詳細に説明したように、この発明によれば、メモリ
セルにおいて駆動能力の高低によるアンバランスされた
１対の駆動ＭＯＳＦＥＴでデータを保持し、このデータ
を伝送グー）　ＭＯＳ　ＦＥＴでビットラインに読み出
し、この読み出したデータが駆動能力の低い駆動ＭＯＳ
ＦＥＴのデータが差動型センスアンプの動作の遅い素子
に入力されたときこの素子の出力信号を出力し、メモリ
セルの駆動能力の大きい駆動ＭＯＳＦＥＴのデータが出
力されて差動型センスアンプの動作の速い素子に入力さ
れたときとの素子の出力信号を反転させることが問題点
を解決する技術的手段としたので、アクセスタイムの向
上、すなわち読み出し時間の高速化とメモリセルサイズ
の小形化が可能となるものである。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ装置の一実施例の回路
図、第２図は同上半導体メモリ装置の動作を説明するた
めのタイムチャートである。 １・・・ビットラインプリチャージ回路、２・・・メモ
リセル、３・・・差動車センスアンプ、４・・・データ
ラインプリチャージ回路、５・・・トランスファゲート
回路、６・・・出力回路、ＱＭＩ　、　ＱＭ２・・・Ｎ
チャンネル駆動ＭＯＳＦＥＴ　、　ＱＭ３　、　ＱＭ４
・・・Ｎチャンネル伝送ダートＭＯＳＦＥＴ、ＱＤＩ　
、ＱＤ２　、ＱＰＩ〜ＱＰ４　、ＱＥＩ。

Claims (1)

【特許請求の範囲】
1. 　駆動能力の高低によるアンバランスにしかつデータを
   保持する１対の駆動ＭＯＳＦＥＴおよびこのデータの読
   み出し時にビットラインに出力する１対の伝送ゲートＭ
   ＯＳＦＥＴとよりなるメモリセルと、上記読み出し時に
   上記読み出されたデータを上記ビットラインからデータ
   ラインに転送するトランスフアゲート回路と、動作に遅
   速の差をもたせて入出力特性がアンバランスにされた素
   子を有しかつ上記データラインを通して駆動能力の低い
   方の駆動ＭＯＳＦＥＴのデータが入力されると動作の遅
   い方の素子の出力信号を出力するとともに上記駆動能力
   の大きい方の駆動ＭＯＳＦＥＴのデータが入力されると
   動作の速い方の素子の出力信号を反転させる差動型セン
   スアンプとよりなる半導体メモリ装置。