JP3057836B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3057836B2 JP3057836B2 JP3232305A JP23230591A JP3057836B2 JP 3057836 B2 JP3057836 B2 JP 3057836B2 JP 3232305 A JP3232305 A JP 3232305A JP 23230591 A JP23230591 A JP 23230591A JP 3057836 B2 JP3057836 B2 JP 3057836B2
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- logic
- semiconductor memory
- memory device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、詳しく
はスタティック型メモリセルを有する半導体記憶装置に
関する
はスタティック型メモリセルを有する半導体記憶装置に
関する
【０００２】
【従来の技術】従来の半導体記憶装置を図１０を参照し
ながら説明する。
ながら説明する。
【０００３】図１０は、従来の半導体記憶装置の回路図
である。この半導体記憶装置は、メモリセル００〜ｎｍ
と、デジット線負荷回路ＬＭ１００〜ＬＭ１０ｎと、選
択回路ＹＭ１００〜ＹＭ１０ｎと、Ｎチャンネル電界効
果型トランジスタ（以下、Ｎ−ＦＥＴという）Ｍ０１、
Ｍ０２、・・・、Ｍｎ２と、正論理デジット線Ｄ０〜Ｄ
ｎと、負論理デジット線ＣＤ０〜ＣＤｎと、ワード線Ｗ
Ｌ０〜ＷＬｍとを有して構成されている。
である。この半導体記憶装置は、メモリセル００〜ｎｍ
と、デジット線負荷回路ＬＭ１００〜ＬＭ１０ｎと、選
択回路ＹＭ１００〜ＹＭ１０ｎと、Ｎチャンネル電界効
果型トランジスタ（以下、Ｎ−ＦＥＴという）Ｍ０１、
Ｍ０２、・・・、Ｍｎ２と、正論理デジット線Ｄ０〜Ｄ
ｎと、負論理デジット線ＣＤ０〜ＣＤｎと、ワード線Ｗ
Ｌ０〜ＷＬｍとを有して構成されている。
【０００４】メモリセル００〜Ｍｎｍはマトリクス状に
配設され、メモリセルアレイを構成している。メモリセ
ル００〜ｎｍは、それぞれ、Ｎ−ＦＥＴＭ１〜Ｍ４と、
抵抗Ｒ１，Ｒ２とを備えたスタティック型メモリセルを
構成している。このメモリセルアレイには、行方向に延
びるワード線ＷＬ０〜ＷＬｎが配設されている。また、
列方向に延びる正論理デジット線Ｄ０〜Ｄｎと負論理デ
ジット線ＣＤ０〜ＣＤｎも配設されている。
配設され、メモリセルアレイを構成している。メモリセ
ル００〜ｎｍは、それぞれ、Ｎ−ＦＥＴＭ１〜Ｍ４と、
抵抗Ｒ１，Ｒ２とを備えたスタティック型メモリセルを
構成している。このメモリセルアレイには、行方向に延
びるワード線ＷＬ０〜ＷＬｎが配設されている。また、
列方向に延びる正論理デジット線Ｄ０〜Ｄｎと負論理デ
ジット線ＣＤ０〜ＣＤｎも配設されている。
【０００５】それぞれ対をなすデジット線Ｄ０とＣＤ
０、Ｄ１とＣＤ１、・・・、ＤｎとＣＤｎには、デジッ
ト線負荷回路ＬＭ１００〜ＬＭ１０ｎが接続されてい
る。デジット線負荷回路ＬＭ１００はＰチャンネル電界
効果型トランジスタ（以下、Ｐ−ＦＥＴという）Ｍ１０
１〜Ｍ１０４を有して構成されている。Ｐ−ＦＥＴＭ１
０１，Ｍ１０２のゲートには書き込み信号ＲＷが入力さ
れる。また、Ｐ−ＦＥＴＭ１０３，Ｍ１０４のゲートは
ＧＮＤに接続されており、常にオンの状態となってい
る。なお、Ｐ−ＦＥＴＭ１０３，Ｍ１０４もトランジス
タサイズはＰ−ＦＥＴＭ１０１，Ｍ１０２のトランジス
タサイズの約１／１０〜１／１である。
０、Ｄ１とＣＤ１、・・・、ＤｎとＣＤｎには、デジッ
ト線負荷回路ＬＭ１００〜ＬＭ１０ｎが接続されてい
る。デジット線負荷回路ＬＭ１００はＰチャンネル電界
効果型トランジスタ（以下、Ｐ−ＦＥＴという）Ｍ１０
１〜Ｍ１０４を有して構成されている。Ｐ−ＦＥＴＭ１
０１，Ｍ１０２のゲートには書き込み信号ＲＷが入力さ
れる。また、Ｐ−ＦＥＴＭ１０３，Ｍ１０４のゲートは
ＧＮＤに接続されており、常にオンの状態となってい
る。なお、Ｐ−ＦＥＴＭ１０３，Ｍ１０４もトランジス
タサイズはＰ−ＦＥＴＭ１０１，Ｍ１０２のトランジス
タサイズの約１／１０〜１／１である。
【０００６】それぞれの選択回路ＹＭ１００〜ＹＭ１０
ｎはＮ−ＦＥＴＭ１０５，Ｍ１０６とを有して構成され
ている。Ｎ−ＦＥＴＭ１０５，Ｍ１０６のゲートには正
論理選択信号Ｙ０が入力されており、この正論理選択信
号Ｙ０がハイレベルとなると、正論理書き込みデータＷ
Ｄが正論理デジット線Ｄ０に印加され、負論理書き込み
データＣＷＤが負論理デジット線ＣＤ０に印加される。
ｎはＮ−ＦＥＴＭ１０５，Ｍ１０６とを有して構成され
ている。Ｎ−ＦＥＴＭ１０５，Ｍ１０６のゲートには正
論理選択信号Ｙ０が入力されており、この正論理選択信
号Ｙ０がハイレベルとなると、正論理書き込みデータＷ
Ｄが正論理デジット線Ｄ０に印加され、負論理書き込み
データＣＷＤが負論理デジット線ＣＤ０に印加される。
【０００７】次に、この半導体記憶装置の動作を説明す
る。
る。
【０００８】この半導体記憶装置からデータを読み出す
場合には、書き込み信号ＲＷをロウレベルとする。よっ
て、Ｐ−ＦＥＴＭ１０３，Ｍ１０４に加え、Ｐ−ＦＥＴ
Ｍ１０１、Ｍ１０２〜Ｍ１０４もまたオンとなる。この
ため、正論理デジット線Ｄ０のインピーダンスは、Ｐ−
ＦＥＴＭ１０１，Ｍ１０３のオン抵抗により、決定さ
れ、同様に、負論理デジット線ＣＤ０はＰ−ＦＥＴＭ１
０２，Ｍ１０４のオン抵抗により決定される。
場合には、書き込み信号ＲＷをロウレベルとする。よっ
て、Ｐ−ＦＥＴＭ１０３，Ｍ１０４に加え、Ｐ−ＦＥＴ
Ｍ１０１、Ｍ１０２〜Ｍ１０４もまたオンとなる。この
ため、正論理デジット線Ｄ０のインピーダンスは、Ｐ−
ＦＥＴＭ１０１，Ｍ１０３のオン抵抗により、決定さ
れ、同様に、負論理デジット線ＣＤ０はＰ−ＦＥＴＭ１
０２，Ｍ１０４のオン抵抗により決定される。
【０００９】次に、ワード線ＷＬ０〜ＷＬｎのうちのい
ずれかをハイレベルとする。さらに、正論理選択信号Ｙ
０〜Ｙｎのいずれかをハイレベルとし、ハイレベルとし
た正論理選択信号に対応した負論理選択信号をロウレベ
ルとする。例えば、ワード線ＷＬ０をハイレベル、正論
理選択信号Ｙ０をハイレベル、負論理選択信号ＣＹ０を
ロウレベルとする。
ずれかをハイレベルとする。さらに、正論理選択信号Ｙ
０〜Ｙｎのいずれかをハイレベルとし、ハイレベルとし
た正論理選択信号に対応した負論理選択信号をロウレベ
ルとする。例えば、ワード線ＷＬ０をハイレベル、正論
理選択信号Ｙ０をハイレベル、負論理選択信号ＣＹ０を
ロウレベルとする。
【００１０】すると、メモリセル００が活性化され、正
論理デジット線Ｄ０と負論理デジット線ＣＤ０に、それ
ぞれ相補データが出力される。Ｐ−ＦＥＴＭ０１，Ｍ０
２はオンとなっているので、前記それぞれの相補データ
が、正論理読み出しデータＲＤ，負論理読みだしデータ
ＣＲＤとして出力される。
論理デジット線Ｄ０と負論理デジット線ＣＤ０に、それ
ぞれ相補データが出力される。Ｐ−ＦＥＴＭ０１，Ｍ０
２はオンとなっているので、前記それぞれの相補データ
が、正論理読み出しデータＲＤ，負論理読みだしデータ
ＣＲＤとして出力される。
【００１１】次に、この半導体記憶装置にデータを書き
込む場合の動作を説明する。上記読みだし時の動作の場
合と同様に、ワード線ＷＬ０にハイレベル、正論理選択
信号Ｙ０にハイレベル、負論理選択信号にロウレベルが
印加されたとする。よって、メモリセル００が活性化さ
れる。
込む場合の動作を説明する。上記読みだし時の動作の場
合と同様に、ワード線ＷＬ０にハイレベル、正論理選択
信号Ｙ０にハイレベル、負論理選択信号にロウレベルが
印加されたとする。よって、メモリセル００が活性化さ
れる。
【００１２】書き込み時にはおいては、メモリセル００
のＮ−ＦＥＴＭ１，Ｍ２の状態が反転できるように、正
論理デジット線Ｄ０と、負論理デジット線ＣＤ０の電圧
を下げる必要がある。そこで、書き込み信号ＲＷをロウ
レベルとし、Ｐ−ＦＥＴＭ１０１，Ｍ１０２をオフとす
る。すると、正論理デジット線Ｄ０と負論理デジット線
ＣＤ０はインピーダンスが高くなる。なお、Ｐ−ＦＥＴ
Ｍ１０３，Ｍ１０４はオンの状態のままであるため、こ
の場合のインピーダンスはＰ−ＦＥＴＭ１０３，Ｍ１０
４のオン抵抗により決定される。
のＮ−ＦＥＴＭ１，Ｍ２の状態が反転できるように、正
論理デジット線Ｄ０と、負論理デジット線ＣＤ０の電圧
を下げる必要がある。そこで、書き込み信号ＲＷをロウ
レベルとし、Ｐ−ＦＥＴＭ１０１，Ｍ１０２をオフとす
る。すると、正論理デジット線Ｄ０と負論理デジット線
ＣＤ０はインピーダンスが高くなる。なお、Ｐ−ＦＥＴ
Ｍ１０３，Ｍ１０４はオンの状態のままであるため、こ
の場合のインピーダンスはＰ−ＦＥＴＭ１０３，Ｍ１０
４のオン抵抗により決定される。
【００１３】正論理書き込みデータＷＤ、負論理書き込
みデータＣＷＤはそれぞれ、正論理デジット線Ｄ０，負
論理デジット線ＣＤ０に印加される。よって、これらの
デジット線を介して相補データがメモリセル００に印加
され、メモリセル００に書き込まれる。
みデータＣＷＤはそれぞれ、正論理デジット線Ｄ０，負
論理デジット線ＣＤ０に印加される。よって、これらの
デジット線を介して相補データがメモリセル００に印加
され、メモリセル００に書き込まれる。
【００１４】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、書き込み時にメモリセル内
のフリップフロップが誤動作することなく反転するため
には、デジット線のインピーダンスを高くし、ロウレベ
ルの書き込みデータを印加した場合にデジット線の電圧
が十分に低くならなければならない。このためには、デ
ジット線負荷回路のＰ−ＦＥＴＭ１０３，Ｍ１０４のオ
ン抵抗を大きくし、書き込み時のデジット線のインピー
ダンスを高くすればよい。この場合、デジット線にロウ
レベルの信号が印加されると、該デジット線は十分に電
圧が低くなる。一方、デジット線がハイレベルの場合に
は、該デジット線の電圧は、Ｐ−ＦＥＴＭ１０３，Ｍ１
０４がオンすることにより保たれている。ところが、デ
ジット線のインピーダンスを高くし過ぎると、ノイズ等
によりハイレベル時の電圧が不安定になり、書き込み時
に誤動作を生じるという問題があった。
半導体記憶装置においては、書き込み時にメモリセル内
のフリップフロップが誤動作することなく反転するため
には、デジット線のインピーダンスを高くし、ロウレベ
ルの書き込みデータを印加した場合にデジット線の電圧
が十分に低くならなければならない。このためには、デ
ジット線負荷回路のＰ−ＦＥＴＭ１０３，Ｍ１０４のオ
ン抵抗を大きくし、書き込み時のデジット線のインピー
ダンスを高くすればよい。この場合、デジット線にロウ
レベルの信号が印加されると、該デジット線は十分に電
圧が低くなる。一方、デジット線がハイレベルの場合に
は、該デジット線の電圧は、Ｐ−ＦＥＴＭ１０３，Ｍ１
０４がオンすることにより保たれている。ところが、デ
ジット線のインピーダンスを高くし過ぎると、ノイズ等
によりハイレベル時の電圧が不安定になり、書き込み時
に誤動作を生じるという問題があった。
【００１５】さらに、Ｐ−ＦＥＴＭ１０３，Ｍ１０４は
常にオン状態であるため、半導体記憶装置の消費電流が
増加するという問題も生じていた。
常にオン状態であるため、半導体記憶装置の消費電流が
増加するという問題も生じていた。
【００１６】
【発明の目的】そこで、本発明は半導体記憶装置におい
て、書き込み時の誤動作を防止するとともに、消費電流
を低減することをその目的としている。
て、書き込み時の誤動作を防止するとともに、消費電流
を低減することをその目的としている。
【００１７】
【課題を解決するための手段】請求項１に記載の発明に
係る半導体装置は、複数のワード線と、複数の正論理及
び負論理デジット線対と、前記ワード線と正論理及び負
論理デジット線対に接続され、相補データを蓄積するス
タティック型メモリセルと、前記正論理及び負論理デジ
ット線対と電源とを電気的に接続するデジット線負荷回
路と、前記複数の正論理及び負論理デジット線対が、第
１の選択スイッチ及び第２の選択スイッチを介して各々
接続された、読みだしデータバス線対及び書き込みデー
タバス線対とを有する半導体記憶装置において、前記デ
ジット線負荷回路は、前記電源と前記正論理及び負論理
デジット線との間をそれぞれ同型のＭＯＳ型トランジス
タで並列接続し、前記並列接続された一方のトランジス
タのゲートは相対する正論理又は負論理デジット線に接
続され、他方のトランジスタのゲートは書き込み信号が
印加され、読み出し時には導通状態となり、前記一方の
トランジスタを非道通状態とすることを特徴とする。
係る半導体装置は、複数のワード線と、複数の正論理及
び負論理デジット線対と、前記ワード線と正論理及び負
論理デジット線対に接続され、相補データを蓄積するス
タティック型メモリセルと、前記正論理及び負論理デジ
ット線対と電源とを電気的に接続するデジット線負荷回
路と、前記複数の正論理及び負論理デジット線対が、第
１の選択スイッチ及び第２の選択スイッチを介して各々
接続された、読みだしデータバス線対及び書き込みデー
タバス線対とを有する半導体記憶装置において、前記デ
ジット線負荷回路は、前記電源と前記正論理及び負論理
デジット線との間をそれぞれ同型のＭＯＳ型トランジス
タで並列接続し、前記並列接続された一方のトランジス
タのゲートは相対する正論理又は負論理デジット線に接
続され、他方のトランジスタのゲートは書き込み信号が
印加され、読み出し時には導通状態となり、前記一方の
トランジスタを非道通状態とすることを特徴とする。
【００１８】
【作用】請求項１記載の発明に係る半導体記憶装置は、
スタティック型メモリセルにデータビットが書き込まれ
る場合には、正論理デジット線と、負論理デジット線と
に相補データが印加される。正論理デジット線がロウレ
ベルとなると、デジット線負荷回路は、正論理デジット
線と電源との間のインピーダンスを、第２のインピーダ
ンスにする。第２のインピーダンスは第１のインピーダ
ンスに比べて高い。よって、この場合の正論理デジット
線におけるロウレベルの電圧は、第１のインピーダンス
にて接続されていた場合のロウレベルの電圧よりも低く
なる。負論理デジット線がロウレベルである場合も同様
である。
スタティック型メモリセルにデータビットが書き込まれ
る場合には、正論理デジット線と、負論理デジット線と
に相補データが印加される。正論理デジット線がロウレ
ベルとなると、デジット線負荷回路は、正論理デジット
線と電源との間のインピーダンスを、第２のインピーダ
ンスにする。第２のインピーダンスは第１のインピーダ
ンスに比べて高い。よって、この場合の正論理デジット
線におけるロウレベルの電圧は、第１のインピーダンス
にて接続されていた場合のロウレベルの電圧よりも低く
なる。負論理デジット線がロウレベルである場合も同様
である。
【００１９】正論理デジット線、あるいは、負論理デジ
ット線のロウレベルの電圧が低くなると、スタティック
型メモリセル内のフリップフロップの状態が反転する際
の反転閾値電圧よりも、十分に低い電圧となる。よっ
て、誤動作することなくスタティック型メモリセルにデ
ータビットが書き込まれる。
ット線のロウレベルの電圧が低くなると、スタティック
型メモリセル内のフリップフロップの状態が反転する際
の反転閾値電圧よりも、十分に低い電圧となる。よっ
て、誤動作することなくスタティック型メモリセルにデ
ータビットが書き込まれる。
【００２０】また、正論理デジット線、あるいは、負論
理デジット線と電源との間のインピーダンスが第２のイ
ンピーダンスとなることより、電源から正論理デジット
線、あるいは、負論理デジット線に流れる電流は低減す
る。
理デジット線と電源との間のインピーダンスが第２のイ
ンピーダンスとなることより、電源から正論理デジット
線、あるいは、負論理デジット線に流れる電流は低減す
る。
【００２１】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００２２】図１は、本発明の第１実施例に係る半導体
記憶装置を示す回路図である。この半導体記憶装置はメ
モリセル００〜ｎｍと、デジット線負荷回路ＬＭ０〜Ｌ
Ｍｎと、選択回路ＹＭ０〜ＹＭｎと、Ｎチャンネル電界
効果型トランジスタ（以下、Ｎ−ＦＥＴという）Ｍ０
１、Ｍ０２、・・・、Ｍｎ２と、正論理デジット線Ｄ０
〜Ｄｎと、負論理デジット線ＣＤ０〜ＣＤｎと、ワード
線ＷＬ０〜ＷＬｍとを有して構成されている。
記憶装置を示す回路図である。この半導体記憶装置はメ
モリセル００〜ｎｍと、デジット線負荷回路ＬＭ０〜Ｌ
Ｍｎと、選択回路ＹＭ０〜ＹＭｎと、Ｎチャンネル電界
効果型トランジスタ（以下、Ｎ−ＦＥＴという）Ｍ０
１、Ｍ０２、・・・、Ｍｎ２と、正論理デジット線Ｄ０
〜Ｄｎと、負論理デジット線ＣＤ０〜ＣＤｎと、ワード
線ＷＬ０〜ＷＬｍとを有して構成されている。
【００２３】メモリセル００〜Ｍｎｍはマトリクス状に
配設され、メモリセルアレイを構成している。メモリセ
ル００〜ｎｍはそれぞれ、Ｎ−ＦＥＴＭ１〜Ｍ４と、抵
抗Ｒ１，Ｒ２とを備えたスタティック型メモリセルで構
成されている。Ｎ−ＦＥＴＭ１〜Ｍ４と、抵抗Ｒ１，Ｒ
２とはフリップフロップを構成しており、Ｎ−ＦＥＴＭ
３，Ｍ４はこのフリップフロップにデータビットを入出
力するためのトランスファゲートを構成している。
配設され、メモリセルアレイを構成している。メモリセ
ル００〜ｎｍはそれぞれ、Ｎ−ＦＥＴＭ１〜Ｍ４と、抵
抗Ｒ１，Ｒ２とを備えたスタティック型メモリセルで構
成されている。Ｎ−ＦＥＴＭ１〜Ｍ４と、抵抗Ｒ１，Ｒ
２とはフリップフロップを構成しており、Ｎ−ＦＥＴＭ
３，Ｍ４はこのフリップフロップにデータビットを入出
力するためのトランスファゲートを構成している。
【００２４】メモリセルアレイには、行方向に延びるワ
ード線ＷＬ０〜ＷＬｎが配設されている。また、列方向
に延びる正論理デジット線Ｄ０〜Ｄｎと負論理デジット
線ＣＤ０〜ＣＤｎがメモリセルアレイに配設されてい
る。
ード線ＷＬ０〜ＷＬｎが配設されている。また、列方向
に延びる正論理デジット線Ｄ０〜Ｄｎと負論理デジット
線ＣＤ０〜ＣＤｎがメモリセルアレイに配設されてい
る。
【００２５】それぞれ対をなすデジット線Ｄ０とＣＤ
０、Ｄ１とＣＤ１、・・・、ＤｎとＣＤｎには、デジッ
ト線負荷回路ＬＭ０〜ＬＭｎが接続されている。デジッ
ト線負荷回路ＬＭ０は、Ｐチャンネル電界効果型トラン
ジスタ（以下、Ｐ−ＦＥＴという）Ｍ１１〜Ｍ１４を有
して構成されている。Ｐ−ＦＥＴＭ１１〜Ｍ１４のそれ
ぞれのソースは電源Ｖｃｃに接続されている。Ｐ−ＦＥ
ＴＭ１１，Ｍ１３のドレインは正論理デジット線Ｄ０に
接続され、Ｐ−ＦＥＴＭ１２，Ｍ１４のドレインは負論
理デジット線ＣＤ０に接続されている。Ｐ−ＦＥＴＭ１
３のゲートは負論理デジット線ＣＤ０に接続され、Ｐ−
ＦＥＴＭ１４のゲートは正論理デジット線Ｄ０に接続さ
れている。さらに、Ｐ−ＦＥＴＭ１１，Ｍ１２のゲート
には書き込み信号ＲＷが入力されている。デジット線負
荷回路ＬＭ１〜ＬＭｎも上記デジット線負荷回路ＬＭ０
と同等に構成されている。
０、Ｄ１とＣＤ１、・・・、ＤｎとＣＤｎには、デジッ
ト線負荷回路ＬＭ０〜ＬＭｎが接続されている。デジッ
ト線負荷回路ＬＭ０は、Ｐチャンネル電界効果型トラン
ジスタ（以下、Ｐ−ＦＥＴという）Ｍ１１〜Ｍ１４を有
して構成されている。Ｐ−ＦＥＴＭ１１〜Ｍ１４のそれ
ぞれのソースは電源Ｖｃｃに接続されている。Ｐ−ＦＥ
ＴＭ１１，Ｍ１３のドレインは正論理デジット線Ｄ０に
接続され、Ｐ−ＦＥＴＭ１２，Ｍ１４のドレインは負論
理デジット線ＣＤ０に接続されている。Ｐ−ＦＥＴＭ１
３のゲートは負論理デジット線ＣＤ０に接続され、Ｐ−
ＦＥＴＭ１４のゲートは正論理デジット線Ｄ０に接続さ
れている。さらに、Ｐ−ＦＥＴＭ１１，Ｍ１２のゲート
には書き込み信号ＲＷが入力されている。デジット線負
荷回路ＬＭ１〜ＬＭｎも上記デジット線負荷回路ＬＭ０
と同等に構成されている。
【００２６】それぞれの選択回路ＹＭ０はＮ−ＦＥＴＭ
１６、Ｍ１７と、Ｐ−ＦＥＴＭ１５とを有して構成され
ている。Ｐ−ＦＥＴＭ１５のソースは正論理デジット線
Ｄ０に接続され、ドレインは負論理デジット線ＣＤ０に
接続されている。Ｎ−ＦＥＴＭ１６のソースは正論理デ
ジット線Ｄ０に接続され、ドレインには正論理書き込み
データＷＤが入力される。Ｎ−ＦＥＴＭ１７のソースは
負論理デジット線ＣＤ０に接続され、ドレインには負論
理書き込みデータＣＷＤが入力される。これらのＦＥＴ
Ｍ１５〜Ｍ１７のそれぞれのゲートには正論理選択信号
Ｙ０が入力されている。選択回路ＹＭ１〜ＹＭｎも上記
選択回路ＹＭ０と同様に構成されている。
１６、Ｍ１７と、Ｐ−ＦＥＴＭ１５とを有して構成され
ている。Ｐ−ＦＥＴＭ１５のソースは正論理デジット線
Ｄ０に接続され、ドレインは負論理デジット線ＣＤ０に
接続されている。Ｎ−ＦＥＴＭ１６のソースは正論理デ
ジット線Ｄ０に接続され、ドレインには正論理書き込み
データＷＤが入力される。Ｎ−ＦＥＴＭ１７のソースは
負論理デジット線ＣＤ０に接続され、ドレインには負論
理書き込みデータＣＷＤが入力される。これらのＦＥＴ
Ｍ１５〜Ｍ１７のそれぞれのゲートには正論理選択信号
Ｙ０が入力されている。選択回路ＹＭ１〜ＹＭｎも上記
選択回路ＹＭ０と同様に構成されている。
【００２７】正論理デジット線Ｄ０にはＰ−ＦＥＴＭ０
１を介して正論理読み出しデータＲＤが入力され、負論
理デジット線ＣＤ０にはＰ−ＦＥＴＭ０２を介して負論
理読み出しデータＣＲＤに入力されている。また、これ
らのＦＥＴＭ０１，Ｍ０２のゲートには負論理選択信号
ＣＹ０が入力されている。正論理デジット線Ｄ１〜Ｄｎ
およびこれと対をなす負論理デジット線ＣＤ１〜ＣＤｎ
にも、同様にＰ−ＦＥＴＭ１１，Ｍ１２〜Ｍｎ１，Ｍｎ
２が接続されている。そして、これらのＰ−ＦＥＴＭ１
１，Ｍ１２〜Ｍｎ１，Ｍｎ２の各ゲートには負論理選択
信号ＣＹ１〜ＣＹｎがそれぞれ入力されている。
１を介して正論理読み出しデータＲＤが入力され、負論
理デジット線ＣＤ０にはＰ−ＦＥＴＭ０２を介して負論
理読み出しデータＣＲＤに入力されている。また、これ
らのＦＥＴＭ０１，Ｍ０２のゲートには負論理選択信号
ＣＹ０が入力されている。正論理デジット線Ｄ１〜Ｄｎ
およびこれと対をなす負論理デジット線ＣＤ１〜ＣＤｎ
にも、同様にＰ−ＦＥＴＭ１１，Ｍ１２〜Ｍｎ１，Ｍｎ
２が接続されている。そして、これらのＰ−ＦＥＴＭ１
１，Ｍ１２〜Ｍｎ１，Ｍｎ２の各ゲートには負論理選択
信号ＣＹ１〜ＣＹｎがそれぞれ入力されている。
【００２８】次に、この半導体記憶装置の動作を説明す
る。
る。
【００２９】この半導体記憶装置からデータを読み出す
場合には、ワード線ＷＬ０〜ＷＬｍのうちのいずれかを
ハイレベルとする。さらに、正論理選択信号Ｙ０〜Ｙｎ
のいずれかをハイレベルとし、ハイレベルとした正論理
選択信号に対応した負論理選択信号をロウレベルとす
る。例えば、ワード線ＷＬ０をハイレベル、正論理選択
信号Ｙ０をハイレベル、負論理選択信号ＣＹ０をロウレ
ベルとする。すると、メモリセル００は活性化する。さ
らに、Ｐ−ＦＥＴＭ１５はオフとなり、Ｎ−ＦＥＴＭ１
６、Ｍ１７はオンとなり、Ｐ−ＦＥＴＭ０１，Ｍ０２は
オンとなる。
場合には、ワード線ＷＬ０〜ＷＬｍのうちのいずれかを
ハイレベルとする。さらに、正論理選択信号Ｙ０〜Ｙｎ
のいずれかをハイレベルとし、ハイレベルとした正論理
選択信号に対応した負論理選択信号をロウレベルとす
る。例えば、ワード線ＷＬ０をハイレベル、正論理選択
信号Ｙ０をハイレベル、負論理選択信号ＣＹ０をロウレ
ベルとする。すると、メモリセル００は活性化する。さ
らに、Ｐ−ＦＥＴＭ１５はオフとなり、Ｎ−ＦＥＴＭ１
６、Ｍ１７はオンとなり、Ｐ−ＦＥＴＭ０１，Ｍ０２は
オンとなる。
【００３０】読み出し時においては、書き込み信号ＲＷ
をロウレベルとする。よって、Ｐ−ＦＥＴＭ１１，Ｍ１
２はオンとなる。このためデジット線Ｄ０，ＣＤ０の電
圧が高くなり、Ｐ−ＦＥＴＭ１３，１４のゲートはハイ
レベルとなる。よって、Ｐ−ＦＥＴＭ１３，Ｍ１４はオ
フの状態となり、Ｐ−ＦＥＴＭ１３，Ｍ１４には電流が
流れなくなる。
をロウレベルとする。よって、Ｐ−ＦＥＴＭ１１，Ｍ１
２はオンとなる。このためデジット線Ｄ０，ＣＤ０の電
圧が高くなり、Ｐ−ＦＥＴＭ１３，１４のゲートはハイ
レベルとなる。よって、Ｐ−ＦＥＴＭ１３，Ｍ１４はオ
フの状態となり、Ｐ−ＦＥＴＭ１３，Ｍ１４には電流が
流れなくなる。
【００３１】メモリセル００は活性化されているので、
メモリセル００に書き込まれているデータビットは相補
データとして、正論理デジット線Ｄ０，負論理デジット
線ＣＤ０に出力される。なお、これらのデジット線Ｄ
０，ＣＤ０の電圧は高い状態であり、この電圧に対し
て、約１００ｍＶの振幅の信号がメモリセル００から出
力される。このように、デジット線における電圧振幅を
小さくするのは、動作の高速化を図るためである。
メモリセル００に書き込まれているデータビットは相補
データとして、正論理デジット線Ｄ０，負論理デジット
線ＣＤ０に出力される。なお、これらのデジット線Ｄ
０，ＣＤ０の電圧は高い状態であり、この電圧に対し
て、約１００ｍＶの振幅の信号がメモリセル００から出
力される。このように、デジット線における電圧振幅を
小さくするのは、動作の高速化を図るためである。
【００３２】したがって、正論理デジット線Ｄ０、負論
理デジット線ＣＤ０に出力された相補データは、正論理
読み出しデータＲＤ，負論理読み出しデータＣＲＤとし
て出力される。出力されたデータはセンスアンプ（図示
されていない）にて、増幅された後、半導体記憶装置外
部に出力される。
理デジット線ＣＤ０に出力された相補データは、正論理
読み出しデータＲＤ，負論理読み出しデータＣＲＤとし
て出力される。出力されたデータはセンスアンプ（図示
されていない）にて、増幅された後、半導体記憶装置外
部に出力される。
【００３３】次に、この半導体記憶装置にデータを書き
込む場合の動作を説明する。上記読みだし時の動作の場
合と同様に、ワード線ＷＬ０にハイレベル、正論理選択
信号Ｙ０にハイレベル、負論理選択信号ＣＹ０にロウレ
ベルが印加されたとする。よって、メモリセル００が活
性化される。
込む場合の動作を説明する。上記読みだし時の動作の場
合と同様に、ワード線ＷＬ０にハイレベル、正論理選択
信号Ｙ０にハイレベル、負論理選択信号ＣＹ０にロウレ
ベルが印加されたとする。よって、メモリセル００が活
性化される。
【００３４】書き込み時において、デジット線にロウレ
ベルのデータが印加された場合、メモリセル００のＮ−
ＦＥＴＭ１，Ｍ２の状態が反転できるように、正論理デ
ジット線Ｄ０、または、負論理デジット線ＣＤ０の電圧
を下げる必要がある。このため、書き込み信号ＲＷをハ
イレベルとし、Ｐ−ＦＥＴＭ１１，Ｍ１２をオフとす
る。すると、正論理デジット線Ｄ０と電源Ｖｃｃとの間
のインピーダンス、および、負論理デジット線ＣＤ０と
電源Ｖｃｃの間のインピーダンスが高くなる。この状態
にて、正論理デジット線Ｄ０，負論理デジット線ＣＤ０
に、正論理書き込みデータＷＤ，負論理書き込みデータ
ＣＷＤより、相補データが出力される。
ベルのデータが印加された場合、メモリセル００のＮ−
ＦＥＴＭ１，Ｍ２の状態が反転できるように、正論理デ
ジット線Ｄ０、または、負論理デジット線ＣＤ０の電圧
を下げる必要がある。このため、書き込み信号ＲＷをハ
イレベルとし、Ｐ−ＦＥＴＭ１１，Ｍ１２をオフとす
る。すると、正論理デジット線Ｄ０と電源Ｖｃｃとの間
のインピーダンス、および、負論理デジット線ＣＤ０と
電源Ｖｃｃの間のインピーダンスが高くなる。この状態
にて、正論理デジット線Ｄ０，負論理デジット線ＣＤ０
に、正論理書き込みデータＷＤ，負論理書き込みデータ
ＣＷＤより、相補データが出力される。
【００３５】例えば、正論理デジット線Ｄ０にハイレベ
ル、負論理デジット線にロウレベルのデータが印加され
たとする。すると、Ｐ−ＦＥＴＭ１３のゲートはロウレ
ベルとなり、Ｐ−ＦＥＴＭ１３はオンとなる。また、Ｐ
−ＦＥＴＭ１４のゲートはハイレベルとなり、Ｐ−ＦＥ
ＴＭ１４はオフとなる。すなわち、Ｐ−ＦＥＴＭ１１は
オフでＰ−ＦＥＴＭ１３がオンとなることより、正論理
デジット線Ｄ０と電源Ｖｃｃとは該ＦＥＴのオン抵抗
（第１のインピーダンス）にて電気的に接続される。す
なわち、正論理デジット線Ｄ０の電圧は電源Ｖｃｃと略
等しくなり、ノイズ等により電圧が変動することがなく
なる。このとき、Ｐ−ＦＥＴＭ１２，Ｍ１４はオフであ
るので負論理デジット線ＣＤ０はハイインピーダンス
（第２のインピーダンス）となり、ロウレベルのデータ
が印加された場合、十分に電圧が低くなる。
ル、負論理デジット線にロウレベルのデータが印加され
たとする。すると、Ｐ−ＦＥＴＭ１３のゲートはロウレ
ベルとなり、Ｐ−ＦＥＴＭ１３はオンとなる。また、Ｐ
−ＦＥＴＭ１４のゲートはハイレベルとなり、Ｐ−ＦＥ
ＴＭ１４はオフとなる。すなわち、Ｐ−ＦＥＴＭ１１は
オフでＰ−ＦＥＴＭ１３がオンとなることより、正論理
デジット線Ｄ０と電源Ｖｃｃとは該ＦＥＴのオン抵抗
（第１のインピーダンス）にて電気的に接続される。す
なわち、正論理デジット線Ｄ０の電圧は電源Ｖｃｃと略
等しくなり、ノイズ等により電圧が変動することがなく
なる。このとき、Ｐ−ＦＥＴＭ１２，Ｍ１４はオフであ
るので負論理デジット線ＣＤ０はハイインピーダンス
（第２のインピーダンス）となり、ロウレベルのデータ
が印加された場合、十分に電圧が低くなる。
【００３６】したがって、メモリセル００内のフリップ
フロップの状態が反転するのに十分な電圧（例えば、反
転閾値である１．０Ｖ以下）に、デジット線の電圧を下
げることでき、誤動作することなくデータビットがメモ
リセルに書き込まれる。
フロップの状態が反転するのに十分な電圧（例えば、反
転閾値である１．０Ｖ以下）に、デジット線の電圧を下
げることでき、誤動作することなくデータビットがメモ
リセルに書き込まれる。
【００３７】上記読み書き動作時に選択されない正論理
デジット線Ｄ１〜Ｄｎと、負論理デジット線ＣＤ１〜Ｃ
Ｄｎにおいては、正論理選択信号Ｙ１〜Ｙｎはロウレベ
ルとなり、負論理選択信号ＣＹ１〜ＣＹｎはハイレベル
となっている。よって、選択回路ＹＭ１〜ＹＭｎに接続
されたそれぞれの正論理デジット線と負論理デジット線
とは、略等電圧になる。
デジット線Ｄ１〜Ｄｎと、負論理デジット線ＣＤ１〜Ｃ
Ｄｎにおいては、正論理選択信号Ｙ１〜Ｙｎはロウレベ
ルとなり、負論理選択信号ＣＹ１〜ＣＹｎはハイレベル
となっている。よって、選択回路ＹＭ１〜ＹＭｎに接続
されたそれぞれの正論理デジット線と負論理デジット線
とは、略等電圧になる。
【００３８】なお、Ｐ−ＦＥＴＭ１３，Ｍ１４は読み出
し動作時においてはオフの状態のままなので、該ＦＥＴ
を流れる電流は少ない。よって、Ｐ−ＦＥＴＭ１３，Ｍ
１４のゲート幅は数μｍ程度あれば十分である。
し動作時においてはオフの状態のままなので、該ＦＥＴ
を流れる電流は少ない。よって、Ｐ−ＦＥＴＭ１３，Ｍ
１４のゲート幅は数μｍ程度あれば十分である。
【００３９】図２は書き込み時におけるデジット線の電
圧特性をあらわすグラフである。このグラフにおいて、
横軸は時間をあらわし、縦軸は電圧をあらわす。曲線２
１は本実施例にかかる半導体記憶装置の書き込み時にお
けるデジット線の電圧特性を示し、曲線２２は従来の半
導体記憶装置の書き込み時のデジット線の電圧特性を示
す。曲線２３は、本実施例の半導体記憶装置において、
デジット線がハイレベルである場合の電圧特性を示して
いる。
圧特性をあらわすグラフである。このグラフにおいて、
横軸は時間をあらわし、縦軸は電圧をあらわす。曲線２
１は本実施例にかかる半導体記憶装置の書き込み時にお
けるデジット線の電圧特性を示し、曲線２２は従来の半
導体記憶装置の書き込み時のデジット線の電圧特性を示
す。曲線２３は、本実施例の半導体記憶装置において、
デジット線がハイレベルである場合の電圧特性を示して
いる。
【００４０】曲線２１、２２とも書き込み時におけるロ
ウレベルの電圧を比較すると、曲線２１に示される電圧
は、曲線２２にて示される電圧に比較して低い。ここ
で、フリップフロップが反転する閾値をＶｔとする。こ
の閾値Ｖｔに対する電圧余裕を比べると、曲線２１にて
示される電圧余裕ΔＶ１は、曲線２２にて示される電圧
余裕ΔＶ２よりも約０．２〜０．５Ｖ増加している。フ
リップフロップが反転可能な反転時間ΔＴ１もまた、Δ
Ｔ２に比べ約０．３〜０．５ｎｓｅｃ長くなっている。
したがって、本実施例によれば、より安定した書き込み
動作を得ることができる。
ウレベルの電圧を比較すると、曲線２１に示される電圧
は、曲線２２にて示される電圧に比較して低い。ここ
で、フリップフロップが反転する閾値をＶｔとする。こ
の閾値Ｖｔに対する電圧余裕を比べると、曲線２１にて
示される電圧余裕ΔＶ１は、曲線２２にて示される電圧
余裕ΔＶ２よりも約０．２〜０．５Ｖ増加している。フ
リップフロップが反転可能な反転時間ΔＴ１もまた、Δ
Ｔ２に比べ約０．３〜０．５ｎｓｅｃ長くなっている。
したがって、本実施例によれば、より安定した書き込み
動作を得ることができる。
【００４１】図３は、半導体記憶装置の消費電流をあら
わすグラフである。このグラフにおいて、横軸は時間を
あらわし、縦軸は該半導体記憶装置の消費電流をあらわ
す。曲線３１は本実施例に係る半導体記憶装置の消費電
流特性を示し、曲線３２は従来の半導体記憶装置の消費
電流特性をあらわす。
わすグラフである。このグラフにおいて、横軸は時間を
あらわし、縦軸は該半導体記憶装置の消費電流をあらわ
す。曲線３１は本実施例に係る半導体記憶装置の消費電
流特性を示し、曲線３２は従来の半導体記憶装置の消費
電流特性をあらわす。
【００４２】書き込み時Ｔｗにおける消費電流を比較す
ると、本実施例の半導体記憶装置の消費電流は従来の半
導体記憶装置の消費電流に比べ減少しているのが確認で
きる。これは、書き込み時において上記Ｐ−ＦＥＴＭ１
３，Ｍ１４のいずれかがオフとなることによるものであ
る。よって、マルチビットの入出力が可能な半導体記憶
装置、、および、複数の半導体記憶装置を有するＲＡＭ
付きゲートアレイなどにおいては、書き込み時の電流
を、素子数、回路面積等を増加させることなく低減する
ことができる。
ると、本実施例の半導体記憶装置の消費電流は従来の半
導体記憶装置の消費電流に比べ減少しているのが確認で
きる。これは、書き込み時において上記Ｐ−ＦＥＴＭ１
３，Ｍ１４のいずれかがオフとなることによるものであ
る。よって、マルチビットの入出力が可能な半導体記憶
装置、、および、複数の半導体記憶装置を有するＲＡＭ
付きゲートアレイなどにおいては、書き込み時の電流
を、素子数、回路面積等を増加させることなく低減する
ことができる。
【００４３】図４は本発明の第２実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。この半導体記憶装置はデジット線負荷解路
ＬＭ４０と、メモリセル００と、選択回路ＹＭ４０と、
ワード線ＷＬ０と、正論理デジット線Ｄ０と、負論理デ
ジット線ＣＤ０とを有して構成されている。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。この半導体記憶装置はデジット線負荷解路
ＬＭ４０と、メモリセル００と、選択回路ＹＭ４０と、
ワード線ＷＬ０と、正論理デジット線Ｄ０と、負論理デ
ジット線ＣＤ０とを有して構成されている。
【００４４】メモリセル００、デジット線負荷回路ＬＭ
４０は上記第１実施例に係る半導体記憶装置のメモリセ
ル００、デジット線負荷回路と同様の構成となっていい
るため説明を省略する。選択回路ＹＭ４０はＮ−ＦＥＴ
Ｍ４５，Ｍ４７と、Ｐ−ＦＥＴＭ４６，Ｍ４８とを有し
て構成されている。Ｐ−ＦＥＴＭ４６のソースは電源Ｖ
ｃｃに接続され、ドレインは正論理デジット線Ｄ０に接
続されている。Ｎ−ＦＥＴＭ４５のソースは正論理デジ
ット線Ｄ０に接続され、ドレインには正論理書き込みデ
ータＷＤが入力されている。Ｐ−ＦＥＴＭ４８のソース
は電源Ｖｃｃに接続され、ドレインは負論理デジット線
ＣＤ０に接続されている。Ｎ−ＦＥＴＭ４７のソースは
負論理デジット線ＣＤ０に接続され、ドレインには負論
理書き込みデータＣＷＤが入力されている。さらに、こ
れらのＦＥＴＭ４５〜Ｍ４８のそれぞれのゲートには正
論理選択信号Ｙ０が印加されている。
４０は上記第１実施例に係る半導体記憶装置のメモリセ
ル００、デジット線負荷回路と同様の構成となっていい
るため説明を省略する。選択回路ＹＭ４０はＮ−ＦＥＴ
Ｍ４５，Ｍ４７と、Ｐ−ＦＥＴＭ４６，Ｍ４８とを有し
て構成されている。Ｐ−ＦＥＴＭ４６のソースは電源Ｖ
ｃｃに接続され、ドレインは正論理デジット線Ｄ０に接
続されている。Ｎ−ＦＥＴＭ４５のソースは正論理デジ
ット線Ｄ０に接続され、ドレインには正論理書き込みデ
ータＷＤが入力されている。Ｐ−ＦＥＴＭ４８のソース
は電源Ｖｃｃに接続され、ドレインは負論理デジット線
ＣＤ０に接続されている。Ｎ−ＦＥＴＭ４７のソースは
負論理デジット線ＣＤ０に接続され、ドレインには負論
理書き込みデータＣＷＤが入力されている。さらに、こ
れらのＦＥＴＭ４５〜Ｍ４８のそれぞれのゲートには正
論理選択信号Ｙ０が印加されている。
【００４５】デジット線Ｄ０，ＣＤ０が選択され、正論
理選択信号Ｙ０がハイレベルである場合の動作は上記第
１実施例に係る半導体記憶装置の動作と同様であるため
説明を省略する。デジット線Ｄ０、ＣＤ０が選択されな
い場合、すなわち、正論理選択信号がロウレベルである
場合には、Ｐ−ＦＥＴＭ４６，Ｍ４８がオンとなる。よ
って、正論理デジット線Ｄ０，負論理デジット線ＣＤ０
の電圧は電源Ｖｃｃの電圧に略等しいしたがって、選択
されないデジット線の電圧変動が減少し、選択されない
メモリセルの誤動作を防止できる。他の動作については
上記第１実施例に係る半導体記憶装置と同様であるため
説明を省略する。
理選択信号Ｙ０がハイレベルである場合の動作は上記第
１実施例に係る半導体記憶装置の動作と同様であるため
説明を省略する。デジット線Ｄ０、ＣＤ０が選択されな
い場合、すなわち、正論理選択信号がロウレベルである
場合には、Ｐ−ＦＥＴＭ４６，Ｍ４８がオンとなる。よ
って、正論理デジット線Ｄ０，負論理デジット線ＣＤ０
の電圧は電源Ｖｃｃの電圧に略等しいしたがって、選択
されないデジット線の電圧変動が減少し、選択されない
メモリセルの誤動作を防止できる。他の動作については
上記第１実施例に係る半導体記憶装置と同様であるため
説明を省略する。
【００４６】図５は本発明の第３実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
【００４７】デジット線負荷回路ＬＭ５０は、Ｐ−ＦＥ
ＴＭ５１〜Ｍ５６と、Ｎ−ＦＥＴＭ５７，Ｍ５８と、を
有して構成されている。このデジット線負荷回路ＬＭ５
０は上記第１実施例に係るデジット線選択回路ＬＭ０
に、ＦＥＴＭ５５，Ｍ５７からなるインバータと、ＦＥ
ＴＭ５６，Ｍ５８からなるインバータとを付加した構成
となっている。
ＴＭ５１〜Ｍ５６と、Ｎ−ＦＥＴＭ５７，Ｍ５８と、を
有して構成されている。このデジット線負荷回路ＬＭ５
０は上記第１実施例に係るデジット線選択回路ＬＭ０
に、ＦＥＴＭ５５，Ｍ５７からなるインバータと、ＦＥ
ＴＭ５６，Ｍ５８からなるインバータとを付加した構成
となっている。
【００４８】本半導体記憶装置の動作を説明する。上記
第１実施例に係る半導体記憶装置の動作と同様に、読み
出し時にはデジット線Ｄ０，ＣＤ０はともにハイレベル
となっている。ロウレベルの電圧がＰ−ＦＥＴＭ５３，
Ｍ５４のゲートに印加され、Ｐ−ＦＥＴＭ５３，Ｍ５４
はオンとなる。したがって、デジット線はより低いイン
ピーダンスにて電源Ｖｃｃに電気的に接続される。
第１実施例に係る半導体記憶装置の動作と同様に、読み
出し時にはデジット線Ｄ０，ＣＤ０はともにハイレベル
となっている。ロウレベルの電圧がＰ−ＦＥＴＭ５３，
Ｍ５４のゲートに印加され、Ｐ−ＦＥＴＭ５３，Ｍ５４
はオンとなる。したがって、デジット線はより低いイン
ピーダンスにて電源Ｖｃｃに電気的に接続される。
【００４９】書き込み時においては、例えば負論理デジ
ット線ＣＤ０にロウレベルの電圧が負論理書き込みデー
タＣＷＤより印加されたとする。負論理デジット線ＣＤ
０がロウレベルとなると、ＦＥＴＭ５６，Ｍ５８にて構
成されるインバータを介して、ハイレベルの電圧がＰ−
ＦＥＴＭ５４に印加される。よって、Ｐ−ＦＥＴＭ５４
はオフとなり、負論理デジット線はハイインピーダンス
となる。他の動作についても上記第１実施例に係る半導
体記憶装置と同様なため説明を省略する。
ット線ＣＤ０にロウレベルの電圧が負論理書き込みデー
タＣＷＤより印加されたとする。負論理デジット線ＣＤ
０がロウレベルとなると、ＦＥＴＭ５６，Ｍ５８にて構
成されるインバータを介して、ハイレベルの電圧がＰ−
ＦＥＴＭ５４に印加される。よって、Ｐ−ＦＥＴＭ５４
はオフとなり、負論理デジット線はハイインピーダンス
となる。他の動作についても上記第１実施例に係る半導
体記憶装置と同様なため説明を省略する。
【００５０】図６は本発明の第４実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
【００５１】本実施例に係る半導体記憶装置は、デジッ
ト線負荷回路ＬＭ６０と、選択回路ＹＭ６０と、メモリ
セル００とを有して構成されている。選択回路ＹＭ６０
はＰ−ＦＥＴＭ６１〜Ｍ６４と、Ｎ−ＦＥＴＭ６５，Ｍ
６６とを含んで構成されている。デジット線Ｄ０，ＣＤ
０が選択され、正論理選択信号Ｙ０がハイレベルとなる
と、Ｐ−ＦＥＴＭ６２，Ｍ６３はオフとなり、Ｎ−ＦＥ
ＴＭ６５，Ｍ６６はオンとなる。
ト線負荷回路ＬＭ６０と、選択回路ＹＭ６０と、メモリ
セル００とを有して構成されている。選択回路ＹＭ６０
はＰ−ＦＥＴＭ６１〜Ｍ６４と、Ｎ−ＦＥＴＭ６５，Ｍ
６６とを含んで構成されている。デジット線Ｄ０，ＣＤ
０が選択され、正論理選択信号Ｙ０がハイレベルとなる
と、Ｐ−ＦＥＴＭ６２，Ｍ６３はオフとなり、Ｎ−ＦＥ
ＴＭ６５，Ｍ６６はオンとなる。
【００５２】書き込み時においては、例えば正論理書き
込みデータＷＤがハイレベルとなり、負論理書き込みデ
ータＣＷＤがロウレベルであるとする。すると、Ｐ−Ｆ
ＥＴＭ６４はオフとなり、Ｐ−ＦＥＴＭ６１はオンとな
る。よって、負論理デジット線ＣＤ０はハイインピーダ
ンスとなり、電圧が十分に低くなる。他の動作について
も上記第１実施例に係る半導体記憶装置と同様であるた
め、説明を省略する。なお、本実施例に係る半導体記憶
装置は、デジット線負荷回路ＬＭ６０の素子数を減らす
ことができる。
込みデータＷＤがハイレベルとなり、負論理書き込みデ
ータＣＷＤがロウレベルであるとする。すると、Ｐ−Ｆ
ＥＴＭ６４はオフとなり、Ｐ−ＦＥＴＭ６１はオンとな
る。よって、負論理デジット線ＣＤ０はハイインピーダ
ンスとなり、電圧が十分に低くなる。他の動作について
も上記第１実施例に係る半導体記憶装置と同様であるた
め、説明を省略する。なお、本実施例に係る半導体記憶
装置は、デジット線負荷回路ＬＭ６０の素子数を減らす
ことができる。
【００５３】図７は本発明の第５実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。
【００５４】選択回路ＹＭ７０はＰ−ＦＥＴＭ７１〜Ｍ
７３と、Ｎ−ＦＥＴＭ７４，Ｍ７５とを有して構成され
ている。正論理選択信号Ｙ０がハイレベルの場合には、
本実施例に係る半導体記憶装置は上記第４実施例に係る
半導体記憶装置と同様に動作する。一方、正論理選択信
号Ｙ０がロウレベルの場合には、Ｐ−ＦＥＴＭ７３はオ
ンとなり、正論理デジット線Ｄ０と、負論理デジット線
ＣＤ０との電圧は略等しくなる。他の動作については上
記第１実施例に係る半導体記憶装置と同様であるため説
明を省略する。
７３と、Ｎ−ＦＥＴＭ７４，Ｍ７５とを有して構成され
ている。正論理選択信号Ｙ０がハイレベルの場合には、
本実施例に係る半導体記憶装置は上記第４実施例に係る
半導体記憶装置と同様に動作する。一方、正論理選択信
号Ｙ０がロウレベルの場合には、Ｐ−ＦＥＴＭ７３はオ
ンとなり、正論理デジット線Ｄ０と、負論理デジット線
ＣＤ０との電圧は略等しくなる。他の動作については上
記第１実施例に係る半導体記憶装置と同様であるため説
明を省略する。
【００５５】図８は本発明の第６実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。なお、この図においては上記第５実施例に
係る半導体記憶装置のデジット線負荷回路ＬＭ７０と同
様の構成を有するデジット線負荷回路が省略されてい
る。よって、選択回路ＹＭ８０を中心に説明することと
する。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。なお、この図においては上記第５実施例に
係る半導体記憶装置のデジット線負荷回路ＬＭ７０と同
様の構成を有するデジット線負荷回路が省略されてい
る。よって、選択回路ＹＭ８０を中心に説明することと
する。
【００５６】選択回路ＹＭ８０は、Ｐ−ＦＥＴＭ８１〜
Ｍ８４、Ｎ−ＦＥＴＭ８５〜Ｍ８８とを有して構成され
ている。Ｎ−ＦＥＴＭ８５，Ｍ８７、および、Ｎ−ＦＥ
ＴＭ８６，Ｍ８８とはそれぞれ、ＮＡＮＤゲートを構成
している。よって、正論理選択信号Ｙ０がハイレベルで
あって、正論理書き込みデータＷＤ，あるいは、負論理
書き込みデータＣＷＤがハイレベルの場合に、正論理デ
ジット線Ｄ０、あるいは、負論理デジット線ＣＤ０がロ
ウレベルとなる。
Ｍ８４、Ｎ−ＦＥＴＭ８５〜Ｍ８８とを有して構成され
ている。Ｎ−ＦＥＴＭ８５，Ｍ８７、および、Ｎ−ＦＥ
ＴＭ８６，Ｍ８８とはそれぞれ、ＮＡＮＤゲートを構成
している。よって、正論理選択信号Ｙ０がハイレベルで
あって、正論理書き込みデータＷＤ，あるいは、負論理
書き込みデータＣＷＤがハイレベルの場合に、正論理デ
ジット線Ｄ０、あるいは、負論理デジット線ＣＤ０がロ
ウレベルとなる。
【００５７】例えば、デジット線Ｄ０，ＣＤ０が選択さ
れ、正論理選択信号Ｙ０がハイレベルになり、正論理書
き込みデータＷＤもまたハイレベルになったとする。す
ると、Ｎ−ＦＥＴＭ８５のソースはロウレベルとなり、
正論理デジット線Ｄ０はロウレベルとなる。すなわち、
書き込みデータは反転されて、デジット線に印加され
る。他の動作については上記第１実施例に係る半導体記
憶装置と同様であるため説明を省略する。
れ、正論理選択信号Ｙ０がハイレベルになり、正論理書
き込みデータＷＤもまたハイレベルになったとする。す
ると、Ｎ−ＦＥＴＭ８５のソースはロウレベルとなり、
正論理デジット線Ｄ０はロウレベルとなる。すなわち、
書き込みデータは反転されて、デジット線に印加され
る。他の動作については上記第１実施例に係る半導体記
憶装置と同様であるため説明を省略する。
【００５８】図９は本発明の第７実施例に係る半導体記
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。なお、この図においても上記第５実施例に
係る半導体記憶装置のデジット線負荷回路ＬＭ７０と同
様の構成を有するデジット線負荷回路が省略されてい
る。よって、選択回路ＹＭ９０を中心に説明することと
する。
憶装置を示す回路図である。この回路図においては、メ
モリセルアレイのうちメモリセル００を含む列のみが示
されている。なお、この図においても上記第５実施例に
係る半導体記憶装置のデジット線負荷回路ＬＭ７０と同
様の構成を有するデジット線負荷回路が省略されてい
る。よって、選択回路ＹＭ９０を中心に説明することと
する。
【００５９】選択回路ＹＭ９０はＰ−ＦＥＴＭ９１〜Ｍ
９３と、Ｎ−ＦＥＴＭ９４〜Ｍ９６を有して構成さされ
ている。この選択回路ＹＭ９０は、上記選択回路ＹＭ８
０にＰ−ＦＥＴＭ９３を付加し、上記Ｎ−ＦＥＴＭ８
７、Ｍ８８をＮ−ＦＥＴＭ９６に置き換えた構成となっ
ている。正論理選択信号Ｙ０がハイレベルの場合の動作
は上記第６実施例に係る半導体記憶装置と同様である。
正論理選択回路Ｙ０がロウレベルの場合には、Ｐ−ＦＥ
ＴＭ９３がオンとなり、正論理デジット線Ｄ０と負論理
デジット線ＣＤ０は略等電圧となる。他の動作は上記第
１実施例に係る半導体記憶装置と同様であるため説明を
省略する。
９３と、Ｎ−ＦＥＴＭ９４〜Ｍ９６を有して構成さされ
ている。この選択回路ＹＭ９０は、上記選択回路ＹＭ８
０にＰ−ＦＥＴＭ９３を付加し、上記Ｎ−ＦＥＴＭ８
７、Ｍ８８をＮ−ＦＥＴＭ９６に置き換えた構成となっ
ている。正論理選択信号Ｙ０がハイレベルの場合の動作
は上記第６実施例に係る半導体記憶装置と同様である。
正論理選択回路Ｙ０がロウレベルの場合には、Ｐ−ＦＥ
ＴＭ９３がオンとなり、正論理デジット線Ｄ０と負論理
デジット線ＣＤ０は略等電圧となる。他の動作は上記第
１実施例に係る半導体記憶装置と同様であるため説明を
省略する。
【００６０】以上、第１〜第７実施例に係る半導体記憶
装置を説明してきたが、本発明を実施するにあたてはこ
れらの実施例に限られるものではない。
装置を説明してきたが、本発明を実施するにあたてはこ
れらの実施例に限られるものではない。
【００６１】
【発明の効果】以上説明してきたように、本発明によれ
ば半導体記憶装置において、書き込み時の誤動作を防止
するとともに、消費電流を低減することができる。
ば半導体記憶装置において、書き込み時の誤動作を防止
するとともに、消費電流を低減することができる。
【図１】本発明の第１実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図２】書き込み時におけるデジット線の電圧特性をあ
らわすグラフである
らわすグラフである
【図３】半導体記憶装置の消費電流をあらわすグラフで
ある。
ある。
【図４】本発明の第２実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図５】本発明の第３実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図６】本発明の第４実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図７】本発明の第５実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図８】本発明の第６実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図９】本発明の第７実施例に係る半導体記憶装置を示
す回路図である。
す回路図である。
【図１０】 従来の半導体記憶装置の回路図である。
００〜ｎｍ メモリセル（スタティック型メモリセル） Ｄ０〜Ｄｎ 正論理デジット線 ＣＤ０〜ＣＤｎ 負論理デジット線 ＬＭ０〜ＬＭｎ デジット線負荷回路 ＬＭ４０ デジット線負荷回路 ＬＭ５０ デジット線負荷回路 ＹＭ６０ 選択回路（デジット線負荷回路） ＹＭ７０ 選択回路（デジット線負荷回路） ＹＭ８０ 選択回路（デジット線負荷回路） ＹＭ９０ 選択回路（デジット線負荷回路） Ｖｃｃ 電源
Claims (1)
- 【請求項１】 複数のワード線と、複数の正論理及び負
論理デジット線対と、前記ワード線と正論理及び負論理
デジット線対に接続され、相補データを蓄積するスタテ
ィック型メモリセルと、前記正論理及び負論理デジット
線対と電源とを電気的に接続するデジット線負荷回路
と、前記複数の正論理及び負論理デジット線対が、第１
の選択スイッチ及び第２の選択スイッチを介して各々接
続された、読みだしデータバス線対及び書き込みデータ
バス線対とを有する半導体記憶装置において、 前記デジット線負荷回路は、前記電源と前記正論理及び
負論理デジット線との間をそれぞれ同型のＭＯＳ型トラ
ンジスタで並列接続し、前記並列接続された一方のトラ
ンジスタのゲートは相対する正論理又は負論理デジット
線に接続され、他方のトランジスタのゲートは書き込み
信号が印加され、読み出し時には導通状態となり、前記
一方のトランジスタを非道通状態とする ことを特徴とす
る半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232305A JP3057836B2 (ja) | 1991-08-19 | 1991-08-19 | 半導体記憶装置 |
| US07/929,126 US5305264A (en) | 1991-08-19 | 1992-08-13 | Static type random access memory device equipped with variable load circuits for digit line pairs |
| DE69219961T DE69219961T2 (de) | 1991-08-19 | 1992-08-18 | Statische Direktzugriffspeichervorrichtung mit variablen Ladungsschaltungen fürBitleitungspaare |
| EP92114076A EP0528403B1 (en) | 1991-08-19 | 1992-08-18 | Static type random access memory device equipped with variable load circuits for digit line pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232305A JP3057836B2 (ja) | 1991-08-19 | 1991-08-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151782A JPH05151782A (ja) | 1993-06-18 |
| JP3057836B2 true JP3057836B2 (ja) | 2000-07-04 |
Family
ID=16937130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232305A Expired - Fee Related JP3057836B2 (ja) | 1991-08-19 | 1991-08-19 | 半導体記憶装置 |
Country Status (4)
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| EP (1) | EP0528403B1 (ja) |
| JP (1) | JP3057836B2 (ja) |
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| US5420533A (en) * | 1993-12-28 | 1995-05-30 | Goldstar Electron Co., Ltd. | Pull-down circuit for wide voltage operation |
| US5951702A (en) * | 1997-04-04 | 1999-09-14 | S3 Incorporated | RAM-like test structure superimposed over rows of macrocells with added differential pass transistors in a CPU |
| US5991192A (en) * | 1997-12-08 | 1999-11-23 | National Science Council Of Republic Of China | Current-mode write-circuit of a static ram |
| US9842631B2 (en) * | 2012-12-14 | 2017-12-12 | Nvidia Corporation | Mitigating external influences on long signal lines |
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| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
| JP2654548B2 (ja) * | 1987-10-02 | 1997-09-17 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH02183492A (ja) * | 1989-01-09 | 1990-07-18 | Matsushita Electric Ind Co Ltd | メモリ回路 |
| JP2701506B2 (ja) * | 1990-02-08 | 1998-01-21 | 日本電気株式会社 | 半導体メモリ回路 |
| JPH03278396A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-08-19 JP JP3232305A patent/JP3057836B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-13 US US07/929,126 patent/US5305264A/en not_active Expired - Lifetime
- 1992-08-18 DE DE69219961T patent/DE69219961T2/de not_active Expired - Fee Related
- 1992-08-18 EP EP92114076A patent/EP0528403B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| EP0528403A3 (en) | 1993-09-22 |
| EP0528403A2 (en) | 1993-02-24 |
| JPH05151782A (ja) | 1993-06-18 |
| DE69219961D1 (de) | 1997-07-03 |
| US5305264A (en) | 1994-04-19 |
| EP0528403B1 (en) | 1997-05-28 |
| DE69219961T2 (de) | 1998-01-22 |
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