JP2701506B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JP2701506B2 JP2701506B2 JP2030159A JP3015990A JP2701506B2 JP 2701506 B2 JP2701506 B2 JP 2701506B2 JP 2030159 A JP2030159 A JP 2030159A JP 3015990 A JP3015990 A JP 3015990A JP 2701506 B2 JP2701506 B2 JP 2701506B2
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特に高集積度およ
び高速性を要求される微細デバイスを用いた半導体メモ
リ回路に関する。
び高速性を要求される微細デバイスを用いた半導体メモ
リ回路に関する。
従来、この種の半導体メモリ回路はデジット線対とワ
ード線との交点に各メモリセルが接続され、しかもこの
デジット線対を介して各負荷デバイスおよびセンスアン
プが接続されている。
ード線との交点に各メモリセルが接続され、しかもこの
デジット線対を介して各負荷デバイスおよびセンスアン
プが接続されている。
第８図はかかる従来の一例を示す半導体メモリ回路図
である。
である。
第８図に示すように、従来の半導体メモリ回路はワー
ド線WLおよびデジット線対D1,▲▼の各交点に接続
されるメモリセル１と、デジット線対D1,▲▼に接
続される負荷回路11およびスイッチ回路12と、このスイ
ッチ回路12にバス７を介して接続されるセンスアンプ回
路13とを有している。尚、メモリセル1A,1Bはメモリセ
ル１と同様であり、負荷回路11A,11Bも負荷回路11と同
様であり、またスイッチ回路12A,12Bもスイッチ回路12
と同様であるので、以下の説明では１組のみを取り上げ
他の組は差しつかえない限り省略する。
ド線WLおよびデジット線対D1,▲▼の各交点に接続
されるメモリセル１と、デジット線対D1,▲▼に接
続される負荷回路11およびスイッチ回路12と、このスイ
ッチ回路12にバス７を介して接続されるセンスアンプ回
路13とを有している。尚、メモリセル1A,1Bはメモリセ
ル１と同様であり、負荷回路11A,11Bも負荷回路11と同
様であり、またスイッチ回路12A,12Bもスイッチ回路12
と同様であるので、以下の説明では１組のみを取り上げ
他の組は差しつかえない限り省略する。
まず、メモリセル１は抵抗素子R1,R2およびMOSトラン
ジスタ（セントランジスタ）MC3,MC4からなるフリップ
フロップと、デジット線対D1,▲▼およびワード線W
L間に接続されるMOSトランジスタ（以下、MOSトランジ
スタをMOS Trと称す）MC1,MC2からなる伝達用のスイッ
チ素子とにより構成されている。このメモリセル１にお
けるMOS Tr MC1,MC2のゲートに接続されたワード線WLお
よびデジット線対D1,▲▼を選択すれば、セルトラ
ンジスタMC3,MC4と、デジット線対D1,▲▼に接続さ
れた負荷回路11の負荷MOS Tr M18,M19との導電比によ
り、セル情報をデジット線対D1,▲▼間の電位差と
して検出することができる。
ジスタ（セントランジスタ）MC3,MC4からなるフリップ
フロップと、デジット線対D1,▲▼およびワード線W
L間に接続されるMOSトランジスタ（以下、MOSトランジ
スタをMOS Trと称す）MC1,MC2からなる伝達用のスイッ
チ素子とにより構成されている。このメモリセル１にお
けるMOS Tr MC1,MC2のゲートに接続されたワード線WLお
よびデジット線対D1,▲▼を選択すれば、セルトラ
ンジスタMC3,MC4と、デジット線対D1,▲▼に接続さ
れた負荷回路11の負荷MOS Tr M18,M19との導電比によ
り、セル情報をデジット線対D1,▲▼間の電位差と
して検出することができる。
また、スイッチ回路12はデジット線対D1,▲▼に
接続され且つデートにデジット選択信号を供給されるス
イッチ素子としてのMOS Tr M20,M21と、デジット線間を
接続するMOS Tr M22と、デジット選択信号Y1を反転させ
てMOS Tr M22のゲートに供給するインバータINVとを有
している。このスイッチ回路12はデジット選択信号Y1に
よりオンしているスイッチMOS Tr M20,M21を介してメモ
リセル１の情報をデータバスDB,▲▼へ送出する。
このデータバスDB,▲▼には、複数のスイッチ回路1
2,12A,12Bからの情報がマルチプレクサ動作で伝達さ
れ、センスアンプ回路13に転送される。
接続され且つデートにデジット選択信号を供給されるス
イッチ素子としてのMOS Tr M20,M21と、デジット線間を
接続するMOS Tr M22と、デジット選択信号Y1を反転させ
てMOS Tr M22のゲートに供給するインバータINVとを有
している。このスイッチ回路12はデジット選択信号Y1に
よりオンしているスイッチMOS Tr M20,M21を介してメモ
リセル１の情報をデータバスDB,▲▼へ送出する。
このデータバスDB,▲▼には、複数のスイッチ回路1
2,12A,12Bからの情報がマルチプレクサ動作で伝達さ
れ、センスアンプ回路13に転送される。
更に、センスアンプ回路13は入力トランジスタQ18,Q1
9と、差動増幅トランジスタQ20,Q21と、負荷抵抗素子R
9,R10と、入力エミッタフォロア,ECLカレントスイッチ
の定電流源を形成するMOS Tr M23〜M25とを有してい
る。特に、このセンスアンプ回路13では、デジット線D
1,▲▼間で検出された電位差情報をエミッタフォロ
アの入力バイポーラTr Q18,Q19を介して差動増幅器を形
成するエミッタカップルのバイポーラTr Q20,Q21のベー
スに差電位（SB,▲▼）として供給し、そのTr Q20,
Q21のコレクタに接続された負荷インピーダンス素子R9,
R10により出力バッファ（図示省略）を動かすのみ充分
な差電位に増幅してS,より出力する。
9と、差動増幅トランジスタQ20,Q21と、負荷抵抗素子R
9,R10と、入力エミッタフォロア,ECLカレントスイッチ
の定電流源を形成するMOS Tr M23〜M25とを有してい
る。特に、このセンスアンプ回路13では、デジット線D
1,▲▼間で検出された電位差情報をエミッタフォロ
アの入力バイポーラTr Q18,Q19を介して差動増幅器を形
成するエミッタカップルのバイポーラTr Q20,Q21のベー
スに差電位（SB,▲▼）として供給し、そのTr Q20,
Q21のコレクタに接続された負荷インピーダンス素子R9,
R10により出力バッファ（図示省略）を動かすのみ充分
な差電位に増幅してS,より出力する。
ここで、デジット線D1,▲▼が非選択状態でのレ
ベルは、スイッチ回路12のデジット選択信号Y1をインバ
ータINVで反転させた信号がゲートに入力されるデジッ
ト線イコライザ用MOS Tr M22によってほぼ同電位にな
り、選択状態で高速にメモリセル１の情報を読み出すた
めのスタンバイ状態になっている。
ベルは、スイッチ回路12のデジット選択信号Y1をインバ
ータINVで反転させた信号がゲートに入力されるデジッ
ト線イコライザ用MOS Tr M22によってほぼ同電位にな
り、選択状態で高速にメモリセル１の情報を読み出すた
めのスタンバイ状態になっている。
また、書き込み時には、デジット線対D1,▲▼の
どちらか一方をメモリセル１のフリップフロップの内部
レベル反転しきい値電位よりも下げることによって、フ
リップフロップの片側のオンしているMOS Trがオフとな
り、メモリセル１の内部状態が反転するので、メモリセ
ル１への書き込みが行なわれる。
どちらか一方をメモリセル１のフリップフロップの内部
レベル反転しきい値電位よりも下げることによって、フ
リップフロップの片側のオンしているMOS Trがオフとな
り、メモリセル１の内部状態が反転するので、メモリセ
ル１への書き込みが行なわれる。
要するに、上述した従来の半導体メモリ回路は、左右
対をなすデジット線にそれぞれ接続された負荷MOS Trと
選択されたメモリセルのMOS Trとの導電比によって決ま
るデジット線電位の左右電位差としてメモリセル内の情
報が検出され、これがスイッチ用MOS Trを介してセンス
アンプに入力されている。
対をなすデジット線にそれぞれ接続された負荷MOS Trと
選択されたメモリセルのMOS Trとの導電比によって決ま
るデジット線電位の左右電位差としてメモリセル内の情
報が検出され、これがスイッチ用MOS Trを介してセンス
アンプに入力されている。
上述した従来の半導体メモリ回路は、メモリセルにデ
ジット線対を介して接続された負荷MOS Trおよびメモリ
セル内のMOS Trの導電比により決まるデジット線電位の
差としてセル情報を読み出し、これをセンスアンプに導
いている。すなわち、メモリセルの左右どちらか一方の
デジット線からセル内に流れこむ電流（セル電流）の差
により生じる負荷MOS Trのソース・ドレイン間電圧の差
がデジット線電位差となっている。
ジット線対を介して接続された負荷MOS Trおよびメモリ
セル内のMOS Trの導電比により決まるデジット線電位の
差としてセル情報を読み出し、これをセンスアンプに導
いている。すなわち、メモリセルの左右どちらか一方の
デジット線からセル内に流れこむ電流（セル電流）の差
により生じる負荷MOS Trのソース・ドレイン間電圧の差
がデジット線電位差となっている。
しかるに、高速の読み出し動作をするためには、デジ
ット線を高速で駆動する必要があるが、多数個並列接続
されているメモリセルのMOS Trのソース拡散領域の容量
は数10pF程度の大きさである。従って、高速の充・放電
を行なうためには、駆動能力の高いMOS Trが要求され
る。また、デジット線電位をハイレベルに引き上げるの
は負荷MOS Trであり、引き下げるのはセルのMOS Trであ
る。
ット線を高速で駆動する必要があるが、多数個並列接続
されているメモリセルのMOS Trのソース拡散領域の容量
は数10pF程度の大きさである。従って、高速の充・放電
を行なうためには、駆動能力の高いMOS Trが要求され
る。また、デジット線電位をハイレベルに引き上げるの
は負荷MOS Trであり、引き下げるのはセルのMOS Trであ
る。
それ故、Tr駆動能力を上げると、前者はデジット線間
電位差が小さくなり、後者はセル電流が増加してしまう
という欠点がある。
電位差が小さくなり、後者はセル電流が増加してしまう
という欠点がある。
このため、高速読み出し回路を実現するためには、許
容最大のセル電流で且つセンスアンプ動作が可能な最小
のデジット線振幅になるように回路定数を設計せざるを
得ない。
容最大のセル電流で且つセンスアンプ動作が可能な最小
のデジット線振幅になるように回路定数を設計せざるを
得ない。
また、高速性を要求される微小デバイスを用いた半導
体メモリ回路では、セル内左右のMOS Trおよび一対のデ
ジット線に接続された負荷MOS Trとデジット線スイッチ
用MOS Trとに特性上のアンバランスが生じた場合、セン
スアンプに接続された左右データバスを流れる電流にお
いて、ハイレベルおよびロウレベルに差が生じ、最小電
位差が減少してしまう。
体メモリ回路では、セル内左右のMOS Trおよび一対のデ
ジット線に接続された負荷MOS Trとデジット線スイッチ
用MOS Trとに特性上のアンバランスが生じた場合、セン
スアンプに接続された左右データバスを流れる電流にお
いて、ハイレベルおよびロウレベルに差が生じ、最小電
位差が減少してしまう。
この製造面から生ずるデバイスのバラツキはMOS Trに
多く見られる。例えば、ゲート長Ｌ＝1.0μｍのデバイ
スでは、約0.1μｍ程度のバラツキが生じ、他の特性バ
ラツキと合せると、最悪時にはセンスアンプ入力電位差
が100mVから〜60mV程度まで減少するので、あらかじめ
マージンを取って回路設計を行なう必要がある。各素子
についてマージンをとると、メモリ回路としては、動作
速度が遅くなるという欠点がある。
多く見られる。例えば、ゲート長Ｌ＝1.0μｍのデバイ
スでは、約0.1μｍ程度のバラツキが生じ、他の特性バ
ラツキと合せると、最悪時にはセンスアンプ入力電位差
が100mVから〜60mV程度まで減少するので、あらかじめ
マージンを取って回路設計を行なう必要がある。各素子
についてマージンをとると、メモリ回路としては、動作
速度が遅くなるという欠点がある。
更に、動作マージンが確保された回路においても、デ
バイス特性のアンバンスが生じた場合、選択されるメモ
リセルにより読み出し速度にバラツキが生じ易くなり、
それ故メモリ回路全体としてのアクセススピードが遅く
なってしまう。また、これは製品の特性バラツキの増大
の原因ともなり、歩留り低下を引き起こすという欠点も
生じる。
バイス特性のアンバンスが生じた場合、選択されるメモ
リセルにより読み出し速度にバラツキが生じ易くなり、
それ故メモリ回路全体としてのアクセススピードが遅く
なってしまう。また、これは製品の特性バラツキの増大
の原因ともなり、歩留り低下を引き起こすという欠点も
生じる。
本発明の半導体メモリ回路は、デジット線対または各
デジット線対からスイッチ回路を介して複数本のデジッ
ト線対の情報を集めたデータバス線対を経てセンスアン
プに選択されたワード線およびデジット線対に接続され
たメモリセルの情報を伝達する半導体メモリ回路におい
て、前記デジット線対またはデータバス線対にそれぞれ
接続された負荷デバイスとしてのダイオード型半導体素
子を設け、前記メモリセルの記憶データにより前記デジ
ット線対のいずれか一方に流れるセル電流を前記ダイオ
ード型半導体素子の順方向電流の差として供給すること
により生じる順方向電圧の電位差を用いて前記メモリセ
ルの情報を読み出し、前記センスアンプに伝達するよう
に構成される。
デジット線対からスイッチ回路を介して複数本のデジッ
ト線対の情報を集めたデータバス線対を経てセンスアン
プに選択されたワード線およびデジット線対に接続され
たメモリセルの情報を伝達する半導体メモリ回路におい
て、前記デジット線対またはデータバス線対にそれぞれ
接続された負荷デバイスとしてのダイオード型半導体素
子を設け、前記メモリセルの記憶データにより前記デジ
ット線対のいずれか一方に流れるセル電流を前記ダイオ
ード型半導体素子の順方向電流の差として供給すること
により生じる順方向電圧の電位差を用いて前記メモリセ
ルの情報を読み出し、前記センスアンプに伝達するよう
に構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す半導体メモリ回
路構成図である。
路構成図である。
第１図に示すように、本実施例は、ワード線WL1,WL2
およびデジット線D1,▲▼〜D3,▲▼の交点に配
置されるメモリセル1,1A,1Bと、これらデジット線対お
よびバス７間に接続されるスイッチ回路2,2A,2Bと、バ
ス７に接続される負荷回路４と定電流回路５およびセン
スアンプ回路６を有する読み出回路３とを含んでいる。
ここでは、半導体メモリのメモリセル情報の読み出し動
作を説明する。
およびデジット線D1,▲▼〜D3,▲▼の交点に配
置されるメモリセル1,1A,1Bと、これらデジット線対お
よびバス７間に接続されるスイッチ回路2,2A,2Bと、バ
ス７に接続される負荷回路４と定電流回路５およびセン
スアンプ回路６を有する読み出回路３とを含んでいる。
ここでは、半導体メモリのメモリセル情報の読み出し動
作を説明する。
まず、メモリセル1,1A,1B（以下、メモリセル１を代
表して説明する）は、ＮチャンネルMOSトランジスタ（N
MOS）MC3,MC4および抵抗素子RC1,RC2を有するフリップ
フロップ型のメモリ情報保持部と、このフリップフロッ
プ型のメモリ情報保持部およびデジット線D1,▲▼
間を接続する情報伝達用NMOS MC1,MC2とから構成されて
いる。しかも、NMOS MC1,MC2のゲートはワード線WL1に
接続されており、これらメモリセルとワード線およびデ
ジット線対とを複数本マトリックス状に配置することに
より、メモリセルアレイを形成している。これらのデジ
ット線D1,▲▼は、Y1信号により切換えられるデジ
ット線スイッチ回路２に接続されており、選択時にはイ
ンバータINVおよびＰチャンネルMOSトランジスタ（PMO
S）M1,M2を介して複数本のデジット線情報を集めるデー
タバス線対DB,▲▼にそれぞれ接続される。また、
スイッチ回路２の非選択時には、PMOS M3,M4を介してデ
ジット線非選択用電位に設定されたDBL線に接続され
る。これら複数個あるデジット線スイッチ回路2,2A,2B
によるマルチプレクサー動作によりデジット線が選択さ
れるが、これらデジット線に接続されたデータバスDB,
▲▼は負荷デバイスとして設置されたダイオード型
半導体素子（負荷ダイオード）、例えばｐ型−ｎ型半導
体接合ダイオードであるQ1,Q2のカソードに接続されて
いる。アノード側端子を最高電位VCCに接続した場合、
データバス線対DB,▲▼はVCC−約0.8Vに固定され、
デジット線D1,▲▼はスイッチ用PMOS M1,M2とメモ
リセル１内の伝達用NMOS MC1,MC2およびデータ保持用NM
OS MC3,MC4との導電比により決まる電位になる。かかる
メモリセル１の情報読み出しは、左右対をなすセル内デ
ータ保持用NMOS MC3,MC4のどちらか一方がオンしている
ため、オンしている片側のディット線からメモリセル１
を通して最低電位VEEに流れるセル電流I1またはI2の有
無により生じる負荷ダイオード対Q1,Q2の順方向電圧の
差、つまりデータバスDB,▲▼の電位差として検出
される。この負荷ダイオードQ1,Q2にはセル電流なしの
場合にも微小なオフセット電流を流しておくための定電
流源回路５が接続されているがこの定電流源回路５はセ
ル構造を模擬したNMOS MC5〜MC8および抵抗素子RC3,RC4
より構成されている。すなわち、負荷ダイオードQ1にセ
ル電流I1が流れている場合、負荷ダイオードQ2には、こ
のオフセット電流I1′のみが流れている。このオフセッ
ト電流I1′は選択されたメモリセル１のオン側のNMOSと
同方向且つ同形状のNMOS MC5,MC7により電流値が決定
される。しかるに、一部のデバイスパラメータ、例えば
MC1とMC5のゲートチャネル幅Ｗを適当な設定定数にした
場合、これらNMOSのインピーダンスはセル保持用MOSト
ランジスタやデジットスイッチ用のMOSトランジスタの
インピーダンスに比べて充分大きいため、I1とI1′の電
流比がこの設定定数になる。例えば、定数を100倍に設
定した時、ダイオードQ1に流れるオフセット電流I2′は
I1に比べ充分に小さく且つ無視できるので、負荷ダイオ
ードの電流比は100になる。従って、データバスDBは▲
▼より約120mV低い電位となり、この電位差がセン
スアンプ回路６に入力される。本実施例で示すセンスア
ンプ回路６は、NMOS M5,M6のゲートに入る電位差によ
り、PMOS M7,M8によるカレントミラー回路を使って増幅
され、出力端子Ｓから出力される。この増幅出力は出力
バッファを通してデータ出力となる。尚、この例ではセ
ンスアンプ回路６の出力Ｓは一端子の場合で示すが、二
端子あってもよい。
表して説明する）は、ＮチャンネルMOSトランジスタ（N
MOS）MC3,MC4および抵抗素子RC1,RC2を有するフリップ
フロップ型のメモリ情報保持部と、このフリップフロッ
プ型のメモリ情報保持部およびデジット線D1,▲▼
間を接続する情報伝達用NMOS MC1,MC2とから構成されて
いる。しかも、NMOS MC1,MC2のゲートはワード線WL1に
接続されており、これらメモリセルとワード線およびデ
ジット線対とを複数本マトリックス状に配置することに
より、メモリセルアレイを形成している。これらのデジ
ット線D1,▲▼は、Y1信号により切換えられるデジ
ット線スイッチ回路２に接続されており、選択時にはイ
ンバータINVおよびＰチャンネルMOSトランジスタ（PMO
S）M1,M2を介して複数本のデジット線情報を集めるデー
タバス線対DB,▲▼にそれぞれ接続される。また、
スイッチ回路２の非選択時には、PMOS M3,M4を介してデ
ジット線非選択用電位に設定されたDBL線に接続され
る。これら複数個あるデジット線スイッチ回路2,2A,2B
によるマルチプレクサー動作によりデジット線が選択さ
れるが、これらデジット線に接続されたデータバスDB,
▲▼は負荷デバイスとして設置されたダイオード型
半導体素子（負荷ダイオード）、例えばｐ型−ｎ型半導
体接合ダイオードであるQ1,Q2のカソードに接続されて
いる。アノード側端子を最高電位VCCに接続した場合、
データバス線対DB,▲▼はVCC−約0.8Vに固定され、
デジット線D1,▲▼はスイッチ用PMOS M1,M2とメモ
リセル１内の伝達用NMOS MC1,MC2およびデータ保持用NM
OS MC3,MC4との導電比により決まる電位になる。かかる
メモリセル１の情報読み出しは、左右対をなすセル内デ
ータ保持用NMOS MC3,MC4のどちらか一方がオンしている
ため、オンしている片側のディット線からメモリセル１
を通して最低電位VEEに流れるセル電流I1またはI2の有
無により生じる負荷ダイオード対Q1,Q2の順方向電圧の
差、つまりデータバスDB,▲▼の電位差として検出
される。この負荷ダイオードQ1,Q2にはセル電流なしの
場合にも微小なオフセット電流を流しておくための定電
流源回路５が接続されているがこの定電流源回路５はセ
ル構造を模擬したNMOS MC5〜MC8および抵抗素子RC3,RC4
より構成されている。すなわち、負荷ダイオードQ1にセ
ル電流I1が流れている場合、負荷ダイオードQ2には、こ
のオフセット電流I1′のみが流れている。このオフセッ
ト電流I1′は選択されたメモリセル１のオン側のNMOSと
同方向且つ同形状のNMOS MC5,MC7により電流値が決定
される。しかるに、一部のデバイスパラメータ、例えば
MC1とMC5のゲートチャネル幅Ｗを適当な設定定数にした
場合、これらNMOSのインピーダンスはセル保持用MOSト
ランジスタやデジットスイッチ用のMOSトランジスタの
インピーダンスに比べて充分大きいため、I1とI1′の電
流比がこの設定定数になる。例えば、定数を100倍に設
定した時、ダイオードQ1に流れるオフセット電流I2′は
I1に比べ充分に小さく且つ無視できるので、負荷ダイオ
ードの電流比は100になる。従って、データバスDBは▲
▼より約120mV低い電位となり、この電位差がセン
スアンプ回路６に入力される。本実施例で示すセンスア
ンプ回路６は、NMOS M5,M6のゲートに入る電位差によ
り、PMOS M7,M8によるカレントミラー回路を使って増幅
され、出力端子Ｓから出力される。この増幅出力は出力
バッファを通してデータ出力となる。尚、この例ではセ
ンスアンプ回路６の出力Ｓは一端子の場合で示すが、二
端子あってもよい。
ここで、非選択用の電位DBLは、負荷ダイオードQ1,Q2
を模擬したダイオードQ3により、選択時と同レベルのV
CC−約0.8Vに設定され、非選択状態のデジット線はすべ
てこの電圧にクランプされる。
を模擬したダイオードQ3により、選択時と同レベルのV
CC−約0.8Vに設定され、非選択状態のデジット線はすべ
てこの電圧にクランプされる。
次に、内部スイッチングについて電位波形の時間変化
を用いて説明する。
を用いて説明する。
第２図は第１図における読み出し動作を説明するため
の内部電位のダイミング図である。
の内部電位のダイミング図である。
第２図に示すように、ここではワードアドレスアクセ
スの動作を扱う。
スの動作を扱う。
まず、アドレス入力がt1,t2でそれぞれ切換った場
合、デコーダを通りワード線WLが遅れてスイッチする。
これにより選択セルが移動し、デジット線及びデータバ
ス線上に現れる電位の高低関係が反転する。図示するD
B,▲▼の波形がこれであり、デジット線に付加して
いる大容量によって電位変化の速度が遅いので、高速に
スイッチさせるために振幅は約100mV程度に小さく押え
てある。この信号はセンスアンプ６で増幅され、出力S,
（は第１図では省略）として取り出される。この信
号を受けてデータ出力がスイッチし、ここまでの時間が
アドレスアクセス時間Ta〜Tdになる。ここで、対をなす
データバスDB,▲▼のハイおよびロウ電位にアンバ
ランスが生じた場合、すなわち図中に点線で示すよう▲
▼の電位が下った場合、データバススイッチング点
は、ａ点からｃ点へ、およびｂ点からｄ点へそれぞれ移
動し、アドレスアクセス時間はTaからTcへ、およびTbか
らTdへ移動するため、アドレスアクセス速度はTc−Taの
分だけ増加してしまう。尚、バランス状態ではTa＝Tbで
ある。更に、アンバランス量が大きくなると、センスア
ンプ６の能力範囲を超えて出力DOUTレベル振幅の減小を
まねき、最後にはファンクション不良に至る。
合、デコーダを通りワード線WLが遅れてスイッチする。
これにより選択セルが移動し、デジット線及びデータバ
ス線上に現れる電位の高低関係が反転する。図示するD
B,▲▼の波形がこれであり、デジット線に付加して
いる大容量によって電位変化の速度が遅いので、高速に
スイッチさせるために振幅は約100mV程度に小さく押え
てある。この信号はセンスアンプ６で増幅され、出力S,
（は第１図では省略）として取り出される。この信
号を受けてデータ出力がスイッチし、ここまでの時間が
アドレスアクセス時間Ta〜Tdになる。ここで、対をなす
データバスDB,▲▼のハイおよびロウ電位にアンバ
ランスが生じた場合、すなわち図中に点線で示すよう▲
▼の電位が下った場合、データバススイッチング点
は、ａ点からｃ点へ、およびｂ点からｄ点へそれぞれ移
動し、アドレスアクセス時間はTaからTcへ、およびTbか
らTdへ移動するため、アドレスアクセス速度はTc−Taの
分だけ増加してしまう。尚、バランス状態ではTa＝Tbで
ある。更に、アンバランス量が大きくなると、センスア
ンプ６の能力範囲を超えて出力DOUTレベル振幅の減小を
まねき、最後にはファンクション不良に至る。
しかるに、前述した第８図に示す従来回路において
は、セルや負荷MOSトランジスタあるいはスイッチ用MOS
トランジスタ等の対を成すデバイス間でデバイス特性の
バラツキを生じやすく、回路全体のMOSトランジスタ特
性変動と合わせると、データバスDB,▲▼の電位差
は、100mVに対し最悪時では±約40mVも変動してしま
う。この結果、アドレスアクセス時間も数ns以上の遅れ
が生じる。さらに、センスアンプ６の能力限界とのマー
ジンを確保するため、データバスDB,▲▼振幅を〜1
50mV程度まで大きくする必要があるが、これによっても
アドレスアクセス時間Ｔは数nsの遅れを生じてしまう。
は、セルや負荷MOSトランジスタあるいはスイッチ用MOS
トランジスタ等の対を成すデバイス間でデバイス特性の
バラツキを生じやすく、回路全体のMOSトランジスタ特
性変動と合わせると、データバスDB,▲▼の電位差
は、100mVに対し最悪時では±約40mVも変動してしま
う。この結果、アドレスアクセス時間も数ns以上の遅れ
が生じる。さらに、センスアンプ６の能力限界とのマー
ジンを確保するため、データバスDB,▲▼振幅を〜1
50mV程度まで大きくする必要があるが、これによっても
アドレスアクセス時間Ｔは数nsの遅れを生じてしまう。
次に、かかるデータバスDB,▲▼の電位設定につ
いて第３図を参照して説明する。
いて第３図を参照して説明する。
第３図は第１図に示す負荷回路を構成するダイオード
の順方向電流−電圧特性図である。
の順方向電流−電圧特性図である。
第３図に示すように、ダイオードの直列抵抗成分を無
視できる電流領域では、次の（１）式にしたがう。
視できる電流領域では、次の（１）式にしたがう。
また、セル電流Ｉとオフセット電流Ｉ′との差により
生じる電位差ΔＶは、次の（２）式になる。
生じる電位差ΔＶは、次の（２）式になる。
従って、データバスDB,▲▼の電位差は、セル電
流Ｉがオフセット電流Ｉ′に比べて充分大きければ、I/
I′で決定される。すなわち、セル電流Ｉはセルを構成
するNMOSトランジスタでほぼ決まるため、左右MOSトラ
ンジスタにアンバランスがあり且つセル電流がI1≠I2に
なった場合でも、オフセット電流I1′およびI2′も同様
にシフトするため、電流比I1/I1′およびI2/I2′の値は
ほとんど影響を受けない。また、デバイス特性の変動に
よる電流値変動においても同様であり、電流比は変らな
いので、ΔV1＝ΔV2となってアンバランスは生じない。
しかも、負荷ダイオードQ1,Q2の特性アンバランスによ
る順方向電圧の差はほとんど生じない（数mV以内）の
で、データバスDB,▲▼の振幅をセンスアンプ動作
限界に近い所まで小さくすることができ、高速化を実現
することができる。更に、デジット線D1,▲▼の電
位及びデータバス線DB,▲▼の電位を引き上げるデ
バイスは、上述した負荷ダイオードQ1,Q2になるため、
大容量部分の高速駆動素子として最適であり、大幅なス
ピードアップおよび特性の安定性を得られる。
流Ｉがオフセット電流Ｉ′に比べて充分大きければ、I/
I′で決定される。すなわち、セル電流Ｉはセルを構成
するNMOSトランジスタでほぼ決まるため、左右MOSトラ
ンジスタにアンバランスがあり且つセル電流がI1≠I2に
なった場合でも、オフセット電流I1′およびI2′も同様
にシフトするため、電流比I1/I1′およびI2/I2′の値は
ほとんど影響を受けない。また、デバイス特性の変動に
よる電流値変動においても同様であり、電流比は変らな
いので、ΔV1＝ΔV2となってアンバランスは生じない。
しかも、負荷ダイオードQ1,Q2の特性アンバランスによ
る順方向電圧の差はほとんど生じない（数mV以内）の
で、データバスDB,▲▼の振幅をセンスアンプ動作
限界に近い所まで小さくすることができ、高速化を実現
することができる。更に、デジット線D1,▲▼の電
位及びデータバス線DB,▲▼の電位を引き上げるデ
バイスは、上述した負荷ダイオードQ1,Q2になるため、
大容量部分の高速駆動素子として最適であり、大幅なス
ピードアップおよび特性の安定性を得られる。
要するに、本実施例によれば、負荷デバイスとしてダ
イオード型半導体素子、例えばｐ−ｎ接合型ダイオード
等、を順方向接続で用いる。また、必要なときはデジッ
ト線スイッチ用MOS Trを、このダイオード型半導体素
子、すなわち負荷ダイオードとデジット線間に設置し、
デジット情報を集めたデータバスを介して負荷ダイオー
ドに接続されるようにしている。しかも、この左右対を
なす負荷ダイオードに発生する順方向電圧の電位差がMO
S Trのスイッチ回路を介さずに直接センスアンプに入力
される。更に、本実施例はセルを模擬した定電流源を設
置し、これら負荷ダイオードに流れるオフセット電流を
供給するようにしている。
イオード型半導体素子、例えばｐ−ｎ接合型ダイオード
等、を順方向接続で用いる。また、必要なときはデジッ
ト線スイッチ用MOS Trを、このダイオード型半導体素
子、すなわち負荷ダイオードとデジット線間に設置し、
デジット情報を集めたデータバスを介して負荷ダイオー
ドに接続されるようにしている。しかも、この左右対を
なす負荷ダイオードに発生する順方向電圧の電位差がMO
S Trのスイッチ回路を介さずに直接センスアンプに入力
される。更に、本実施例はセルを模擬した定電流源を設
置し、これら負荷ダイオードに流れるオフセット電流を
供給するようにしている。
第４図は本発明の第二の実施例を説明するための半導
体メモリ回路における読出回路図である。
体メモリ回路における読出回路図である。
第４図に示すように、本実施例は前述した第一の実施
例と比較して、センスアンプ６をバイポーラトランジス
タで構成し且つ負荷回路４と定電流源回路間にスイッチ
ング用のバイポーラトランジスタを設けたことにある。
すなわち、負荷デバイスQ1,Q2のカソードからエミッタ
フォロア接続を行なったバイポーラトランジスタQ4,Q5
とSB,▲▼の配線を通してバイポーラ差動アンプ型
のセンスアンプ回路6Aに信号を供給するものである。こ
のセンスアンプ回路6Aの動作については、前述した第８
図の従来回路におけるセンスアンプ13と同じである。エ
ミッタフォロア用の電流源としてはメモリセル１とまっ
たく同じ回路を用いているため、この定電源からの電流
はセル電流と同様になる。従って、負荷ダイオードQ1,Q
2のオフセット電流はトランジスタQ4,Q5のベース電流と
なり、左右側セル用でI1/hfe,I2/hfeとなる。それ故、
負荷ダイオードQ1,Q2の電位差は前述した（２）式か
ら、 ΔＶ ∝ K log（hfe） ……（３） となり、バイポーラトランジスタQ4,Q5の増幅率hfeのみ
でコントロールされるようになる。通常、かかるhfeは1
00程度であるため、負荷ダイオードQ1,Q2の電位差ΔＶ
は〜120mV程度になり、必要電位差は充分に得られる。
このとき、センスアンプ回路6Aの入力エミッタフォロア
の電流源CS4,CS5は数100μＡ程度の電流であるので、バ
イポーラトランジスタQ6,Q7のベース電流である数100μ
Ａのセル電流I1,I2に比べ充分に小さく、無視すること
ができる。上述したセンスアンプ回路6AはECL回路にな
っているため、100mV程度の電位差で充分に高速スイッ
チングを実現することができる。
例と比較して、センスアンプ６をバイポーラトランジス
タで構成し且つ負荷回路４と定電流源回路間にスイッチ
ング用のバイポーラトランジスタを設けたことにある。
すなわち、負荷デバイスQ1,Q2のカソードからエミッタ
フォロア接続を行なったバイポーラトランジスタQ4,Q5
とSB,▲▼の配線を通してバイポーラ差動アンプ型
のセンスアンプ回路6Aに信号を供給するものである。こ
のセンスアンプ回路6Aの動作については、前述した第８
図の従来回路におけるセンスアンプ13と同じである。エ
ミッタフォロア用の電流源としてはメモリセル１とまっ
たく同じ回路を用いているため、この定電源からの電流
はセル電流と同様になる。従って、負荷ダイオードQ1,Q
2のオフセット電流はトランジスタQ4,Q5のベース電流と
なり、左右側セル用でI1/hfe,I2/hfeとなる。それ故、
負荷ダイオードQ1,Q2の電位差は前述した（２）式か
ら、 ΔＶ ∝ K log（hfe） ……（３） となり、バイポーラトランジスタQ4,Q5の増幅率hfeのみ
でコントロールされるようになる。通常、かかるhfeは1
00程度であるため、負荷ダイオードQ1,Q2の電位差ΔＶ
は〜120mV程度になり、必要電位差は充分に得られる。
このとき、センスアンプ回路6Aの入力エミッタフォロア
の電流源CS4,CS5は数100μＡ程度の電流であるので、バ
イポーラトランジスタQ6,Q7のベース電流である数100μ
Ａのセル電流I1,I2に比べ充分に小さく、無視すること
ができる。上述したセンスアンプ回路6AはECL回路にな
っているため、100mV程度の電位差で充分に高速スイッ
チングを実現することができる。
第５図は本発明の第三の実施例を説明するための第４
図と同様の読出回路図である。
図と同様の読出回路図である。
第５図に示すように、本実施例はセンスアンプまでの
回路を１ブロックとし、このブロックが複数個集まった
大容量メモリ回路の例である。負荷回路４を構成する負
荷ダイオードQ1,Q2と、オフセット用定電流源回路５お
よびセンスアンプ回路6Bは、前述した第一あるいは第二
の実施例とほぼ同じである。異なる点はセンスアンプ回
路6Bからの出力が差動増幅器を形成するバイポーラトラ
ンジスタQ12,Q13のコレクタから取り出され、このコレ
クタを共通としたリードバスRB,▲▼を介して差電
流の形でセンスアンプ回路6Cのベース電位SBを共通にし
たバイポーラトランジスタQ14,Q15のエミッタに入り、
コレクタに接続された抵抗素子R7,R8によりS,の出力
振幅を得るように接続したことにある。
回路を１ブロックとし、このブロックが複数個集まった
大容量メモリ回路の例である。負荷回路４を構成する負
荷ダイオードQ1,Q2と、オフセット用定電流源回路５お
よびセンスアンプ回路6Bは、前述した第一あるいは第二
の実施例とほぼ同じである。異なる点はセンスアンプ回
路6Bからの出力が差動増幅器を形成するバイポーラトラ
ンジスタQ12,Q13のコレクタから取り出され、このコレ
クタを共通としたリードバスRB,▲▼を介して差電
流の形でセンスアンプ回路6Cのベース電位SBを共通にし
たバイポーラトランジスタQ14,Q15のエミッタに入り、
コレクタに接続された抵抗素子R7,R8によりS,の出力
振幅を得るように接続したことにある。
このような大容量メモリ回路では、非動作領域での電
流量が問題となるが、本回路ではセンスアンプ回路6Bの
定電流源用NMOS M9〜M11の他にオフセット用定電流源回
路５のNMOS MC5,MC6のすべてゲートに共通なブロック選
択信号YSを供給しているため、ブロック非選択時に流れ
るブロック内電流にほとんど０となり、低パワーで且つ
高速なメモリ回路を実現することができる。
流量が問題となるが、本回路ではセンスアンプ回路6Bの
定電流源用NMOS M9〜M11の他にオフセット用定電流源回
路５のNMOS MC5,MC6のすべてゲートに共通なブロック選
択信号YSを供給しているため、ブロック非選択時に流れ
るブロック内電流にほとんど０となり、低パワーで且つ
高速なメモリ回路を実現することができる。
第６図は本発明の第四の実施例を示す半導体メモリ回
路図である。
路図である。
第６図に示すように、本実施例は負荷回路４を構成す
る負荷ダイオードのオフセット用定電流源を各デジット
線対D1,▲▼〜D3,▲▼毎に設け、セル電流I1,I
2とオフセット電流との比をより正確にデータを発生さ
せるための回路例である。この場合、デジット線選択用
スイッチ回路２の選択信号Y1〜Y3を用いてオフセット用
定電流源回路8,8A,8Bは選択される。従って、同一デジ
ット線対D1,▲▼上に選択メモリセル１と模擬した
メモリセルである定電流源回路８とが接続されることに
なり、出力によりバラツキの少ないデータバス振幅を得
られ、より安定したアクセススピードの特性が得られ
る。しかも、定電源電流の増加もほとんどない。
る負荷ダイオードのオフセット用定電流源を各デジット
線対D1,▲▼〜D3,▲▼毎に設け、セル電流I1,I
2とオフセット電流との比をより正確にデータを発生さ
せるための回路例である。この場合、デジット線選択用
スイッチ回路２の選択信号Y1〜Y3を用いてオフセット用
定電流源回路8,8A,8Bは選択される。従って、同一デジ
ット線対D1,▲▼上に選択メモリセル１と模擬した
メモリセルである定電流源回路８とが接続されることに
なり、出力によりバラツキの少ないデータバス振幅を得
られ、より安定したアクセススピードの特性が得られ
る。しかも、定電源電流の増加もほとんどない。
第７図は本発明の第五の実施例を示す半導体メモリ回
路図である。
路図である。
第７図に示すように、本実施例は書込み動作用回路へ
応用した例である。本実施例では、負荷ダイオード部分
が書込み回路９であり、しかも、デジット線スイッチ回
路10の構成が前述した第一乃至第四の実施例と異なる。
応用した例である。本実施例では、負荷ダイオード部分
が書込み回路９であり、しかも、デジット線スイッチ回
路10の構成が前述した第一乃至第四の実施例と異なる。
まず書込み時にはデジット線D1または▲▼をVEE
近くまで下げるために、スイッチ回路10には、PMOSのM1
2,M13と並列にNMOSのM14,M15を設けており、これにより
VEE付近までデジット線D1,▲▼及びデータバスDB,
▲▼が下った時でもデータバス線対DB,▲▼と
の間の導通能力を充分に保つようにしている。かかるデ
ジット線D1,▲▼電位の引き下げは、このスイッチ
回路10を介してデータバスDB,▲▼の片方の電位を
下げることにより行なわれる。すなわち、その動作をコ
ントロールし、読み出し状態と書込み状態の切換えを行
なうのが、書込回路９であり、そのコントロール信号が
WD,▲▼である。このコントロール信号WD,▲▼
がロウ（VEE電位）の時に読出し状態であり、この時はP
MOS MW1,MW2がオンし、節点W1,W2はVCCまで引き上げら
れている。従って、この電位をベースとするバイポーラ
トランジスタQ16,Q17はダイオード接続になり、これら
が負荷ダイオードとしてデータバス線対DB,▲▼電
位差を発生させる。尚、この時、コントロール信号がW
D,▲▼を入力としたNORゲートの出力W2は負荷ダイ
オードのベース間をイコライズするためのNMOS MW7をオ
ンさせ、PMOSのアンバランスによる微小なベース電位差
も無くし、MOSトランジスタによるバラツキを取り除い
ている。
近くまで下げるために、スイッチ回路10には、PMOSのM1
2,M13と並列にNMOSのM14,M15を設けており、これにより
VEE付近までデジット線D1,▲▼及びデータバスDB,
▲▼が下った時でもデータバス線対DB,▲▼と
の間の導通能力を充分に保つようにしている。かかるデ
ジット線D1,▲▼電位の引き下げは、このスイッチ
回路10を介してデータバスDB,▲▼の片方の電位を
下げることにより行なわれる。すなわち、その動作をコ
ントロールし、読み出し状態と書込み状態の切換えを行
なうのが、書込回路９であり、そのコントロール信号が
WD,▲▼である。このコントロール信号WD,▲▼
がロウ（VEE電位）の時に読出し状態であり、この時はP
MOS MW1,MW2がオンし、節点W1,W2はVCCまで引き上げら
れている。従って、この電位をベースとするバイポーラ
トランジスタQ16,Q17はダイオード接続になり、これら
が負荷ダイオードとしてデータバス線対DB,▲▼電
位差を発生させる。尚、この時、コントロール信号がW
D,▲▼を入力としたNORゲートの出力W2は負荷ダイ
オードのベース間をイコライズするためのNMOS MW7をオ
ンさせ、PMOSのアンバランスによる微小なベース電位差
も無くし、MOSトランジスタによるバラツキを取り除い
ている。
一方、書込み時には、書込みデータによりコントロー
ル信号がWD,▲▼のどちらか一方をハイ（VCC電位）
にする。例えば、WDをハイにした時、書込回路９におけ
るMW1,MW3から成るCMOSインバータの出力W1はロウ電位
となり、バイポーラ・トランジスタQ16をオフすると同
時にNMOS MW5をオンさせるので、データバス線DBとこれ
に接続されたデジット線Ｄの電荷を放電し、ロウ
（VEE）電位まで引き下げられる。尚、この時のイコラ
イズ用のNMOS MW7はオフしている。
ル信号がWD,▲▼のどちらか一方をハイ（VCC電位）
にする。例えば、WDをハイにした時、書込回路９におけ
るMW1,MW3から成るCMOSインバータの出力W1はロウ電位
となり、バイポーラ・トランジスタQ16をオフすると同
時にNMOS MW5をオンさせるので、データバス線DBとこれ
に接続されたデジット線Ｄの電荷を放電し、ロウ
（VEE）電位まで引き下げられる。尚、この時のイコラ
イズ用のNMOS MW7はオフしている。
更に、書込み状態から読み出し状態への回復動作は、
書込回路９におけるPMOS MW1およびNMOS MW7がオンし、
バイポオーラトランジスタQ16のベース電位であるW1が
引き上げられるので、高能力のバイポーラトランジスタ
動作により急速にデータバスDBとデジット線Ｄは引き上
げられ、読み出し状態に入ることができる。
書込回路９におけるPMOS MW1およびNMOS MW7がオンし、
バイポオーラトランジスタQ16のベース電位であるW1が
引き上げられるので、高能力のバイポーラトランジスタ
動作により急速にデータバスDBとデジット線Ｄは引き上
げられ、読み出し状態に入ることができる。
また、書込み状態で書込回路９の他にオフセット用定
電流源回路５およびセンスアンプ回路6Bにおいても、貫
通電流によるDC電流の増加はまったく無い。従って、新
たにバス線などを設ける必要もなく、高速で且つ低パワ
ーの書込み回路を実現することができる。
電流源回路５およびセンスアンプ回路6Bにおいても、貫
通電流によるDC電流の増加はまったく無い。従って、新
たにバス線などを設ける必要もなく、高速で且つ低パワ
ーの書込み回路を実現することができる。
以上発明したように、本発明の半導体メモリ回路は、
ダイオード型半導体素子対を用いてメモリセルトランジ
スタに対する負荷回路を形成し、その負荷回路のダイオ
ード型半導体素子対に流れる電流比から発生する順方向
電位差によってメモリセル情報を読み出すことにより、
MOSトランジスタの特性バラツキやメモリセルおよびデ
ジット線対上のペアトランジスタ特性のアンバランスに
よる読み出し電位変動を打ち消すことができるので、高
速にして且つ速度バラツキの小さい読み出し動作を実現
することができるという効果がある。
ダイオード型半導体素子対を用いてメモリセルトランジ
スタに対する負荷回路を形成し、その負荷回路のダイオ
ード型半導体素子対に流れる電流比から発生する順方向
電位差によってメモリセル情報を読み出すことにより、
MOSトランジスタの特性バラツキやメモリセルおよびデ
ジット線対上のペアトランジスタ特性のアンバランスに
よる読み出し電位変動を打ち消すことができるので、高
速にして且つ速度バラツキの小さい読み出し動作を実現
することができるという効果がある。
また、本発明の半導体メモリ回路は、負荷回路を形成
するダイオード型半導体素子対をバイポーラトランジス
タで形成することにより、書き込み回路の一部としてこ
れら読み出し回路系を利用することにより、容量負荷の
大きうデータバス線およびデジット線を高速で駆動する
ことができるので、少数素子でもって高速な書き込み動
作と書き込み回復動作とを実現できるという効果があ
る。
するダイオード型半導体素子対をバイポーラトランジス
タで形成することにより、書き込み回路の一部としてこ
れら読み出し回路系を利用することにより、容量負荷の
大きうデータバス線およびデジット線を高速で駆動する
ことができるので、少数素子でもって高速な書き込み動
作と書き込み回復動作とを実現できるという効果があ
る。
第１図は本発明の第一の実施例を示す半導体メモリ回路
図、第２図は第１図における読み出し動作を説明するた
めの内部電位のタイミング図、第３図は第１図に示す負
荷回路を構成するダイオードの順方向電流−電圧特性
図、第４図は本発明の第二の実施例を説明するための半
導体メモリ回路における読出回路図、第５図は本発明の
第三の実施例を説明するための第４図と同様の読出回路
図、第６図は本発明の第四の実施例を示す半導体メモリ
回路図、第７図は本発明の第五の実施例を示す半導体メ
モリ回路図、第８図は従来の一例を示す半導体メモリ回
路図である。 1,1A,1B……メモリセル、2,2A,2B,10,10A,10B……スイ
ッチ回路、３……読出回路、４……負荷回路、5,8,8A,8
B……定電流源回路、6,6A〜6C……センスアンプ回路、
７……バス、９……書込回路、Q1,Q2……負荷ダイオー
ド、MC1〜MC12,M1〜M17,MW1〜MW7……MOSトランジスタ
（FET）、R1〜R10……抵抗素子、Q4〜Q17……バイポー
ラトランジスタ、CS1〜CS7……定電流源、D1,▲
▼；〜;D3,▲▼……デジット線、WL1〜▲▼
……ワード線、DB,▲▼……データバス、I1,I2……
セル電流、S,……センスアンプ出力、RB,▲▼…
…リードバス、WD,▲▼……コントロール信号。
図、第２図は第１図における読み出し動作を説明するた
めの内部電位のタイミング図、第３図は第１図に示す負
荷回路を構成するダイオードの順方向電流−電圧特性
図、第４図は本発明の第二の実施例を説明するための半
導体メモリ回路における読出回路図、第５図は本発明の
第三の実施例を説明するための第４図と同様の読出回路
図、第６図は本発明の第四の実施例を示す半導体メモリ
回路図、第７図は本発明の第五の実施例を示す半導体メ
モリ回路図、第８図は従来の一例を示す半導体メモリ回
路図である。 1,1A,1B……メモリセル、2,2A,2B,10,10A,10B……スイ
ッチ回路、３……読出回路、４……負荷回路、5,8,8A,8
B……定電流源回路、6,6A〜6C……センスアンプ回路、
７……バス、９……書込回路、Q1,Q2……負荷ダイオー
ド、MC1〜MC12,M1〜M17,MW1〜MW7……MOSトランジスタ
（FET）、R1〜R10……抵抗素子、Q4〜Q17……バイポー
ラトランジスタ、CS1〜CS7……定電流源、D1,▲
▼；〜;D3,▲▼……デジット線、WL1〜▲▼
……ワード線、DB,▲▼……データバス、I1,I2……
セル電流、S,……センスアンプ出力、RB,▲▼…
…リードバス、WD,▲▼……コントロール信号。
Claims (3)
- 【請求項１】複数のデジット線対およびワード線に接続
された複数のメモリセルから成るメモリセルアレイと、
前記メモリセルアレイ中の選択されたメモリセルに繋が
るデジット線対の各々に接続されたダイオード負荷回路
および定電流回路とを備え、前記定電流回路は、前記メ
モリセルのセル構造を模擬した構造であり選択されたメ
モリセルのセル電流を流していない側のデジット線に接
続された前記ダイオード負荷回路に前記セル電流の設定
定数倍の電流値を流す手段を有していることを特徴とす
る半導体メモリ回路。 - 【請求項２】前記メモリセルはデータ伝達用のMOSトラ
ンジスタと第１の電源と第２の電源の間に直列に接続さ
れた負荷抵抗とデータ保持用のMOSトランジスタとで構
成されるテータ保持部からなるSRAMであり、前記定電流
回路は第１の電源と第２の電源との間に直列に接続され
た抵抗と第１のMOSトランジスタと、ゲートが第１の電
源に電流路の一方が前記抵抗と前記第１のMOSトランジ
スタの接続点に他方が前記ダイオード負荷回路に接続さ
れた第２のMOSトランジスタから成り、前記第１のMOSト
ランジスタおよび前記第２のMOSトランジスタはそれぞ
れ前記データ保持用のトランジスタおよび前記データ伝
達用のトランジスタと同方向且つ同形状のトランジスタ
であることを特徴とする請求項１に記載の半導体メモリ
回路。 - 【請求項３】前記データ転送用MOSトランジスタと前記
第２のMOSトランジスタのチャンネル幅の比により前記
設定定数を設定することを特徴とする請求項２に記載の
半導体メモリ界回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030159A JP2701506B2 (ja) | 1990-02-08 | 1990-02-08 | 半導体メモリ回路 |
| EP91101718A EP0441388B1 (en) | 1990-02-08 | 1991-02-07 | Semiconductor memory circuit |
| DE69119617T DE69119617T2 (de) | 1990-02-08 | 1991-02-07 | Halbleiterspeicherschaltung |
| US07/652,725 US5063540A (en) | 1990-02-08 | 1991-02-08 | Semiconductor memory circuit with diode load circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030159A JP2701506B2 (ja) | 1990-02-08 | 1990-02-08 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235293A JPH03235293A (ja) | 1991-10-21 |
| JP2701506B2 true JP2701506B2 (ja) | 1998-01-21 |
Family
ID=12295976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030159A Expired - Lifetime JP2701506B2 (ja) | 1990-02-08 | 1990-02-08 | 半導体メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5063540A (ja) |
| EP (1) | EP0441388B1 (ja) |
| JP (1) | JP2701506B2 (ja) |
| DE (1) | DE69119617T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPH0430385A (ja) * | 1990-05-25 | 1992-02-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP3057836B2 (ja) * | 1991-08-19 | 2000-07-04 | 日本電気株式会社 | 半導体記憶装置 |
| US5245574A (en) * | 1991-12-23 | 1993-09-14 | Intel Corporation | Apparatus for increasing the speed of operation of non-volatile memory arrays |
| JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
| JPH1139877A (ja) * | 1997-07-15 | 1999-02-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3592943B2 (ja) * | 1999-01-07 | 2004-11-24 | 松下電器産業株式会社 | 半導体集積回路及び半導体集積回路システム |
| JP2004273903A (ja) * | 2003-03-11 | 2004-09-30 | Renesas Technology Corp | 回路シミュレータおよびシミュレーションシステム |
| KR100618840B1 (ko) * | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| WO2006118184A1 (ja) | 2005-04-28 | 2006-11-09 | Nec Corporation | 半導体装置 |
| RU2611246C1 (ru) * | 2015-12-25 | 2017-02-21 | Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) | Способ предзаряда линии совпадения регистра ассоциативного запоминающего устройства (азу) и модуль предзаряда |
| US10636470B2 (en) * | 2018-09-04 | 2020-04-28 | Micron Technology, Inc. | Source follower-based sensing scheme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134642A (ja) * | 1974-09-19 | 1976-03-24 | Fujitsu Ltd | |
| US4791613A (en) * | 1983-09-21 | 1988-12-13 | Inmos Corporation | Bit line and column circuitry used in a semiconductor memory |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
-
1990
- 1990-02-08 JP JP2030159A patent/JP2701506B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-07 DE DE69119617T patent/DE69119617T2/de not_active Expired - Fee Related
- 1991-02-07 EP EP91101718A patent/EP0441388B1/en not_active Expired - Lifetime
- 1991-02-08 US US07/652,725 patent/US5063540A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0441388A2 (en) | 1991-08-14 |
| JPH03235293A (ja) | 1991-10-21 |
| DE69119617D1 (de) | 1996-06-27 |
| DE69119617T2 (de) | 1997-01-16 |
| EP0441388A3 (en) | 1993-01-07 |
| EP0441388B1 (en) | 1996-05-22 |
| US5063540A (en) | 1991-11-05 |
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