JPH0430385A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0430385A
JPH0430385A JP2136039A JP13603990A JPH0430385A JP H0430385 A JPH0430385 A JP H0430385A JP 2136039 A JP2136039 A JP 2136039A JP 13603990 A JP13603990 A JP 13603990A JP H0430385 A JPH0430385 A JP H0430385A
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JP
Japan
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pair
switch element
lines
bit lines
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JP2136039A
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English (en)
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Hisakazu Kotani
小谷　久和
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Publication date
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータをランダムに読み書きする半導体記憶装
置に関するものである。
（従来の技術） データをランダムに読み書きする半導体記憶装置、特に
ダイナミックランダムアクセスメモリ（ＤＲＡＭと略す
）は、大容量で且つ低コストのため近時においては最も
広範に使用されていると共に、年々その大容量化及び高
性能化が図られている。
ＤＲＡＭの高性能化（高速化）の−手法としては、多重
化ビット線方式が挙げられる［Ｔ、　Ｍａｎ。
ｅｔ　ａｌ、、”Ｃ１ｒｃｕｆｔ　Ｔｅｃｈｎｏｌｏｇ
ｉｅｓ　ｆｏｒ　１６Ｍｂ　ＤＲＡＭｓ”ｌ５ＳＣＣ８
７Ｄｉｇｅｓｔ　ｏｆ　ｔｅｃｈｎｉｃａｌ　ｐａｐｅ
ｒｓ、　ｐ２２（１９８７年２月）］。
第９図は、従来の多重化ビット線方式の構成を示し、同
図において、１０１は単位メモリセルであって、第１０
図に示すように１トランジスタＴＲ，１キヤパシタＣ８
の構成をとる。また、第９図において、１０２は、メモ
リセル１０１０行方向を選択するワード線であって、第
１０図のトランジスタＴＲのゲートに相当する。また、
同図において、１０３はメモリセル１０１から直接デー
タの読み書きを行うビット線であって、第１０図のトラ
ンジスタＴＲのドレインに接続されるものである。
第９図に示すように、２本一対のビット線１０３には、
該ビット線１０３上の微小電位を増幅するためセンス増
幅器ＳＡが接続されている。また、各ビット線１０３の
端部には、メモリセル１０１を含むブロックを選択する
信号線１０５により制御されるスイッチ素子１０４を介
して上位のビット線１０６が接続されている。尚、以下
においては、ビット線１０６を上位ビット線１０６と称
し、ビット線１０３を下位ビット線１０３と称する。
２本一対の上位ビット線１０６には、該上位ビット線１
０６上の微小電位を増幅するために、メイン増幅器ＭＡ
か接続されている。また、各上位ビット線１０６の端部
には、メモリセル１０１０列方向を選択する列デコーダ
ＹＳにより制御されるスイッチ素子１０７を介して共通
データ線対１０８が接続されている。この場合、複数対
の上位ビット線１０６に対して一対の共通データ線対１
０８が接続されている。
また、第１１図は、以上のように構成された従来の多重
化ビット線方式と異なるＤＲＡＭにおける基本、的な構
成（データ線直交方式と呼ぶ）を示し、同図において、
２０１は単位メモリセル、２０２はメモリセル２０１の
行方向を選択するワド線、２０３はメモリセル２０１か
ら直接データの読み書きを行うビット線であって、該構
成におけるビット線２０３には上位下位の区別はない。
２本一対のビット線２０３には、該ビット線２０３上の
微小電位を増幅するために、センス増幅器ＳＡが接続さ
れていると共に、各ビット線２０３の端部には、メモリ
セル２０１の列方向を選択する列デコーダＹＳにより制
御されるスイッチ素子２０４か接続されている。また、
複数対のビ・ノド線２０３に対して一対の共通データ線
対２０８が接続されている。
前者の多重化ビット線方式は、後者のデータ線直交方式
と比べて高速性を有するという利点を有している。これ
はセンス増幅器ＳＡの後段のデータ線の浮遊容量の差に
よるものである。
すなわち、メモリセルにつながるビット線とセンス増幅
器ＳＡの後段のデータ線とを接続するタイミングは、セ
ンス増幅器ＳＡの後段のデータ線の容量が小さい程速い
。つまりセンス増幅器ＳＡの後段のデータ線の浮遊容量
が小さい程、高速動作が可能となる。センス増幅器ＳＡ
の後段のデータ線は、多重化ビット線方式においては上
位ピッ）１ｊｌ１０６であって、データ線直交方式にお
いては共通データ線対２０８である。そして上位ビット
線１０６の容量成分は主として配線容量であるのに対し
て、共通データ線対２０８の容量成分は配線容量とスイ
ッチ素子２０４のドレイン領域の拡散容量である。この
ため、通常、共通データ線対２０８のほうが２〜３倍大
きな浮遊容量を有するので、多重化ビット線方式のほう
か高速性を有しているのである。
（発明が解決しようとする課題） しかしながら前記のような多重化ビット線方式の構成に
おいては、１６Ｍビットクラスでは、２０４８本〜４０
９６本の上位ビット線が同時に動作する。即ち数千水の
配線容量に対して電荷が電源電圧レベルあるいはグラン
ドレベルに充放電される。
これに対して、データ線直交方式においては、同じく１
６Ｍビットクラスでは、４本〜１６本の共通データ線対
が同時に動作し、電荷が充放電される。
両方式において同時に充放電される容量の大きさを比較
すると、明らかに多重化ビット線方式の方が大きいこと
が分かる。これは多重化ビット線方式の方が消費電流が
大きいことを意味し、多重化ビット線方式は消費電流か
大きいという問題を有しているのである。
前記に鑑みて本発明は、多重化ビット線方式の高速性を
損なうことなく、消費電流か従来と比較して小さくなる
半導体記憶装置を提供することを目的とする。
（課題を解決するための手段） 前記の目的を達成するため、請求項（１）の発明は、メ
モリセルに直接接続されデータを読み書きする第１のビ
ット線と、一対の前記第１のビット線に接続されるセン
ス増幅器と、一対又は複数対の前記第１のビット線の端
部に該第１のビット線と同数個の第１のスイッチ素子を
介して接続される第２のビット線対と、複数対の前記第
２のビット線対の端部に列選択信号により制御される第
２のスイッチ素子を介して接続される共通データ線対と
、該共通データ線対の端部に接続されるメイン増幅器と
を備える構成とするものである。
また、請求項（２）の発明は、メモリセルに直接接続さ
れデータを読み書きする第１のビット線と、一対の前記
第１のビット線に接続されるセンス増幅器と、一対又は
複数対の前記第１のビット線の端部に該第１のビット線
と同数個の第１のスイッチ素子を介して接続される第２
のビット線対と、一対の前記第２のビット線に接続され
列選択信号により制御されるメイン増幅器と、複数対の
前記第２のビット線対の端部に列選択信号により制御さ
れる第２のスイッチ素子を介して接続される共通データ
線対とを備える構成とするものである。
また、請求項（３）の発明は、メモリセルに直接接続さ
れデータを読み書きする第１のビット線と、一対の前記
第１のビット線に接続されるセンス増幅器と、一対又は
複数対の前記第１のビット線の端部に前記メモリセルを
有するブロックを選択する信号及び列選択信号を入力と
する論理素子により制御される前記第１のビット線と同
数個の第１のスイッチ素子を介して接続される第２のビ
ット線対と、一対の前記第２のビット線に接続されるメ
イン増幅器と、複数対の前記第２のビット線対の端部に
、前記列選択信号により制御される第２のスイッチ素子
を介して接続される共通データ線対とを備える構成とす
るものである。
さらに、請求項（４）の発明は、メモリセルに直接接続
されデータを読み書きする第１のビット線と、一対の前
記第１のビット線に接続されるセンス増幅器と、一対又
は複数対の前記第１のビット線の端部に前記メモリセル
を有するブロックを選択する信号により制御される前記
第１のビット線と同数個の第１のスイッチ素子及び該第
１のスイッチ素子に直列に接続され列選択信号により制
御される第２のスイッチ素子を介して接続される第２の
ビット線対と、一対の前記第２のビット線に接続される
メイン増幅器と、複数対の前記第２のビット線対の端部
に前記列選択信号により制御される第３のスイッチ素子
を介して接続される共通データ線対とを備える構成とす
るものである。
（作用） 請求項（１）の発明の構成により、メイン増幅器が、第
２のビット線対の端部に接続され列選択信号により制御
される第２のスイッチ素子の後段に設けられているため
、同時に動作する第２ビツト線の数、即ち同時に電源電
圧レベルあるいはグランドレベルに充放電されるビット
線の数が減少する。
請求項（２）の発明の構成により、列選択信号により第
２のスイッチ素子と同時に選択されるメイン増幅器のみ
か作動し、選択された第２ビツト線対のみが増幅される
ので、前記同様、同時に動作する第２ビツト線の数か減
少する。
請求項（３）の発明の構成により、列選択信号により第
２のスイッチ素子と同時に選択される第２のビット線対
にのみ第１のビット線対の信号か転送され、選択された
第２のビット線対のみがメイン増幅器により増幅される
ので、前記同様、同時に動作する第２ビツト線の数か減
少する。
請求項（４）の発明の構成により、列選択信号により第
３のスイッチ素子と同時に選択される第２のビット線対
にのみ第１のビット線対の信号が転送され、選択された
第２のビット線対のみがメイン増幅器により増幅される
ので、前記同様、同時に動作する第２ビツト線の数が減
少する。
（実施例） 以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明の第１実施例に係る半導体記憶装置の構
成図を示し、同図において、３０１は単位メモリセル、
３０２はメモリセル３０１の行方向を選択するワード線
であって、該ワード線３０２は第１０図に示すトランジ
スタＴＲのゲートに相当する。
第１図において、３０３はメモリセル３０１から直接デ
ータの読み書きを行うビット線であって、第１０図に示
すトランジスタＴＲのドレインに接続されるものである
。２本一対のビット線３０３には、該ビット線３０３上
の微小電位を増幅するために、センス増幅器ＳＡが接続
されている。また、各ビット線３０３の端部には第１の
スイッチ素子３０４の一端が接続され、該第１のスイッ
チ素子３０４は前記メモリセル３０１を含むブロックを
選択する信号線３０５により制御される。
第１のスイッチ素子３０４の他端には上位ビット線３０
６が接続され、該上位ビット線３０６の端部には第２の
スイッチ素子３０７の一端か接続され、該第２のスイッ
チ素子３０７はメモリセル３０１の列方向を選択する列
デコーダＹＳにより制御される。また、第２のスイッチ
素子３０７の他端には共通データ線対３０８が接続され
ている。
この場合、複数対の上位ビット線対３０６に対して一対
の共通データ線対３０８か接続されており、共通データ
線対３０８の他端にはメイン増幅器ＭＡか接続されてい
る。
以下、第１実施例に係る半導体記憶装置の動作を第２図
に基づいて説明する。
まず、ワード線３０２が立ち上かり、メモリセル３０１
からビット線対３０３に微小電位かあられれ、タイミン
グ１の時にセンス増幅器ＳＡか動作してビット線対３０
３の電位が増幅される。
次に、タイミング２の時にブロック選択信号３０５が立
ち上がり、ビット線対３０３の電位が上位ビット線対Ａ
３０６、Ｂ５０６に転送される。
このとき、上位ビット線対Ａ３０６に対応するコラム選
択信号線Ａ３０７　（第１図における第２のスイッチ素
子３０７のゲート信号）か立ち上かる一方、上位ビット
線対Ｂ５０６に対応するコラム選択信号線Ｂ５０７はロ
ウレベルのままである。
次に、タイミング３の時にメイン増幅器ＭＡが動作し、
上位ビット線対Ａ３０６の電位が初期の微小電位状態か
ら、電源電圧ＶＣＣレベルがらグランドＶＳＳレベルま
での範囲に増幅される一方、上位ビット線Ｂ５０６は初
期の微小電位状態のままである。
以上説明したように、第１実施例によると、第２のスイ
ッチ素子３０７の後段にメイン増幅器ＭＡを設けたため
、選択された上位ビット線対３０６のみが増幅されるの
で、従来の多重化ビット線方式と比較してＶＣＣレベレ
ベいはｓｓレベルに充放電される上位ビット線対の数を
大幅に減少させることができる。このため、第１実施例
によると消費電流が従来より減少するという効果を得る
ことができる。
第３図は本発明の第２実施例に係る半導体記憶装置の構
成図を示し、同図において、４０１は単位メモリセル、
４０２はメモリセル４０１の行方向を選択するワード線
であって、該ワード線４０２は第１０図に示すトランジ
スタＴＲのゲートに相当する。
第３図において、４０３はメモリセルから直接データの
読み書きを行うビット線であって、第１０図のトランジ
スタＴＲのドレインに接続されるものである。２本一対
のビット線４０３には、該ビット線４０３上の微小電位
を増幅するため、センス増幅器ＳＡか接続されている。
また、各ビット線４０３の端部には第１のスイッチ素子
４０４の一端が接続され、該第１のスイッチ素子４０４
は前記メモリセル４０１を含むブロックを選択する信号
線４０５により制御される。
第１のスイッチ素子４０４の他端には上位ビット線４０
６が接続され、該上位ビット線４０６の端部には第２の
スイッチ素子４０７の他端が接続され、該第２のスイッ
チ素子４０７はメモリセル４０１の列方向を選択する列
デコーダＹｓにより制御される。また、スイッチ素子４
０７の他端には共通データ線対４０８が接続されている
。この場合、複数対の上位ビット線４０６に対して一対
の共通データ線対４０８か接続されており、また、上位
ビット線対４０６にはメモリセルの列方向を選択する列
デコーダＹＳにより制御されるメイン増幅器ＭＡか接続
されている。このため、複数対存在する上位ビット線対
４０６のうち、選択される第２のスイッチ素子４０７の
接続された上位ビット線対４０６のみが増幅される。
以下、第２実施例に係る半導体記憶装置の動作を第４図
に基づいて説明する。
ます、ワード線４０２が立ち上がり、メモリセル４０１
からビット線対４０３に微小電位があられれ、タイミン
グ１の時にセンス増幅器ＳＡが動作してビット線対４０
３の電位が増幅される。
次に、タイミング２の時にブロック選択信号４０５が立
ち上がり、ビット線対４０３の電位が上位ビット線対Ａ
４０６、Ｂ４Ｏ６に転送される。
このとき、上位ビット線対Ａ４０６に対応するコラム選
択信号線Ａ４０７（第３図における第２のスイッチ素子
４０７のゲート信号）か立ち上がる一方、上位ビット線
対Ｂ４Ｏ６と対応するコラム選択信号線Ｂ４Ｏ７はロウ
レベルのままである。
同時にコラム選択信号線Ａ４０７により、上位ビット線
対Ａ４０６に接続されたメイン増幅ＨＭＡのメイン増幅
器活性化信号ＭＡＥのみが立ち上がり、上位ビット線対
Ａ４０６に接続されたメイン増幅器ＭＡが動作を開始し
て上位ビット線対Ａ４０６の電位はＶＣＣレベレベいは
ＶＳＳレベルに増幅される一方、上位ビット線対Ｂ４Ｏ
６は初期の微小電位状態のままである。
以上説明したように、第２の実施例によると、列デコー
ダＹＳにより第２のスイッチ素子４０７と同時に選択さ
れるメイン増幅器ＭＡのみが作動するため、選択された
上位ビット線対４０６のみが増幅されるので、従来の多
重化ビット線方式と比較してＶＣＣレベレベいはＶＳＳ
レベルに充放電される上位ビット線対の数を大幅に減少
させることかできる。このため、第２実施例によると消
費電流が従来より減少するという効果を得ることかでき
る。
第５図は本発明の第３実施例に係る半導体記憶装置の構
成図を示し、同図において、５０ユは単位メモリセル、
５０２はメモリセルの行方向を選択するワード線であっ
て、該ワード線５０２は第１０図に示すトランジスタＴ
Ｒのゲートに相当する。
第５図において、５０３はメモリセル５０１から直接デ
ータの読み書きを行うビット線であって、第１０図に示
すトランジスタＴＲのドレインに接続されるものである
。２本一対のビット線５０３には、該ビット線５０３上
の微小電位を増幅するために、センス増幅器ＳＡが接続
されている。各ビット線５０３の端部には第１のスイッ
チ素子５０４の一端が接続され、該第１のスイッチ素子
５０４は、前記メモリセル５０１を含むブロックを選択
する信号線５０５と前記メモリセル５０１の列方向を選
択する列デコーダＹＳの出力信号５０６を入力とする論
理素子５０７（第５図においては２人力ＡＮＤ）により
制御される。第１のスイッチ素子５０４の他端には上位
ビット線５０８か接続され、該上位ビット線５０８の端
部には第２のスイッチ素子５０９の一端が接続され、該
第２のスイッチ素子５０９はメモリセル５０１の列方向
を選択する列デコーダＹＳにより制御される。
また各々の上位ビット線対５０８には１個ずつメイン増
幅器ＭＡが接続され、スイッチ素子５０９の他端には共
通データ線対５１０が接続されている。この場合、複数
対の上位ビット線５０８に対して一対の共通データ線対
５１０が接続されている。
以下、第１実施例に係る半導体記憶装置の動作を第６図
に基づいて説明する。
ます、ワード線５０２が立ち上がり、メモリセル５０１
からビット線対５０３に微小電位があられれ、タイミン
グ１の時にセンス増幅器ＳＡか動作してビット線対５０
３の電位が増幅される。次に、ブロック選択信号５０５
が立ち上かり、さらに上位ビット線対Ａ３０８に対応す
るコラム選択信号線Ａ３０６が立ち上がる。そして、こ
の結果を受けて上位ビット線対Ａ３０８と対応する第１
のスイッチ素子Ａ３０４の制御信号が立ち上がる一方、
上位ビット線対Ｂ５０８と対応するスイッチ素子Ｂ５０
４の制御信号はａウレベルのままである。
従って、タイミング２に示されるようにビット線対５０
３の電位は上位ビット線対Ａ３０８にのみ転送され、タ
イミング３のときにメイン増幅器ＭＡが活性化されて上
位ビット線対Ａ３０８の電位はＶＣＣレベレベいはＶＳ
Ｓレベルに増幅される一方、上位ビット線対Ｂ５０８に
は電位差が現れないので初期状態のままである。
以上説明したように、第３実施例によると、列デコーダ
ＹＳによって第２のスイッチ素子５０９と同時に選択さ
れた上位ビット線対５０８にのみ下位ビット線対５０３
の信号が転送されるため、選択された上位ビット線対５
０８のみがメイン増幅器ＭＡにより増幅されるので、従
来の多重化ビット線方式と比較してＶＣＣレベレベいは
ＶＳＳレベルに充放電される上位ビット線対の数を大幅
に減少させることができる。このため、第３実施例によ
ると消費電流か従来より減少するという効果を得ること
かできる。
第７図は本発明の第４実施例に係る半導体記憶装置の構
成図を示し、同図において、６０１は単位メモリセル、
６０２はメモリセル６０１の行方向を選択するワード線
であって、該ワード線６０１は第１０図に示すトランジ
スタＴＲのケートに相当する。
第７図において、６０３はメモリセル６０１から直接デ
ータの読み書きを行うビット線であって、第１０図に示
すトランジスタＴＲのドレインに接続されるものである
。２本一対のビット線６０３には、該ビット線６０３上
の微小電位を増幅するために、センス増幅器ＳＡか接続
されている。各ビット線６０３の端部には第１のスイッ
チ素子６０４の一端が接続され、該第１のスイッチ素子
６０４は前記メモリセル６０１を含むブロックを選択す
る信号線６０６により制御される。さらに第１のスイッ
チ素子６０４の他端には該第１のスイッチ素子６０４と
直列に第２のスイッチ素子６０５の一端が接続されてお
り、該第２のスイッチ素子６０５は、メモリセル６０１
の列方向を選択する列デコーダＹＳの出力信号６０７に
より制御される。第２のスイッチ素子６０５の他端には
、上位ビット線６０８か接続され、該上位ビット線６０
８の端部には第３のスイッチ素子６０９の一端か接続さ
れており、該第３のスイッチ素子６０９は、メモリセル
６０１の列方向を選択する列デコーダＹＳにより制御さ
れる。また各々の上位ビット線対６０８には１個ずつメ
イン増幅器ＭＡか接続され、第３のスイッチ素子６０９
の他端には共通データ線対６１０が接続されている。こ
の場合、複数対の上位ビット線対６０８に対して一対の
共通データ線対６１０が接続されている。
以下、第４実施例に係る半導体記憶装置の動作を第８図
に基づいて説明する。
ます、ワード線６０２が立ち上がり、メモリセル６０１
からビット線対６０３に微小電位があられれ、タイミン
グ１の時にセンス増幅器ＳＡが動作してビット線対６０
３の電位が増幅される。つぎにブロック選択信号６０６
が立ち上がり、さらに上位ビット線対Ａ６０８に対応す
るコラム選択信号線Ａ６０７か立ち上がる。この結果を
受けて上位ビット線対Ａ６０８と対応する第１及び第２
のスイッチ素子Ａ６０４．Ａ６０５の制御信号が立ち上
がり、ビット線対６０３と上位ビット線対Ａ６０８が電
気的に同レベルになる一方、上位ビット線対Ｂ６０８と
対応する第２のスイッチ素子Ｂ６０５の制御信号はロウ
レベルのままである。
即ちビット線対６０３と上位ビット線対Ｂ６０８は電気
的にオープンになるため、タイミング２に見られるよう
にビット線対６０３の電位は上位ビット線対Ａ６０８に
のみ転送され、タイミング３のときに、メイン増幅器Ｍ
Ａが活性化されて上位ビット線対Ａ６０８の電位はＶＣ
ＣＣＣレベルトＶＳＳレベルに増幅される一方、上位ビ
ット線対Ｂ６０８には電位差か現れないので初期状態の
ままである。
以上説明したように、第４実施例によると、列デコーダ
ＹＳにより第３のスイッチ素子６０９と同時に選択され
た上位ビット線対６０８にのみ下位ビット線対６０３の
信号か転送される。即ち選択された上位ビット線対６０
８のみがメイン増幅器ＭＡにより増幅されるので、従来
の多重化ビット線方式に比較してＶＣＣＣＣレベルトＶ
ＳＳレベルに充放電される上位ビット線対６０８の数を
大幅に減少させることかできる。このため、第４実施例
によると消費電流か従来より減少するという効果を得る
ことができる。
（発明の効果） 以上説明したように、請求項（１）〜（４）の発明によ
ると、列選択信号により選択される第２のビット線対の
みかメイン増幅器により増幅されるため、従来の多重化
ビット線方式と比較してＶＣＣＣＣレベルトＶＳＳレベ
ルに充放電される上位ビット線対の数を大幅に減少させ
ることができる。
このため、請求項（１）〜（４）の発明に係る半導体記
憶装置は、消費電流を従来より大きく減少させることが
できるので、その実用的効果は極めて太きい。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体記憶装置の構
成図、第２図は第１実施例の動作を示す波形図、第３図
は本発明の第２実施例に係る半導体記憶装置の構成図、
第４図は第２実施例の動作を示す波形図、第５図は本発
明の第３実施例に係る半導体記憶装置の構成図、第６図
は第３実施例の動作を示す波形図、第７図は本発明の第
４実施例に係る半導体記憶装置の構成図、第８図は第４
実施例の動作を示す波形図、第９図は従来の多重化ビッ
ト線方式の半導体記憶装置の構成図、第１０図は単位メ
モリセルの等価囲路図、第１１図はデータ線直交方式の
半導体記憶装置の構成図である。 ３０１．４０１．５０１　６０１・・・メモリセル３０
２．４０２，５０２．６０２・・・ワード線３０３．４
０３，５０３，６０３・・・ビット線（第１のビット線
） ３０４．４０４，５０４，６０４・・・第１のスイッチ
素子 ３０５．４０５，５０５，６０６・・・ブロック選択信
号 ３０６．４０６，５０８，６０８−・・上位ヒツト線（
第２のビット線） ３０７．４０７，５０９，６０５・・・第２のスイッチ
素子 ３Ｑ８．４０８，５１０，６１０・・・共通データ線 ５０６．６０７・・・列選択信号線 ５０７・・・論理素子 ６０９・・・第３のスイッチ素子 ＳＡ・−・センス増幅器 ＭＡ・・・メイン増幅器 ＹＳ・・・列デコーダ

Claims (4)

    【特許請求の範囲】
  1. （１）メモリセルに直接接続されデータを読み書きする
    第１のビット線と、 一対の前記第１のビット線に接続されるセンス増幅器と
    、 一対又は複数対の前記第１のビット線の端部に該第１の
    ビット線と同数個の第１のスイッチ素子を介して接続さ
    れる第２のビット線対と、複数対の前記第２のビット線
    対の端部に列選択信号により制御される第２のスイッチ
    素子を介して接続される共通データ線対と、 該共通データ線対の端部に接続されるメイン増幅器とを
    備えたことを特徴とする半導体記憶装置。
  2. （２）メモリセルに直接接続されデータを読み書きする
    第１のビット線と、 一対の前記第１のビット線に接続されるセンス増幅器と
    、 一対又は複数対の前記第１のビット線の端部に該第１の
    ビット線と同数個の第１のスイッチ素子を介して接続さ
    れる第２のビット線対と、一対の前記第２のビット線に
    接続され列選択信号により制御されるメイン増幅器と、 複数対の前記第２のビット線対の端部に前記列選択信号
    により制御される第２のスイッチ素子を介して接続され
    る共通データ線対とを備えたことを特徴とする半導体記
    憶装置。
  3. （３）メモリセルに直接接続されデータを読み書きする
    第１のビット線と、 一対の前記第１のビット線に接続されるセンス増幅器と
    、 一対又は複数対の前記第１のビット線の端部に、前記メ
    モリセルを有するブロックを選択する信号及び列選択信
    号を入力とする論理素子により制御される該第１のビッ
    ト線と同数個の第１のスイッチ素子を介して接続される
    第２のビット線対と、 一対の前記第２のビット線に接続されるメイン増幅器と
    、 複数対の前記第２のビット線対の端部に前記列選択信号
    により制御される第２のスイッチ素子を介して接続され
    る共通データ線対とを備えたことを特徴とする半導体記
    憶装置。
  4. （４）メモリセルに直接接続されデータを読み書きする
    第１のビット線と、 一対の前記第１のビット線に接続されるセンス増幅器と
    、 一対又は複数対の前記第１のビット線の端部に、前記メ
    モリセルを有するブロックを選択する信号により制御さ
    れる該第１のビット線と同数個の第１のスイッチ素子及
    び該第１のスイッチ素子に直列に接続され列選択信号に
    より制御される第２のスイッチ素子を介して接続される
    第２のビット線対と、 一対の前記第２のビット線に接続されるメイン増幅器と
    、 複数対の前記第２のビット線対の端部に前記列選択信号
    により制御される第３のスイッチ素子を介して接続され
    る共通データ線対とを備えたことを特徴とする半導体記
    憶装置。
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