JP3817409B2 - 集積化メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、セルフィールドの相対向する側にセンスアンプの設けられた集積化メモリに関する。
【０００２】
【従来の技術】
下記刊行物には、メモリセルが１−トランジスター／１−コンデンサータイプ型式である強誘電体のメモリ（ＦｅＲＡＭないしＲＡＭ）が記載されている。
【０００３】
H. Fujisawa et al.: The Charge-Share Modified (CSM) Precharge-Level Architecture for High-Speed and Low-Power Ferroelectric Memory, in IEEE Journal of Solid-State Circuits, Vol. 32, No. 5, May 1997, 第655頁以降。
【０００４】
蓄積コンデンサは、強誘電性の誘電体を有する。メモリセルは、ビット線とワード線の交点に配されている。ビット線は、ｎチャネルトランジスタを介して１つの共通のセンスアンプに接続されている。更に各ビット線は、ｐチャネルトランジスタを介して、ディスク電位に接続されており、このディスク電位には、各蓄積コンデンサの、選択トランジスタから離隔したほうの電極も接続されている。各ビット線のｎチャネルトランジスタ及びｐチャネルトランジスタの制御端子は、１つの列選択線路に接続されている。それと同時に、列選択線路を介して常に、ビット線路のうちの１つのみにアクセスがなされ、その後、このビット線路は該ビット線路のｎチャネルトランジスタを介してセンスアンプと導通接続される。その他の列選択線路は、低レベルに保持され、その結果、所属のビット線路がディスク電位に導通接続される。各ビット線路にてワード線のうちの１つの作動化の際メモリセルの選択トランジスタうちの１つが導通接続されるが、選択されていないビット線の蓄積コンデンサ内に記憶された状態は作用を受けない。というのも、ｐチャネルトランジスタを用いてコンデンサの２つの電極にディスク電位が加わるからである。強誘電性蓄積コンデンサを介して降下する０Ｖの電圧により、該強誘電性蓄積コンデンサの分極状態は変化されない。分極状態は、蓄積コンデンサの容量に影響を及ぼし、１つの所定の記憶されたロジック状態に相応する。
【０００５】
集積化メモリの場合、隣接するビット線とワード線の交点に配されたメモリセルは、連続するセルフィールドを形成する。各ビット線に１つの相応のセンスアンプを配属しなければならない場合、センスアンプを、セルフィールドの１つの側だけにではなく、交互にセルフィールドの相対向する側に設けると有利である。その場合、センスアンプのコンポーネントの配置のためにより多くのスペースが得られる。
【０００６】
集積化メモリの場合には屡々、複数の隣接するビット線が１つの共通の列にまとめられており、この１つの共通の列には１つの列選択線が配属されている。その際、複数の列選択線路のうちの１つが作動されると、センスアンプは、セルフィールドの両側で、相応の列のビット線と接続され、読出アクセスの際、アドレッシングされたメモリセルから当該のビット線上に読出された信号を増幅する。セルフィールドにおいて列選択線路の所要面積が過度に拡大しないようにするためには、列選択線路の数を制限しなければならない。他方では、列選択線路の数を制限するということは、各列選択線路に配属されるビット線の数が増加するということも意味する。つまり、各メモリアクセスの度毎に、多数のセンスアンプを同時に作動させなければならない。内容が読出アクセスの際に破壊されるメモリセルの場合、センスアンプは、今読出したデータの再読込に用いられる。従って通常は、選択されたビット線に接続されたすべてのセンスアンプを作動しなければならない。このことは、ＤＲＡＭｓ及びＦＲＡＭｓの場合に該当する。
【０００７】
【発明が解決しようとする課題】
本発明の基礎を成す課題は、列選択線路の数とビット線の数との比が同じ場合、換言すれば、セルフィールドにおいて列選択線路の所要面積が一定である場合、消費電力を公知手段に比して低減することができる前述の形式の集積化メモリを提供することである。
【０００８】
【課題を解決するための手段】
前記課題は、請求項１に記載の集積化メモリの構成要件により解決される。本発明の有利な実施形態及び発展形態は、従属請求項に記載されている。本発明の集積化メモリは、第１のスイッチング素子を有し、該第１のスイッチング素子を介して、各ビット線が所属のセンスアンプに接続されており、第２のスイッチング素子を有し、該第２のスイッチング素子を介して、スタンバイ電位に接続されている。各ビット線の第１、第２のスイッチング素子は、列選択線路に接続されている。第１のスイッチング素子及び第２のスイッチング素子のほかに付加的に当該メモリは、第３のスイッチング素子も有し、該第３のスイッチング素子を介して、各ビット線が同様にスタンバイ電位に接続されている。第１の制御線路は、第１ビット線のすべての第３のスイッチング素子の各１つの制御入力側に接続されており、前記の第３のスイッチング素子は、セルフィールドの第１の側におけるセンスアンプに配属されている。第２の制御線路は、第２のビット線のすべての第３のスイッチング素子の各１つの制御入力側に接続されており、前記の第２のビット線のすべての第３のスイッチング素子は、セルフィールドの第２の側におけるセンスアンプに配属されている。
【０００９】
要するに、本発明のメモリではビットの選択は、列選択線路を介して行われるだけでなく、付加的に第１，第２制御線路を介しても行われる。メモリの作動中、有利には、両制御線路のうちの１つのみを、所属の第３のスイッチング素子を非導通状態にするための電位にセットする。その場合、列選択線路を介して選択される列のすべてのビット線路が、第１のスイッチング素子を介して所属センスアンプと導通接続されているが、第３スイッチング素子が相応の制御線路を介して導通接続されているビット線路はなおもスタンバイ電位にセットされたままである。従って、両制御線路を介して、次のことを選択できる。すなわち、メモリアクセス時に１つの選ばれた列の第１又は第２ビット線にアクセスすべきかを選択できる。その際、相応して１つの列のビット線に配属されたセンスアンプの半部を同時に作動化しさえすればよい。従って、センスアンプの消費電力が半分だけ低減される。
【００１０】
センスアンプは、メモリアクセスの際には一般に、セルフィールドの両側に配されている相応の作動化線路を介して作動化しなければならないので、本発明では、その都度同時に両作動化線路のうち作動しなければならないのが１つだけである構成により、消費電力を格段に低減することができる。集積化メモリのセルフィールドは、屡々著しく大きな寸法を有し、センスアンプに対する作動化線路が所属のセルフィールドの全幅に亘って延びるので、作動化線路は著しく長い。亦、それの線路容量も相応に大きくなる。従って、作動化線路のリチャージには著しく多くの電力を必要とする。本発明は、メモリアクセスの際１つのセルフィールドの２つの作動化線路のうちの１つのみを作動化すればよいので、当該の著しい消費電力を半分だけ低減し得る。
【００１１】
本発明の実施形態によれば、当該の第３のスイッチング素子は、相応のビット線路の第１のスイッチング素子の、所属のセンスアンプのほうに向いた側に配されているのである。つまり、第３のスイッチング素子は、センスアンプと同様に、セルフィールドの縁辺に配されており、そこでは、セルフィールドの内部に配される場合より多くのスペースが確保できる。さらに、有利には、当該の列選択線路がワード線に実質的に並行に延びるようにするとよい。これにより、相応の線路の特にスペースを節減する配置構成が得られる。
【００１２】
本発明は、殊に強誘電性誘電体を有する蓄積コンデンサを備えた強誘電性メモリに適する。但し、次のような他のメモリにも適用可能である、即ち、選択トランジスタが導通状態であって所属のビット線がスタンバイ電位にセットされた場合にメモリセルのアクセスが阻止されるような他のメモリにも適用可能である。
【００１３】
【実施例】
次に、本発明の実施例を図を用いて詳述する。
【００１４】
図１は、タイプ型式ＦＲＡＭの本発明の集積化メモリの一部を示す。この集積化メモリは、１つのメモリセルフィールドＡＲにて多数のメモリセルＭＣを有し、それらの多数のメモリセルＭＣのうち１つだけを示してある。各メモリセルＭＣは、１つの選択トランジスタＴ及び強誘電性誘電体を有する蓄積コンデンサＣを有する。メモリセルＭＣは、ビット線ないしビット線路ＢＬｉ，ｂＢＬｉとワード線ＷＬｉとの交点にて配置されている。各メモリセルＭＣの蓄積コンデンサＣの一方の電極はスタンバイ電位ＶＳＴＢに接続され、他方の電極は選択トランジスタＴを介して所属のビット線路に接続されている。選択トランジスタＴのゲートは、所属のワード線に接続されている。メモリは、多数のビット線及びワード線を有する。図１中には、ワード線が１つだけと、１つの列を形成する４つのビット線対が示してあり、前記の１つの列には１つの共通の列選択線路ＬＣＳＬＫが割当てられている。図１には示してない他のビット線もまた、同様に夫々各４つのビット線対を有する列にまとめられている。前記のさらなる列は、図１に示す列と同様に構成されている。ワード線ＷＬｉは、図１には示してない行デコーダの出力側に接続されている。列選択線路ＬＣＳＬＫは、同じく図示してない列デコーダの出力側に接続されている。
【００１５】
各ビット線対ＢＬｉ，ｂＢＬｉには１つのセンスアンプＳＡが配属されている。ビット線対は、所謂“インターリーブドビット線アーキテクチャ”“Interleaved Bitleitungsarchitektur”に配されている。換言すれば、隣接するビット線対のセンスアンプＳＡは、セルフィールドＡＲの相対向する縁辺に交互に配されている。これにより、各センスアンプＳＡの実現のため、すべてのセンスアンプＳＡをセルフィールドＡＲの同じ側に配した場合より、多くのスペースを利用できるようになる。
【００１６】
各ビット線は、ｎチャネル型の第１のトランジスタＡを介して所属のセンスアンプＳＡと接続されている。セルフィールドＡＲの両縁辺にて、ワード線ＷＬｉに並列に、スタンバイ電位ＶＳＴＢに対する各１つの線路が延びている。第１のトランジスタＡには、ｐチャネル型の第２のトランジスタＢが配属されており、この第２のトランジスタＢは夫々のビット線を、所属のセンスアンプＳＡから離隔したほうの側でスタンバイ電位ＶＳＴＢと接続し、夫々のビット線対の他方のビット線と接続する。更に各センスアンプＳＡにｎチャネル型の第３のトランジスタＣが配属されており、この第３のトランジスタＣは、同様に、センスアンプＳＡに配属されたビット線の各々をスタンバイ電位ＶＳＴＢと接続し、かつ、相互に接続する。各センスアンプＳＡには、ｎチャネル型式の第４のトランジスタＤも配属されており、この第４トランジスタＤは、センスアンプＳＡに配属された２つのビット線をプリチャージ電位ＶＰＲＥと接続する。
【００１７】
ビット線に対して並行に、列選択線路ＬＣＳＬＫが延びている。この列選択線路ＬＣＳＬＫは、セルフィールドの縁辺にて、所属の列の第１トランジスタＡ及び第２トランジスタＢの制御端子に接続されている。更に、第１の制御線路ＳＴＢｂ及び第２の制御線路ＳＴＢｔが設けられており、これらの制御線路は、ワード線路ＷＬｉに並行に配されており、セルフィールドＡＲの夫々の側に配されているすべての列の第３のトランジスタＣの制御端子に接続されている。
【００１８】
更に、メモリは、第１のプリチャージ制御線路ＰＲＥｂ及び第２のプリチャージ制御線路ＰＲＥｔを有し、それらのプリチャージ制御線路は、セルフィールドＡＲの上方ないしは下方の縁辺に配され、かつ、そこに配されたすべての列の第４のトランジスタＤに接続されている。各列選択線路ＬＣＳＬＫは、夫々、各セルフィールドＡＲ内で各列の４つのビット線対のみに配属されているのに対し、第１の制御線路ＳＴＢｂ及び第１のプリチャージ制御線路ＰＲＥｂは、すべてのビット線対ＢＬｉ，ｂＢＬｉに配属されており、これらのすべてのビット線対は、セルフィールド縁辺にて上方に配されたセンスアンプＳＡに接続されている。第２の制御線路ＳＴＢｔ及び第２のプリチャージ制御線路ＰＲＥｔはセルフィールドＡＲのすべてのビット線対に配属されており、それらのセルフィールドＡＲのすべてのビット線対は、セルフィールド縁辺にて下方に配されたセンスアンプＳＡに接続されている。
【００１９】
図１に示すメモリの動作は次の通りである：
複数の列のうちのいずれもが選択されない限り、すべての列選択線路ＬＣＳＬＫは低い電位をとり、第１のトランジスタＡは非導通状態であり、第２のトランジスタＢは導通状態にある。従って、セルフィールドＡＲの縁辺におけるビット線ＢＬｉ，ｂＢＬｉは、センスアンプＳＡから減結合されており、スタンバイ電位ＶＳＴＢにセットされる。更に、すべてのワード線ＷＬｉが低い電位にセットされ、メモリセルＭＣの選択トランジスタＴが非導通状態にセットされる。
【００２０】
メモリへの読出アクセスの際、列選択線路ＬＣＳＬＫのうちの１つが、印加された列アドレスに依存して高電位にセットされ、その結果、当該の列の第１トランジスタＡが導通接続され、当該の列の第２のトランジスタＢは非導通にされる。同時に、制御線路ＳＴＢｂ、ＳＴＢｔのうちの一方は高いレベルをとり、その他方は、低いレベルをとる。所属の制御線路ＳＴＢｂないしＳＴＢｔが高電位をとる第３のトランジスタにより、次のことが達成される。即ち、第１トランジスタＡが導通状態であっても、所属のビット線路ＢＬｉ，ｂＢＬｉがスタンバイ電位ＶＳＴＢにセットされたままであることが達成される。従ってスタンバイ電位ＶＳＴＢは、当該のビット線の相応のメモリセルＭＣに対して、蓄積コンデンサＣの両電極に加わり、当該のメモリセルの記憶されたロジック状態が影響を受けることはない。
【００２１】
更に、それの所属の制御線路ＳＴＢｂ，ＳＴＢｔが低いレベルを有するプリチャージ制御線路ＰＲＥｂ，ＰＲＥｔが高いレベルにもたらされる。従って、それの第３のトランジスタＣを介してスタンバイ電位ＶＳＴＢに導通接続されているビット線は、それの第４のトランジスタＤを介してプリチャージ電位ＶＰＲＥに導通接続されている。ワード線ＷＬｉのうちの１つが作動化される前に、第４のトランジスタＤが再び阻止される。こうするためには、所属のプリチャージ線路ＰＲＥｂ，ＰＲＥｔが再び低いレベルをとる。それにひきつづいて、ワード線ＷＬｉのうちの１つが高いレベルにセットされることにより、各ビット線対ＢＬｉ，ｂＢＬｉに対して、メモリセルＭｃのうちの１つの選択トランジスタＴが導通接続される。
【００２２】
所属の列選択線路ＬＣＳＬＫが低いレベルを有するメモリセルＭＣのメモリ内容は、メモリアクセスの際に影響を受けることはない。それというのは、所属のビット線が第２のトランジスタＢを介してスタンバイ電位ＶＳＴＢに導通接続されているからである。更に、所属の列選択線路ＬＣＳＬＫは高いレベルを有しかつ所属の制御線路ＳＴＢｂ、ＳＴＢｔが高いレベルを有するメモリセルのメモリ内容は影響を受けない。即ち、その所属の制御線路もまた、導通している第１のトランジスタＡと導通している第３のトランジスタＣを介してスタンバイ電位ＶＳＴＢに接続されているからである。読出アクセスは次のようなメモリセルＭＣに対してのみ行なわれる。即ち、所属の列選択線路ＬＣＳＬＫが高いレベルを有しかつ所属の制御線路ＳＴＢｂ，ＳＴＢｔが低いレベルを有するメモリセルＭＣに対してのみ行なわれる。前記のメモリセルに対して、導通している第１のトランジスタＡ及び第４のトランジスタＤを介して、相応のビット線が、プリチャージ電位にプリチャージされている。その際、当該のメモリセルＭＣの相応の蓄積コンデンサＣの一方の電極にはプリチャージ電位ＶＰＲＥが加わると同時に、選択トランジスタＴから離隔したほうの蓄積コンデンサＣの電極にはスタンバイ電位ＶＳＴＢが加わる。最後に述べたメモリセルＭＣでは蓄積コンデンサＣにおける電圧が０Ｖに等しくないので、当該のメモリセルの読出が行なわれる。最後に述べたメモリセルＭＣ内に記憶されたロジック状態に応じて、該メモリセルＭＣに接続されたビット線の電位が異なる作用を受ける。その結果相応の差信号が、所属のセンスアンプＳＡの両入力側に生じる。センスアンプＳＡは、前記の差信号を増幅し、集積化メモリ外へ向って転送する。それと同時に、増幅された差信号はセンスアンプＳＡにより、読出の際に読出されてメモリ内容が破壊されたメモリセルＭＣに再び書込まれる。
【００２３】
セルフィールドＡＲの上縁辺に配されている、図１に示すメモリにおけるすべてのセンスアンプＳＡに、第１の作動化線路Ｓｂが配属されており、セルフィールドＡＲの下方縁辺におけるセンスアンプＳＡには第２の作動化線路Ｓｔが配属されている。メモリアクセス中、作動化線路Ｓｂ，Ｓｔを介して次のようなセンスアンプＳＡのみが作動化される。則ち、所属のビット線ＢＬｉ，ｂＢＬｉに対してアクセスを行なうべきセンスアンプＳＡのみが作動化される。更にセンスアンプＳＡの作動化のために、センスアンプＳＡに所属の列選択信号ＬＣＳＬＫが供給され、その結果セルフィールドＡＲの下方縁ないし上方縁におけるすべてのセンスアンプＳＡが同時に作動される訳ではなく、次のようなセンスアンプＳＡのみが作動化される。則ち、セルフィールドＡＲの相応の側に配されており、更に、そのつどアドレッシングされた列に配属されたアンプＳＡのみが作動化される。本実施例のメモリでは、センスアンプＳＡの作動化は、アンドゲートＡを用いて行なわれ、該アンドゲートＡの出力側は、相応のセンスアンプＳＡの作動化入力側と接続されており、アンドゲートＡの第１入力側は、夫々の列選択線路ＬＣＳＬＫに接続され、それの第２入力側は相応の上方の作動化線路Ｓｂないし下方の作動化線路Ｓｔに接続されている。
【００２４】
要するにここで述べたメモリでは、列選択線路ＬＣＳＬＫを介して同時に選択されるビット線対ＢＬｉ，ｂＢＬｉは、常に４つである。次いで、制御線路ＳＴＢｂ，ＳＴＢｔを介して、それらの４つの選択されたビット線対のうちの２つのさらなるサブ選択が行なわれる。それから、作動化線路Ｓｂ，Ｓｔを介して、当該のビット線対に配属された２つのセンスアンプＳＡのみが作動化される。そのため本発明のメモリでは、列選択線路ＬＣＳＬＫのうちの１つに配属されたビット線路の数は、メモリアクセスの際に同時に作動化されるべきセンスアンプＳＡの数とは相違する。１つの共通の列選択線路ＬＣＳＬＫに配属されるビット線の数は、セルフィールドＡＲ内で必要な列選択線路の総数ひいては列選択線路の所要面積を決定するが、前記のようにして、本発明によってこのビット線の数を、同時に作動化すべきセンスアンプＳＡの数の２倍に選択することができる。
【００２５】
セルフィールドＡＲの上方縁及び下方縁におけるセンスアンプＳＡはそれぞれ、異なった時点で作動化される異なる作動化線路Ｓｂ，Ｓｔに配属されているので、それのそのつどリチャージすべき線路容量は、両作動化線路を同時に作動化した場合の半分に過ぎない。これにより、メモリの消費電力の顕著な低減が行なわれ得る。それというのは、セルフィールドＡＲの寸法は屡々非常に大きく、この理由から作動化線路Ｓｂ，Ｓｔが著しく長くなるからである。
【００２６】
本発明の他の実施例では、該メモリが２つの動作モードを有するように構成することも できる。その際にはメモリは、第１の動作モードでは図１に基づいて説明したメモリのように機能し、第２の動作モードでは、両制御線路ＳＴＢｂ，ＳＴＢｔ、両プリチャージ制御線路ＰＲＥｂ，ＰＲＥｔおよび両作動化線路Ｓｂ，Ｓｔがその都度同時に作動化または非作動化され、第２の動作モードでは１つの列のすべてのビット線路対に対して同時にメモリアクセスが行われるように構成される。その際、第１の動作モードでは、複数の列のうちの１つへのアクセスの際にアクティブになるセンスアンプＳＡの数は、第２の動作モードでアクティブになるセンスアンプＳＡの数の半分である。要するに、この実施例では、制御線路、プリチャージ制御線路及び作動化線路を用いて、種々のデータ幅及びメモリの種々の消費電力を両動作モードにて達成できる。
【００２７】
本発明の他の実施例では、第３トランジスタを、第１トランジスタＡの、夫々のセンスアンプＳＡから離隔したほうの側で、即ち、セルフィールドＡＲ内に配することも可能である。勿論、セルフィールドＡＲ内で利用できるスペースは一般に、それの縁ないし縁辺におけるより遙かに少ない。
【００２８】
図２は、図１に示すメモリの異なったセクションを示す。図示されているのは、２つの隣接するセルフィールドＡＲ１，ＡＲ２及び各セルフィールド内の各１つのビット線対ＢＬｉ，ｂＢＬｉである。図２から明らかなように、それぞれ１つのセンスアンプＳＡ（そのうちの１つだけを図２に示す）が、２つのセルフィールドＡＲ１，ＡＲ２におけるビット線対に配属されている。同一のセンスアンプＳＡに接続されたビット線対ＢＬｉ，ｂＢＬｉにはそれぞれ異なる列選択線路ＬＣＳＬＫが配属されている。さらに亦、図２から明らかなように、各センスアンプＳＡに配属された第３のトランジスタＣ及び第４のトランジスタＤは、同様に各２つのビット線対に配属されている。
【００２９】
【発明の効果】
本発明によれば、列選択線路の数とビット線の数との比が同じ場合、換言すれば、セルフィールドにおける列選択線路の所要面積が一定である場合、消費電力が公知手段に比して低減され得る前述の形式の集積化メモリを実現することができるという効果が奏される。
【図面の簡単な説明】
【図１】 本発明の集積化メモリの１つのセルフィールドのセクションの概要図。
【図２】 図１の集積化メモリの２つの隣接するセルフィールドの図１とは異なったセクションを示す概要図。
【符号の説明】
Ａ トランジスタ、 ＡＲ セルフィールド、 Ｂ トランジスタ、 ＢＬｉビット線、 ｂＬｉ ビット線、 Ｃ 蓄積コンデンサ、トランジスタ、 Ｄ トランジスタ、 ＬＣＳＬＫ 列選択線路、 ＰＲＥｂ プリチャージ線路、 ＰＲＥｔ プリチャージ線路、 ＭＣ メモリセル、 Ｓｂ 作動化線路、 Ｓｔ 作動化線路、 ＳＴＢｂ 制御線路、 ＳＴＢｔ 制御線路、 ＳＡ センスアンプ、 Ｔ 選択トランジスタ、 ＶＰＲＥ プリチャージ電位、 ＶＳＴＢ スタンバイ電位、 ＷＬｉ ワード線

Claims (1)

1. 集積化メモリにおいて、
   ・セルフィールド（ＡＲ）内において、第１のビット線（ＢＬ０，ｂＢＬ０，ＢＬ２，ｂＢＬ２）および第２のビット線（ＢＬ１，ｂＢＬ１，ＢＬ３，ｂＢＬ３）とワード線（ＷＬ１）との交点に配置されたメモリセル（ＭＣ）と、
   ・該メモリセル（ＭＣ）からビット線（ＢＬｉ，ｂＢＬｉ）に読み出されたデータを増幅するためのセンスアンプ（ＳＡ）と、
   ・第１のスイッチング素子（Ａ）と、
   ・第２のスイッチング素子（Ｂ）と、
   ・列選択線路（ＬＣＳＬｋ）と、
   ・第３のスイッチング素子（Ｃ）と、
   ・第１の制御線路（ＳＴＢｂ）と、
   ・第２の制御線路（ＳＴＢｔ）と、
   ・第４のスイッチング素子（Ｄ）と、
   ・第１のプリチャージ制御線路（ＰＲＥｂ）と、
   ・第２のプリチャージ制御線路（ＰＲＥｔ）とを有しており、
   該メモリセル（ＭＣ）のうち１つのアドレシング時に、所属のビット線がスタンバイ電位（ＶＳＴＢ）を有している限りは、該メモリセル（ＭＣ）のメモリ内容は影響されず、
   第１のビット線路ないしは第２のビット線路に所属するセンスアンプはそれぞれ、該セルフィールド（ＡＲ）の対向する側に配置され、
   前記第１のスイッチング素子（Ａ）を介して、各ビット線（ＢＬｉ，ｂＢＬｉ）は所属のセンスアンプ（ＳＡ）に接続されており、
   前記第１のスイッチング素子（Ａ）は、該第１のスイッチング素子（Ａ）の制御端子に第１の論理状態（１）が現れた場合に導通状態になり、
   前記第２のスイッチング素子（Ｂ）を介して各ビット線（ＢＬｉ，ｂＢＬｉ）は、第１のスイッチング素子（Ａ）の所属のセンスアンプ（ＳＡ）と反対側でスタンバイ電位（ＶＳＴＢ）に接続されており、
   前記第２のスイッチング素子（Ｂ）は、該第２のスイッチング素子（Ｂ）の制御端子に第２の論理状態（０）が現れた場合に導通状態になり、
   前記列選択線路（ＬＣＳＬｋ）はそれぞれ、第１のビット線（ＢＬ０，ｂＢＬ０，ＢＬ２，ｂＢＬ２）のうち少なくとも１つと、第２のビット線（ＢＬ１，ｂＢＬ１，ＢＬ３，ｂＢＬ３）のうち少なくとも１つと、前記センスアンプ（ＳＡ）の作動化入力端とに接続されており、
   前記第３のスイッチング素子（Ｃ）は、該当のビット線（ＢＬｉ，ｂＢＬｉ）の第１のスイッチング素子（Ａ）の、所属のセンスアンプ（ＳＡ）と向かい合う側に配置されており、
   前記第３のスイッチング素子（Ｃ）を介して、各ビット線（ＢＬｉ，ｂＢＬｉ）はスタンバイ電位（ＶＳＴＢ）に接続されており、
   前記第１の制御線路（ＳＴＢｂ）はそれぞれ、第１のビット線（ＢＬ０，ｂＢＬ０，ＢＬ２，ｂＢＬ２）のすべての第３のスイッチング素子（Ｃ）の１つの制御入力端に接続されており、
   前記第２の制御線路（ＳＴＢｔ）はそれぞれ、第２のビット線（ＢＬ１，ｂＢＬ１，ＢＬ３，ｂＢＬ３）のすべての第３のスイッチング素子（Ｃ）の１つの制御入力端に接続されており、
   前記第４のスイッチング素子（Ｄ）を介して、各ビット線路（ＢＬｉ，ｂＢＬｉ）はプリチャージ電位（ＶＰＲＥ）に接続されており、
   前記第１のプリチャージ線路（ＰＲＥｂ）はそれぞれ、第１のビット線路（ＢＬ０，ｂＢＬ０，ＢＬ２，ｂＢＬ２）のすべての第４のスイッチング素子（Ｄ）の１つの制御入力 端に接続されており、
   前記第２のプリチャージ線路（ＰＲＥｔ）はそれぞれ、第２のビット線路（ＢＬ１，ｂＢＬ２，ＢＬ３，ｂＢＬ３）のすべての第４のスイッチング素子（Ｄ）の１つの制御入力端に接続されていることを特徴とする、集積化メモリ。

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