KR100353500B1 - 센스 증폭기가 셀 어레이의 양단에 배열된 집적 메모리 - Google Patents

센스 증폭기가 셀 어레이의 양단에 배열된 집적 메모리 Download PDF

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Abstract

본 발명은 각 비트 라인(BLi, bBLi)이 해당 센스 증폭기(SA)에 연결되는 제 1 스위칭 소자들(A) 및 해당 센스 증폭기(SA)에서 멀리 떨어진 제 1 스위칭 소자(A) 단에서, 각 비트 라인은 스탠바이 전위(VSTB)에 연결되는 제 2 스위칭 소자들(B)을 포함하는 집적 메모리에 관한 것이다. 칼럼 선택 라인들(LCSLK)은 각각 제 1 비트 라인들(BL0, bBLO, BL2, bBL2) 중 적어도 하나와 제 2 비트 라인들(BL1, bBL1, BL3, bBL3) 중 하나에서 제 1 스위칭 소자들(A) 및 제 2 스위칭 소자들(B)의 제어 연결부에 연결된다. 각 비트 라인은 제 3 스위칭 소자들(C)을 통해서 스탠바이 전위(VSTB)에 연결된다. 제 1 제어 라인(STBb)은 제 1 비트 라인들의 모든 제 3 스위칭 소자들(C)에 연결되고, 제 2 제어 라인(STBt)은 제 2 비트 라인들의 모든 제 3 스위칭 소자들(C)에 연결된다.

Description

센스 증폭기가 셀 어레이의 양단에 배열된 집적 메모리 {INTEGRATED MEMORY HAVING SENSE AMPLIFIERS ARRANGED ON OPPOSITE SIDES OF A CELL ARRAY}
본 발명은 센스 증폭기들이 셀 어레이 양단에 배열된 집적 메모리에 관한 것이다.
『H. Fujisawa 등등: The charge-Share Modified(CSM) Precharge-LevelArchitecture for High-Speed and Low-Power Ferroelectric Memory, IEEE Journal of Solid-State Circuits, Vol.32, No 5, May 1997, page 655 ff』는 메모리 셀들이 하나의 트랜지스터/하나의 캐패시터 타입인 강유전성 메모리(FeRAM 또는 RAM)를 설명한다. 저장 캐패시터는 강유전체를 가진다. 메모리 셀들은 비트 라인들과 워드 라인들의 교차점에 배열된다. 비트 라인들은 n 채널 트랜지스터들을 통해서 공통 센스 증폭기에 연결된다. 또한, 각 비트 라인은 선택 트랜지스터에서 멀리 떨어진 각 저장 캐패시터의 전극도 연결되는 플레이트 전위에 p 채널 트랜지스터를 통해서 연결된다. 각 비트 라인의 n 채널 트랜지스터 및 p 채널 트랜지스터의 제어 연결부는 칼럼 선택 라인에 연결된다. 비트 라인 중 하나만이 칼럼 선택 라인들을 이용해서 동시에 액세스되서, 상기 비트 라인은 n 채널 트랜지스터를 통해서 센스 증폭기에 연결된다. 다른 선택 라인들은 저 레벨 상태로 남아 있어서, 해당 비트 라인들은 플레이트 전위에 연결된다. 비록, 워드 라인들 중 하나가 동작될 때, 각 비트 라인 상의 메모리 셀들의 선택 트랜지스터들 중 하나가 턴온 되지만, p 채널 트랜지스터들은 플레이트 전위가 캐패시터들의 두 전극들 상에 존재하게 되기 때문에, 선택되지 않은 비트 라인들의 저장 캐패시터들에 저장된 상태에는 영향이 없다. 강유전성 저장 캐패시터 사이의 0V 전압 강하는 전극을 바꾸지 않는다. 극성은 저장 캐패시터의 캐패시턴스에 영향을 주고 특정 저장된 논리 상태에 상응한다.
집적 메모리들에서, 인접한 비트 라인들 및 워드 라인들의 교차점에 배열된 메모리 셀들은 결합 셀 어레이들을 형성한다. 만일 각 비트 라인이 이 라인에 할당된 해당 센스 증폭기들을 포함해야 한다면, 단지 셀 어레이 일단에 센스 증폭기를 배열하는 것이 아니라 셀 어레이 양단에 교대로 배치하는 것이 바람직하다. 그러면, 센스 증폭기들의 소자들을 배열하기 위해 이용 가능한 공간이 더 넓어진다.
집적 메모리에서, 다수의 인접한 비트 라인들은 해당 칼럼 선택 신호를 가지는 공통 칼럼을 형성하기 위해 종종 결합된다. 만일 칼럼 선택 라인들 중 하나가 동작되면, 셀 어레이 양단의 센스 증폭기들은 해당 칼럼들에서 비트 라인들에 연결되고 읽기 액세스 동안, 이 비트 라인들 상에 번지 지정된 메모리 셀들로부터 판독된 신호들을 증폭한다. 셀 어레이의 칼럼 선택 라인들에 요구되는 면이 너무 넓지 않도록, 이 라인들의 수는 제한 되야 한다. 반면에, 칼럼 선택 라인들의 수를 제한하는 것은 각 칼럼 선택 라인이 해당 비트 라인들에 비해 상대적으로 많은 수를 가진다는 것을 의미한다. 이것은 메모리 액세스 동안, 다수의 센스 증폭기들이 동시에 동작되는 것을 요구한다. 더 많은 센스 증폭기들이 동시에 동작할수록, 집적 메모리의 전력 소비는 더 많아진다. 읽기 액세스 동안, 내용이 손상된 메모리 셀들에서, 센스 증폭기는 직전에 판독된 데이터를 다시 기록하기 위해 사용된다. 결과적으로, 선택된 비트 라인들에 연결된 모든 센스 증폭기들은 정상적으로 동작 되야 한다. 이것은 DRAM들 및 FRAM들에 대한 경우이다.
본 발명의 목적은 칼럼 선택 라인들의 수와 비트 라인들의 수가 같은 비율일 때, 즉 셀 어레이의 칼럼 선택 라인들에 요구되는 면이 일정할 때, 전력 소비는 공지된 기술과 비교해서 감소될 수 있는 집적 메모리를 제공하는 것이다.
도 1은 집적 메모리 내의 셀 어레이의 상세도.
도 2는 도 1의 집적 메모리 내의 두 개의 해당 셀 어레이들의 상세도.
*도면의 주요부분에 대한 부호 설명*
SA : 센스 증폭기 MC : 메모리 셀
VSTB : 스탠바이 전위 VPRE : 선충전 전위
STBb, STBt : 제어 라인 BLi, bBLi : 비트 라인
WLi : 워드 라인 LCSLK : 칼럼 선택 라인
A, B, C, D : 스위칭 소자 AR : 셀 어레이
T : 선택 트랜지스터 Sb, St : 동작 라인
이 목적은 청구 범위 1 항에 따른 집적 메모리로 달성된다. 본 발명의 바람직한 개선점들은 종속항들에서 다루어진다.
본 발명에 따른 메모리는 각 비트 라인이 해당 센스 증폭기에 연결되는 제 1 스위칭 소자들 및 각 비트 라인이 스탠바이 전위에 연결되는 제 2 스위칭 소자들을 포함한다. 각 비트 라인의 제 1 및 2 스위칭 소자들은 칼럼 선택 라인에 연결된다. 제 1 및 2 스위칭 소자들 이외에, 메모리는 각 비트 라인이 마찬가지로 스탠바이 전위에 연결되는 제 3 스위칭 소자들을 포함한다. 제 1 제어 라인은 셀 어레이의 제 1 단의 센스 증폭기들에 연결된 제 1 비트 라인들의 모든 제 3 스위칭 소자들의 각 제어 입력에 연결된다. 제 2 제어 라인은 셀 어레이의 제 2 단의 센스 증폭기들에 연결된 제 2 비트 라인들의 모든 제 3 스위칭 소자들의 각 제어 입력에 연결된다.
따라서, 본 발명에 따른 메모리에서, 비트 라인들은 칼럼 선택 라인들 및 제 1 및 2 제어 라인을 통해서 선택된다. 메모리 동작 동안 바람직하게, 두 개의 제어 라인들 중 하나에만 해당 제 3 스위칭 소자들을 억제시키는 전위가 인가될 수 있다. 이 때, 비록 칼럼 선택 라인을 통해서 선택된 칼럼에서 모든 비트 라인들이 제 1 스위칭 소자들을 통해서 해당 센스 증폭기에 연결되지만, 제 3 스위칭 소자들이 해당 제어 라인을 통해서 턴온 되는 이 비트 라인들은 계속해서 스탠바이 전위 상태이다. 이것은 메모리 액세스 동안, 두 개의 제어 라인들은 선택된 칼럼의 제 1 또는 2 비트 라인들이 액세스 되야 하는지 아닌지를 선택하기 위해 사용될 수있는 것을 의미한다. 그러므로, 이 때 칼럼의 비트 라인들에 해당 센스 증폭기들 중 절반만이 동시에 동작되는 것이 요구된다. 따라서, 센스 증폭기들의 전력 소비는 절반으로 감소된다.
메모리 액세스 동안, 센스 증폭기들은 일반적으로 셀 어레이의 양단에 배열된 해당 동작 라인들을 통해서 동작되는 것이 요구되기 때문에, 본 발명은 두 개의 동작 라인들 중 하나만이 동시에 동작되는 것이 요구된다는 사실 때문에 전력 소비를 상당히 감소시킬 수 있다. 집적 메모리들의 셀 배열들은 종종 아주 큰 치수를 가지고 센스 증폭기들의 동작 라인들은 해당 셀 어레이의 폭 전체를 넘기 때문에, 동작 라인들은 매우 길다. 라인 캐패시턴스 또한 높다. 이것은 아주 많은 양의 전력이 동작 라인들을 재충전하기 위해 필요하다는 것을 의미한다. 메모리 액세스 동안, 본 발명에서는 동작되는 셀 어레이에서 두 개의 동작 라인들 중 하나만이 허용되기 때문에, 이 상당히 많은 전력 소비가 절반으로 감소될 수 있다.
한 가지 개선점에 따르면, 제 3 스위칭 소자들은 해당 센스 증폭기에 접하고 있는 해당 비트 라인의 제 1 스위칭 소자 단에 배열된다. 이것은 센스 증폭기와 마찬가지로, 제 3 스위칭 소자들은 셀 어레이 내부보다 이용 가능한 공간이 더 많은 셀 어레이의 단부에 배열되는 것을 의미한다.
이것은 칼럼 선택 라인들이 기본적으로 비트 라인들에 평행하고, 제 1 및 2 제어 라인들이 기본적으로 워드 라인들에 평행할 때 바람직하다. 이것은 특히 해당 라인들의 배열 공간을 절약할 수 있다.
본 발명은 특히 강유전체를 가진 저장 캐패시터들을 포함하는 강유전성 메모리들의 사용에 적합하다. 그러나, 이것은 선택 트랜지스터가 턴온 되면서 스탠바이 전위가 해당 비트 라인에 인가될 때, 메모리 셀들이 전혀 액세스 되지 않는 다른 메모리들에 적용될 수 있다.
본 발명의 실시예들은 도면을 참조로 아래에 더 상세히 설명된다.
도 1은 본 발명에 따른 집적 FRAM 형 메모리의 상세도이다. 이 메모리는 셀 어레이(AR) 내의 다수의 메모리 셀들(MC)(예를 통해서, 도 1에 도시된 것 중 한 개의 셀만)을 가진다. 각 메모리 셀(MC)은 선택 트랜지스터(T)와 강유전체를 포함한 저장 캐패시터(C)를 가진다. 메모리 셀들(MC)은 비트 라인들(BLi, bBLi)과 워드 라인들(WLi)의 교차점에 배열된다. 각 메모리 셀(MC) 저장 캐패시터(C)의 한 전극은 스탠바이 전위(VSTB)에 연결되고, 다른 하나의 전극은 선택 트랜지스터(T)를 통해서 해당 비트 라인에 연결된다. 선택 트랜지스터(T)의 게이트는 해당 워드 라인에 연결된다. 메모리는 다수의 비트 라인들과 워드 라인들을 가진다. 그러나, 도 1에서는, 워드 라인들(WLi) 중 단지 하나 및 해당 공통 칼럼 선택 라인(LCSLK)을 가진 칼럼을 형성하는 네 개의 비트 라인 쌍이 도시된다. 다른 비트 라인들(도 1에서 도시되지 않음) 또한 각기 네 개의 비트 라인 쌍들을 가진 칼럼들을 형성하기 위해 결합된다. 이 추가 칼럼들은 도 1에서 도시된 칼럼들과 같은 설계이다. 워드 라인들(WLi)은 라인 디코더(도 1에 도시되지 않음)의 출력에 연결된다. 칼럼 선택 라인들(LCSLK)은 칼럼 디코더(역시 도시되지 않음)의 출력에 연결된다.
각 비트 라인 쌍(BLi, bBLi)은 해당 센스 증폭기(SA)를 가진다. 비트 라인 쌍은 소위 "삽입된 비트 라인 구조"로 배열된다. 이것은 해당 비트 라인 쌍을 위한 센스 증폭기들(SA)이 셀 어레이(AR)의 양단에 교대로 배열되는 것을 의미한다. 이것은 모든 센스 증폭기들(SA)이 셀 어레이(AR)와 같은 단에 배열되는 경우 보다 각 센스 증폭기(SA)를 배치하기 위한 공간을 더욱 활용하기 쉽게 만든다.
각 비트 라인(BLi, bBLi)은 n 채널형 제 1 트랜지스터(A)를 통해서 해당 센스 증폭기(SA)에 연결된다. 셀 어레이(AR)의 각각의 두 단에서, 스탠바이 전위(VSTB)를 위한 라인은 워드 라인들(WLi)과 평행하다. 제 1 트랜지스터들(A)은 해당 센스 증폭기(SA)에서 멀리 떨어진 단의 각 비트 라인을 스탠바이 전위(VSTB) 및 각 비트 라인 쌍의 다른 비트 라인에 연결하는 해당 p 채널형 제 2 트랜지스터(B)를 포함한다. 아울러, 각 센스 증폭기(SA)도 마찬가지로 센스 증폭기(SA)와 연결된 두 개의 각 비트 라인들이 스탠바이 전위(VSTB) 및 또 다른 스탠바이 전위에 연결하는 해당 n 채널형 제 3 트랜지스터(C)를 포함한다. 각 센스 증폭기(SA)는 또한 센스 증폭기(SA)와 연결된 두 개의 비트 라인들을 선충전 전위(VPRE)에 연결하는 해당 n 채널형 제 4 트랜지스터들(D)을 포함한다.
칼럼 선택 라인들(LCSLK)은 비트 라인들(BLi, bBLi)과 평행하다. 이 라인들은 셀 어레이 단에 있는 해당 칼럼의 제 1 트랜지스터(A) 및 제 2 트랜지스터(B)의 제어 접속부에 연결된다. 아울러, 워드 라인(WLi)과 평행하게 배열되고, 모든 칼럼들에서 셀 어레이(AR)의 각 단에 배열된 제 3 트랜지스터들(C)의 제어 접속부에 연결된 제 1 제어 라인(STBb) 및 제 2 제어 라인(STBt)이 있다. 메모리는 또한 셀 어레이(AR)의 상단부와 하단부에 배열되고, 모든 칼럼들에서 상단부와 하단부에 배열된 제 4 트랜지스터들(D)의 제어 접속부에 연결되는 제 1 선충전 제어라인(PREb) 및 제 2 선충전 제어 라인(PREt)을 가진다. 각 칼럼 선택 라인(LCSLK)은 셀 어레이(AR) 내의 각 칼럼의 각 네 개의 비트 라인 쌍에만 연결되는 반면에, 제 1 제어 라인(STBb) 및 제 1 선충전 제어 라인(PREb)은 셀 어레이 상단부에 배열된 센스 증폭기들(SA)에 연결되는 모든 비트 라인 쌍(BLi, bBLi)과 연결된다. 제 2 제어 라인(STBt) 및 제 2 선충전 제어 라인(PREt)은 셀 어레이의 하단부에 배열된 센스 증폭기들(SA)에 연결된 셀 어레이(AR) 내의 모든 비트 라인 쌍들에 연결된다.
도 1에 도시된 메모리의 동작 방식은 다음과 같다:
만일 어느 칼럼도 선택되지 않는다면, 모든 칼럼 선택 라인들(LCSLK)은 저 전위 상태이고, 따라서 제 1 트랜지스터들(A)은 오프 되고, 제 2 트랜지스터들(B)은 온 된다. 이것은 셀 어레이(AR) 단부의 비트 라인들(BLi, bBLi)은 센스 증폭기들(SA)로부터 분리되고 스탠바이 전위(VSTB) 상태라는 것을 의미한다. 또한, 모든 워드 라인들(WLi)은 저 전위 상태여서, 메모리 셀들(MC)내의 모든 선택 트랜지스터들(T)은 오프 된다.
메모리에 읽기 액세스하는 동안, 적용된 칼럼 번지를 토대로 고 전위가 칼럼 선택 라인들(LCSLK) 중 하나에 인가되어 , 이 칼럼의 제 1 트랜지스터들(A)은 턴온 되고 제 2 트랜지스터들(B)은 턴오프 된다. 동시에, 제어 라인들(STBb, STBt) 중 하나는 고 레벨이고, 다른 하나의 제어 라인은 저 레벨이다. 해당 제어 라인(STBb 또는 STBt)이 고 레벨인 제 1 트랜지스터들(A)이 온 일 때 조차도 제 3 트랜지스터들(C)은 해당 비트 라인들(BLi, bBLi)이 스탠바이 전위(VSTB) 상태로 있게 한다.이것은 이 비트 라인들의 적절할 메모리 셀들(MC)을 위한 스탠바이 전위(VSTB)가 저장 캐피시터(C)의 두 전극들에 인가되어서, 이 메모리 셀들의 저장된 논리 상태에 영향이 미치지 않는다.
또한, 해당 제어 라인(STBb, STBt)이 저 레벨인 이 선충전 제어 라인(PREb, PREt)은 고 레벨이 된다. 이것은 제 3 트랜지스터들(C)을 통해서 스탠바이 전위(VSTB)에 연결되지 않는 이 비트 라인들은 제 4 트랜지스터들(D)을 통해서 선충전 전위(VPRE)에 연결되는 것을 의미한다. 워드 라인들(WLi) 중 하나가 동작되기 전에, 제 4 트랜지스터들(D)은 해당 선충전 제어 라인(PREb, PREt)이 다시 저 레벨이 됨으로써 다시 턴오프 된다. 그 후에, 워드 라인들(WLi) 중 하나가 고 레벨이 되어서, 각 비트 라인 쌍(BLi, bBLi)에 대해, 메모리 셀들(MC) 중 하나의 선택 트랜지스터(T)가 턴온 된다.
해당 비트 라인들은 제 2 트랜지스터들(B)을 통해서 스탠바이 전위(VSTB)에 연결되기 때문에, 메모리 액세스 동안, 해당 칼럼 선택 라인(LCSLK)이 저 레벨인 메모리 셀들(MC)의 메모리 내용은 영향받지 않는다. 또한, 칼럼 선택 라인(LCSLK)은 분명히 고 레벨이지만, 해당 제어 라인(STBb, STBt)은 고 레벨인 메모리 셀들(MC)의 메모리 내용에는 영향이 없다. 이것은 이 메모리 셀들(MC)도 마찬가지로 동작 상태인 제 1 트랜지스터들(A) 및 턴온된 제 3 트랜지스터들(C)을 통해서 스탠바이 전위(VSTB)에 연결되기 때문이다. 읽기 액세스는 칼럼 선택 라인들(LCSLK)이 고 레벨이고 해당 제어 라인(STBb, STBt)이 저 레벨인 메모리 셀들(MC)에서만 가능하다. 이 메모리 셀들(MC)에 대해, 해당 비트 라인들은 턴온 상태인 제 1 트랜지스터들(A) 및 제 4 트랜지스터들(D)을 통해서 선충전 전위(VPRE)에 선충전되었다. 선택 트랜지스터(T)에서 멀리 떨어진 캐패시터들(C)의 전극은 스탠바이 전위(VSTB) 상태인 반면에, 메모리 셀들(MC)의 해당 저장 캐패시터(C) 중 하나의 전극은 선충전 전위(VPRE) 상태이다. 전술한 메모리 셀들(MC)의 경우에, 저장 캐패시터(C) 사이의 전압은 0V가 아니기 때문에, 이 메모리 셀들은 판독된다. 전술한 메모리 셀들(MC)에 저장된 논리 상태에 따라, 연결된 비트 라인들 상의 전위는 다른 방식들로 영향받는다. 결과적으로, 해당 차 신호가 해당 센스 증폭기(SA)의 두 개의 입력에서 생성된다. 센스 증폭기들(SA)은 이 차 신호들을 증폭시켜서, 집적 메모리 외부로 통과시킨다. 동시에, 증폭된 차 신호는 센스 증폭기들에 의해 판독된 메모리 셀들(MC)에 다시 쓰여지고, 판독 중에, 상기 메모리 내용은 파괴된다.
도 1에 도시된 메모리에서, 셀 어레이(AR)의 하단의 센스 증폭기들(SA)이 해당 동작 라인(St)을 가지는 반면에, 셀 어레이(AR)의 상단에 배열된 모든 센스 증폭기들(SA)은 해당 제 1 동작 라인(Sb)을 가진다. 메모리 액세스 동안, 동작 라인들(Sb, St)은 해당 비트 라인들(BLi, bBLi)이 액세스 되야하는 센스 증폭기들(SA)만을 동작시키는데 사용된다. 또한, 센스 증폭기들(SA)은 상기 증폭기들을 동작시키기 위해 해당 칼럼 선택 신호(LCSLK)가(에) 공급되어, 셀 어레이(AR)의 하단부와 상단부의 모든 센스 증폭기들(SA)이 동시에 동작되지 않고, 셀 어레이(AR)의 해당 단에 배열되고 개별적으로 번지 지정되는 칼럼과 부가적으로 연결되는 센스 증폭기들(SA)만 동작된다. 상기 실시예의 메모리에서, 센스 증폭기들(SA)은 출력이 해당센스 증폭기들(SA) 상의 동작 입력에 연결되고, 제 1 입력이 각 칼럼 선택 라인(LCSLK)에 연결되며 및 제 2 입력이 해당 상부 동작 라인(Sb) 또는 하부 동작 라인(St)에 연결되는 AND 게이트(A)에 의해 동작된다.
따라서, 설명된 메모리에서, 칼럼 선택 라인들(LCSLK)은 네 개의 비트 라인 쌍(BLi, bBLi)을 항상 동시에 선택하기 위해 사용된다. 그 다음에, 제어 라인들(STBb, STBt)은 이 네 개의 선택된 비트 라인 쌍 중 두 개의 추가의 하위 선택을 위해 사용된다. 다음에, 동작 라인들(Sb, St)은 이 비트 라인 쌍에 해당 두 개의 센스 증폭기들(SA)만을 동작시키기 위해 사용된다. 이런 이유로, 본 발명에 따른 메모리에서, 칼럼 선택 라인들(LCSLK) 중 하나에 해당 비트 라인들의 수는 메모리 액세스 동안, 동시에 동작되야 하는 센스 증폭기들(SA)의 수와 다르다. 이것은 본 발명은 동시에 동작되야하는 센스 증폭기들(SA)의 수의 2배가 선택되는 공통 칼럼 선택 라인(LCSLK)에 종속되는 비트 라인들의 수(이 수는 전체적으로 필요한 칼럼 선택 라인들의 수에 대해 중요해서, 셀 어레이(AR) 내의 칼럼 선택 라인들을 위를 요구되는 공간에 중요하다)를 허용하는 것을 의미한다.
셀 어레이(AR)의 상단부와 하단부의 센스 증폭기들(SA)은 각각 다르게 동작되는 다른 동작 라인들(Sb, St)에 할당되기 때문에, 각 경우에 재충전 되야하는 라인 캐패시터는 마치 두 동작 라인들이 동시에 동작되는 것처럼 절반이 충전된다. 셀 어레이들(AR)의 수치가 종종 매우 크고, 이런 이유로, 동작 라인들(Sb, St)은 매우 길기 때문에, 이것은 메모리의 전력 소비가 눈에 띠게 감소되는 결과를 가져온다.
본 발명의 다른 실시예에서, 메모리가 두 개의 동작 모드들을 가지는 것 또한 가능한데, 이 경우에, 제 1 동작 모드에서, 메모리는 도 1을 참조로 설명된 메모리처럼 동작하고, 제 2 동작 모드에서, 두 개의 제어 라인들(STBb, STBt), 두 개의 선충전 제어 라인들(PREb, PREt) 및 두 개의 동작 라인들(Sb, St)은 각각 동시에 동작되고 정지되어서, 제 2 동작 모드에서, 메모리 액세스는 칼럼내의 모든 비트 라인 쌍에 동시에 이루어진다. 제 1 동작 모드에서, 제 2 동작 모드의 경우처럼 칼럼들 중 하나에 접속하는 동안, 센스 증폭기들(SA) 중 절반이 동작 상태이다. 이렇게 해서, 상기 실시예에서, 제어 라인들, 선충전 제어 라인들 및 동작 라인들은 두 개의 동작 모드에서 메모리에 대한 다른 데이터 길이 및 다른 전력 소비를 달성하기 위해 사용될 수 있다.
본 발명의 다른 실시예들에서, 제 3 트랜지스터들(C)은 또한 각 센스 증폭기(SA)에서 멀리 떨어진, 즉 셀 어레이(AR) 내의 제 1 트랜지스터들(A) 단에 배열될 수 있다. 그러나, 일반적으로 단부에서보다는 셀 어레이(AR)에서 이용 가능한 공간이 훨씬 적다.
도 2는 도 1에서 도시된 집적 메모리의 또 다른 상세도이다. 두 개의 해당 셀 어레이들(AR1, AR2) 및 각 셀 어레이 내의 각 비트 라인 쌍(BLi, bBLi)을 도시한다. 센스 증폭기(SA)(도 2에 도시된 것 중 단지 한 개)가 두 개의 셀 어레이(AR1, AR2)로 이루어진 각 비트 라인 쌍에 연결되는 것이 도 2에서 확인된다. 동일 센스 증폭기(SA)에 연결된 비트 라인 쌍(BLi, bBLi)은 각각 상기 비트 라인 쌍과 연결된 다른 칼럼 선택 라인들(LCSLK)을 가진다. 도 2는 또한 각 센스증폭기(SA)와 연결된 제 3 트랜지스터들(C) 및 제 4 트랜지스터들(D)도 두 개의 각 비트 라인 쌍과 연결되는 것을 나타낸다.
본 발명은 칼럼 선택 라인 수와 비트 라인 수가 같은 비율일 때, 전력 소비가 감소되는 효과를 가진다.

Claims (5)

  1. 집적 메모리에 있어서,
    - 셀 어레이(AR)의 워드 라인들(WLi)과 제 1 비트 라인들(BL0, bBL0, BL2, bBL2) 및 제 2 비트 라인들(BL1, bBL1, BL3, bBL3)의 교차점에 배열되는 메모리 셀들(MC)을 포함하는데, 메모리 셀들(MC) 중 하나가 번지 지정될 때, 상기 해당 비트 라인이 스탠바이 전위(VSTB) 상태이면, 상기 메모리 내용은 영향을 받지 않으며;
    - 상기 비트 라인들(BLi, bBLi) 상의 상기 메모리 셀들(MC)로부터 판독된 데이터를 증폭하며, 상기 제 1 및 2 비트 라인들에 연결되고 각각 상기 셀 어레이(AR)의 양단에 배열되는 센스 증폭기들(SA);
    - 상기 각 비트 라인(BLi, bBLi)을 상기 해당 센스 증폭기(SA)에 연결하고, 제 1 논리 상태(1)가 그 제어 연결부에 나타날 때, 온 되는 제 1 스위칭 소자들(A);
    - 상기 해당 센스 증폭기(SA)에서 멀리 떨어진 상기 제 1 스위칭 소자(A) 단에서 상기 각 비트 라인(BLi, bBLi)을 상기 스탠바이 전위(VSTB)에 연결하고, 제 2 논리 상태(0)가 상기 제어 연결부에 나타날 때, 온 되는 제 2 스위칭 소자들(B);
    - 상기 제 1 비트 라인들(BL0, bBL0, BL2, bBL2) 중 적어도 하나와 상기 제 2 비트 라인들(BL1, bBL1, BL3, bBL3) 중 하나의 상기 제 1 스위칭 소자들(A) 및 상기 제 2 스위칭 소자들(B)의 상기 제어 연결부에 각각 연결되는 칼럼 선택 라인들(LCSLK);
    - 상기 각 비트 라인(BLi, bBLi)을 상기 스탠바이 전위(VSTB)에 연결하는 제 3 스위칭 소자들(C);
    - 상기 제 1 비트 라인들(BL0, bBL0, BL2, bBL2)의 상기 모든 제 3 스위칭 소자들(C)의 각 제어 입력에 연결되는 제 1 제어 라인(STBb); 및
    - 상기 제 2 비트 라인들(BL1, bBL1, BL3, bBL3)의 상기 모든 제 3 스위칭 소자들(C)의 상기 각 제어 입력에 연결되는 제 2 제어 라인(STBt)을 포함하는 것을 특징으로 하는 집적 메모리.
  2. 제 1 항에 있어서,
    상기 제 3 스위칭 소자들(C)은 상기 해당 센스 증폭기(SA)에 접하고 있는 상기 해당 비트 라인(BLi, bBLi)의 상기 제 1 스위칭 소자(A) 단에 배열되는 것을 특징으로 하는 집적 메모리.
  3. 제 1 또는 2 항에 있어서,
    상기 칼럼 선택 라인들(LCSLK)은 상기 비트 라인들(BLi, bBLi)에 평행하고, 상기 제 1 제어 라인들(STBb) 및 상기 제 2 제어 라인들(STBt)은 상기 워드 라인들(WLi)에 평행한 것을 특징으로 하는 집적 메모리.
  4. 제 1 또는 2 항에 있어서,
    - 상기 각 비트 라인(BLi, bBLi)을 선충전 전위(VPRE)에 연결하는 제 4 스위칭 소자들(D);
    - 상기 제 1 비트 라인들(BL0, bBL0, BL2, bBL2)의 상기 모든 제 4 스위칭 소자들(D)의 각 제어 입력에 연결되는 제 1 선충전 제어 라인(PREb); 및
    - 상기 제 2 비트 라인들(BL1, bBL1, BL3, bBL3)의 상기 모든 제 4 스위칭 소자들(D)의 각 제어 입력에 연결되는 제 2 선충전 제어 라인(PREt)을 포함하는 것을 특징으로 하는 집적 메모리.
  5. 제 1 또는 2 항에 있어서,
    상기 집적 메모리는 상기 각 메모리 셀들(MC)이 강유전체를 가진 선택 트랜지스터(T) 및 저장 캐패시터(C)를 포함하는 강유전성 메모리인 것을 특징으로 하는 집적 메모리.
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