KR100385363B1 - 반도체메모리 - Google Patents

Abstract

정보리드 및 리라이트 중 어느때라도 강유전체 커패시터의 피로가 없는 고신뢰성의 불휘발 메모리에 관한 것으로써, 통상동작중의 분극반전에 의한 강유전체 커패시터의 열화가 없고 또한 예기치 않은 전원오프시에도 최신정보가 불휘발정보로써 유지되는 고집적·고신뢰성의 불휘발 메모리를 제공하기 위해, 직렬접속한 2개의 커패시터와 그 접속점을 소오스 또는 드레인의 한쪽으로 하는 전계효과 트랜지스터를 갖는 메모리셀을 비트선과 워드선과의 교점에 매트릭스 형상으로 배치해서 구성한 반도체 메모리에 있어서, 커패시터의 적어도 한쪽은 강유전체를 절연막으로 하는 커패시터이고, 2개의 커패시터의 접속점과는 다른 측의 전극은 각각 전원전위 및 접지전위의 플레이트에 접속되어 있고, 전원전위의 플레이트에는 강유전체 커패시터가 접속되어 있는 구성으로 하였다.

이것에 의해, 리드 및 라이트 동작에 수반하는 강유전체 커패시터의 열화가 완화되고, 또 예기치 않은 전원 오프에 대해서도 안정하계 불휘발 정보로써 유지할 수 있는 고신뢰의 불휘발 메모리를 얻을 수 있는 효과가 있다.

Description

반도체 메모리

본 발명은 강유전체 커패시터를 사용한 불휘발 메모리에 관한 것으로써, 특히 정보리드 및 리라이트 중 어느때라도 강유전체 커패시터의 피로가 없는 고신뢰성의 불휘발 메모리에 관한 것이다.

강유전체를 사용한 메모리, 페로 일렉트릭 랜덤 액세스 메모리 (FERAM) 은 강유전체의 분극방향에서 기억을 실행하는 불휘발 메모리이다. 그러나, 종래의 강유전체 메모리는 정보 라이트시에는 물론, 정보 리드시에도 분극이 반전하고, 그때마다 강유전체막이 피로하므로 정보 리라이트 및 리드의 허용회수가 예를 들면 다이나믹 랜덤 액세스 메모리에 비해 현저하게 제한된다는 문제점이 있었다. 또, 분극반전에는 일정한 시간을 요하므로 그만큼 동작시간이 늦어지는 문제도 있었다.

분극반전에 따르는 강유전체막의 열화 및 리드속도의 저하의 문제를 해결하는 방법으로써, 일본국 특허공개공보 평3-283176호에는 다음의 방법이 제안되어 있다. 제 15 도의 어레이 구성에 도시한 바와 같이, 통상의 동작시에는 플레이트선을 예를 들면 Vcc로 해서 DRAM으로써 사용하고, 전원을 오프하기 전에 FERAM 라이트 동작에 의해 불휘발정보로써 저장한다. 플레이트선을 Vcc 로 하면 축적부의 전위 0 또는 Vcc 에 대해서 어떠한 경우라도 정보가 반전되는 일이 없고, 따라서 강유전체 커패시터의 열화의 문제를 회피할 수 있고 리드속도의 저하도 없다. 다음에, 전원을 온 할 때 FERAM 동작에 의해 불휘발정보를 리드하면 실효적으로 불휘발 메모리로써 기능시킬 수 있다.

그러나, 상기 DRAM, FERAM 양용방식에서는 휘발정보에서 불휘발정보로의 변환동작이 복잡하다는 문제가 있었다. 즉, 모든 메모리셀에 대해서 먼저 DRAM동작으로 정보를 리드한 후, 그 정보에 대응해서 FERAM 동작으로 불휘발정보로써 저장할 필요가 있다. 특히, 불의의 사고에 의해 전원이 오프상태로 되었을 경우, 이상의 변환동작을 신속히 종료시키는 것은 극히 곤란하다. 상기 방식에 있어서, DRAM으로써 사용하고 있는 기간에는 강유전체의 분극은 모두 1방향으로 일치되어 있으므로, 불의의 전원 오프에 따라 기억정보가 모두 손실되어버리게 된다.

본 발명의 목적은 이와 같은 문제점을 개선하고, 통상동작중의 분극반전에 의한 강유전체 커패시터의 열화가 없고 또한 예기치 않은 전원오프시에도 최신정보가 불휘발정보로써 유지되는 고집적·고신뢰성의 불휘발 메모리 (강유전체 메모리) 를 제공하는 것이다.

직렬접속한 2개의 커패시터와 그 접속점을 소오스 또는 드레인 영역의 한쪽으로 하는 MOS 트랜지스터에 의해 메모리셀을 구성한다. (제 1 도). 이 2개의 커패시터 중, 적어도 하나를 강유전체 커패시터로 한다. 2개의 커패시터의 플레이트 전극은 각각 전위 Vcc 및 0V에 고정되고, 적어도 전위 Vcc 측은 강유전체 커패시터의 플레이트 전극에 접속한다. 통상동작중에는 상기 접속점을 축적노드로 하는 DRAM으로써 동작시킨다. 전원이 온일 때에는 Vcc 측의 플레이트를 0V에서 Vcc 까지 승압할 때 발생하는 상기 접속점의 전위 변동량으로부터 전원 온 전에 강유전체 커패시터의 분극방향으로써 유기되어 있던 정보를 검지한다. 전원 오프시에는 Vcc 측의 플레이트를 Vcc 에서 0V로 떨어뜨리는 것에 의해 축적전위로써의 휘발정보를 분극방향으로써의 불휘발정보로 변환시킨다.

통상동작중에는 Vcc 플레이트의 커패시터와 0V플레이트의 커패시터를 겸비한 DRAM으로써 작용한다. 따라서, 커패시터로써 강유전체 커패시터를 적용해도 축적전위 0V 또는 Vcc 에 대해서 강유전체막의 분극방향은 반전시키지 않고, 강유전체 커패시터의 열화가 없다. 전원을 오프하는 경우에는 메모리 어레이에 공통의 Vcc측의 플레이트를 0V로 떨어뜨리는 것만으로도 휘발정보에서 불휘발정보로의 변환동작을 일괄해서 실행할 수 있다. 따라서, 예기치 않은 전원오프에 대해서도 고신뢰로 변환동작을 실행할 수 있다. 또한, 플레이트를 플레이트선으로써 분할할 필요가 없으므로, 고집적의 불휘발 메모리가 실현된다. 즉, 본 발명에 의하면 고집적·고신뢰성의 불휘발 메모리를 실현할 수 있다.

[실시예 1]

제 1 도는 강유전체 메모리의 셀어레이의 구성을 나타낸 본 발명의 1실시예이다. 메모리셀, 예를 들면 MC1, 1 은 2개의 커패시터 CP1,1 및 CF1,1, 스위칭 전계효과 트랜지스터 SW1,1 으로 이루어진다. 제 1 도에 있어서는 CP1,1 이 상유전체를 절연막으로 하는 커패시터이고, CF1,1 이 강유전체를 절연막으로 하는 강유전체 커패시터이다. 상유전체 커패시터CP1,1 의 플레이트PL0 는 다른 메모리셀의 상유전체 커패시터의 플레이트와 공통접속되어 있다. 한편, 강유전체 커패시터 CF1,1 의 플레이트PL1 은 다른 메모리셀의 강유전체 커패시터의 플레이트와 공통접속되어 있다. 이상과 같은 메모리셀로 구성되는 어레이의 구성은 잘 알려져 있는 다이나믹 랜덤 액세스 메모리(DRAM)의 그것과 마찬가지이다. 즉, 메모리셀, 예를 들면 MC1,1 은 비트선쌍, 예를 들면 DL1,DB1 의 한쪽에 접속된다. 스위치, 예를 들면 SW1,1 의 제어는 비트선과 직교하는 워드선, 예를 들면 WL1 에 의해 실행된다. 비트선쌍 DL1,DB1 은 대기시에는 프리차지회로, 예를 들면 PCC1에 의해 HVD 의 전위로 프리차지된다. 리드동작시에는 센스앰프, 예를 들면 SA1 에 의해 DL1,DB1 으로 유출된 메모리셀의 기억정보를 검지, 증폭한다. 이 증폭된 기억정보는 Y 선택선, 예를 들면 YS1 에 의해 또 IO선으로 출력된다. 라이트동작은 리드동작과는 역방향의 경로로 실행된다.

제 2 도는 제 1 도의 셀어레이에 있어서의 전원이 온일 때의 불휘발정보에서 휘발정보로의 변환동작을 도시한 동작파형도이다. 본 발명의 강유전체 메모리에 전원전압이 공급되면 플레이트를 제외한 메모리 내부의 전원선, 제어선이 소정의 전위로 설정된다. 다음에, 본 발명의 강유전체 메모리의 사용을 개시하고, 불휘발정보를 리드하는 경우에는 리콜개시 코맨드를 입력한다. 개시코맨드는 전원전압이 일정값 이상에 도달한 것을 검지해서 메모리 내부에서 발생해도 좋고, 외부에서 부여해도 좋다. 개시코맨드를 받아서 플레이트선PL1 은 워드선이 모두 로우레벨에 있는 상태에서, 하이레벨 예를 들면 전원전위Vcc 로 승압된다. 그 결과, 메모리셀 MCj, i(j,i=1,2,…) 의 강유전체 커패시터를 거쳐서 축적부STj,i 의 전위가 Vss(0V) 에서 승압된다. 이 때의 승압량은 전원 온 전에 불휘발정보로써 유지되어 있던 강유전체 커패시터의 분극방향에 따라 다르다. 즉, 강유전체 커패시터의 분극방향이 PL1 을 STj, i 에 대해서 고전압으로 인가했을 때의 방향이었던 경우, 플레이트선PL1 의 승압에 의한 분극의 반전은 발생하지 않는다. 한편, 강유전체 커패시터의 분극방향이 PL1 을 STj,i 에 대해서 저전압으로 인가했을 때의 방향이었던 경우, 플레이트선PL1 의 승압에 의해 분극은 반전한다. 분극이 반전하는 경우에는 강유전체 커패시터의 실효용량이 커지므로 STj,i 의 승압량이 더욱 커진다. 이와 같이 해서, 모든 메모리셀에 대해서 PL1 승압후의 STj,i 에는 불휘발정보에 따라 2진중의 어느 하나의 전위가 유지된다. 다음에, DRAM에 있어서의 리드동작과 마찬가지로 해서, 상기 STj,i 의 전위를 검지하고, Vss 또는 Vcc 로 증폭하면 불휘발정보에서 휘발정보로의 변환동작이 완료한다. 이때문에, 먼저 제어선PC를 로우레벨로 해서 비트선쌍 DLi,DBi(i=1,2,…) 을 플로팅 상태로 한다. 다음에, 원드선WL1 을 하이레벨, 예를 들면 Vch 의 레벨로 하면 비트선DLi 의 전위는 STj,i 의 전위에 따라 변화한다. 상보 비트선DBi 의 전위가 ST1,i 의 상기 2진의 전위에 대응해서 DLi 에 발생하는 전위의 중간이 되도록 설계하면 각 비트선쌍의 센스앰프를 동작시키는 것에 의해, ST1,i 의 전위가 상기 2진 중 어느 것에 있었는지를 검지할 수 있다. 센스앰프의 동작은 센스엠프 제어선PP 및 PN을 각각 Vcc 및 Vss 로 설정하는 것에 의해 실행된다. DBi 에 상기 원하는 참조전위를 발생시키기 위해서는 적당한 용량의 상유전체 커패시터와 스위칭 트랜지스터로 이루어지는 더미셀을 마련하면 좋다. 또는 제 2 도에 도시한 바와 같이, PL1 승압시에 분극이 반전하는 경우의 ST1,i 의 전위를 Vcc/2 이상으로, 분극이 반전하지 않는 경우의 ST1,i 의 전위를 Vcc/2 이하로 되도록 강유전체 커패시터의 실효용량과 상유전체 커패시터의 용량을 적당하게 설계하여 DBi 에는 Vcc/2의 전위를 발생하도록 하면 좋다. STj,i 의 전위의 Vcc 또는 Vss 로의 상기 증폭동작을 WLj를 순차 선택하는 것에 의해 모든 메모리셀에 대해 실행하면 불휘발정보에서 휘발정보로의 변환동작이 종료한다.

제 3 도는 제 1 도에 도시한 메모리 어레이를 DRAM으로써 동작시키는 통상 사용시의 동작파형도이다. 통상 사용시에는 PL0 는 0V로, PL1은 Vcc로 설정된다. 리드동작을 실행하는 경우, PC를 로우레벨로 해서 비트선쌍 DLi, DBi 를 HVD, 예를 들면 Vcc/2 의 플로팅 상태로 한 후, 원하는 워드선WLx 을 하이레벨로 한다. STx,i 의 전위가 Vcc 인지 0V인지에 따라서 DLi 와 DBi 에 전위차가 발생하고 센스앰프 제어선PP 및 PN을 각각 Vcc 및 0V로 하면 센스앰프가 동작하고, 정보가 검지, 증폭된다. 여기에서, Y 선택선YSy 를 하이레벨로 하는 것에 의해 메모리셀MCx,i 의 정보가 IO선에 리드된다. 또, 정보의 리라이트를 실행하기 위해서는 YSy 를 하이레벨로 한 상태에서 IO선에 리라이트 데이타를 부여하고, 센스앰프를 반전시키면 좋다. YSy 를 로우레벨로 되돌린 후 WLx 를 로우레벨로 되돌리고, PP,PN,PC를 원하는 값으로 되돌리면 MCx,i 에 정보가 리라이트되어 일련의 리드 또는 리라이트동작이 종료한다.

제 4 도는 전원 오프시의 휘발정보의 불휘발정보로의 퇴피 (변환) 동작을 나타내는 동작파형도이다. 메모리에 공급되는 전원전압이 일정값 이하로 저하한 것을 검지했으면 PL1 을 Vcc 에서 Vss 로 강하시킨다. 이 때, 원드선WL1 등의 전위는 0V이어야 한다. PL1 의 강압에 따라 Vcc 또는 Vss 였던 STj,i 의 축적전위는 저하한다. STj,i 가 Vcc 의 전위에 있었던 경우, 상유전체 커패시터의 작용에 의해 PL1 이 Vcc 에서 Vss 로 변화했을 때 STj,i 는 Vcc 와 Vss 와의 중간전위로 안정하게 된다. PL1 은 Vss 로 되어 있으므로, 강유전체 커패시터에는 제 3 도에서 설명한 통상동작시와 역방향의 전계가 걸려 분극방향이 반전한다. 한편, STj,i 가 Vss 의 전위에 있었던 경우, 메모리셀의 스위칭 트랜지스터의 작용에 의해 STj,i 는 이 트랜지스터의 임계전압만큼 Vss 에서 저하한 값으로 클램프된다. 이 때, 강유전체 커패시터의 분극방향은 제 3 도에서 설명한 통상동작시와 동일하다. 이와 같이 해서, 모든 메모리셀에 공통의 플레이트PL1 을 Vcc 에서 Vss 로 강압하는 것에 의해, STj,i 의 전위로써의 휘발정보를 강유전체 커패시터의 분극방향으로써의 불휘발정보로 일괄해서 변환할 수 있다.

이상, 제 1 도 내지 제 4 도에서 설명한 본 발명의 실시예에 의하면 통상 사용시에는 정보리드시에도 정보리라이트시에도 강유전체 커패시터의 분극방향은 변하지 않으므로, 강유전체 커패시터막의 피로가 없는 고신뢰의 불휘발 메모리가 얻어지는 효과가 있다. 또, 전원오프시에는 PL1 전위를 Vss 로 떨어뜨리는 구성으로해 두는 것만으로 기억정보를 불휘발정보로써 보존할 수 있는 효과가 있다.

즉, 불의의 사고에 의해 전원이 차단된 경우에도 퇴피동작을 신속하게 실행할 수 있는 고신뢰의 불휘발 메모리가 얻어지는 효과가 있다.

제 5 도는 제 1 도 내지 제 4 도에서 설명한 본 발명의 반도체 메모리의 메모리셀 단면구조를 도시한 것이다. 제 1 도에서 설명한 바와 같이, 메모리셀은 강유전체 커패시터를 2개 직렬로 접속한 구성이나 또는 강유전체 커패시터와 상유전체 커패시터를 직렬로 접속한 구성을 포함한다. 이것을 실현하기 위해, 본 발명의 실시예에서는 하부 플레이트, 강유전체막 또는 고유전체막, 축적전극, 강유전체막 또는 고유전체막, 상부 플레이트를 순서대로 적층한다. 축적전극은 클램프에 의해 MOS 트랜지스터의 소오스 또는 드레인 영역의 한쪽에 전기적으로 접속된다. 이 소오스 또는 드레인 영역의 다른쪽에는 비트선이 접속된다. 커패시터 면적을 가능한한 크게 확보하기 위해서 커패시터는 비트선의 상부에 형성된다.

상부 및 하부 플레이트의 전위는 강유전체 커패시터를 2개 적층한 구조의 경우, 한쪽을 Vcc 에, 다른쪽을 Vss 에 고정한다. 강유전체 커패시터와 상유전체 커패시터와의 적층구조의 경우에는 상유전체막에 접하는 측의 플레이트 전위를 Vcc 로, 상유전체막에 접하는 측의 플레이트 전위를 Vss 에 고정한다. 본 발명의 실시예에 의하면, 제 1 도 내지 제 4 도에서 설명한 본 발명의 반도체 메모리를 실현하는데 필요한 메모리셀 구조를 작은 면적으로 실현할 수 있어 고집적이고 또한 고신뢰의 불휘발 메모리가 얻어진다.

제 6 도는 제 5 도와는 다른 메모리셀 단면구조를 도시한 본 발명의 1실시예이다. 축적전극이 2층 형성되고, 커패시터부는 축적전극 강유전체막 또는 고유전체막, 중간부 플레이트, 강유전체막 또는 고유전체막, 축적전극, 강유전체막 또는 고유전체막, 상부 플레이트의 순서로 적층된다. 상기 2층의 축적전극 및 MOS 트랜지스터의 소오스 또는 드레인 영역의 한쪽은 클램프에 의해 전기적으로 접속된다. 이 소오스 또는 드레인 영역의 다른쪽에는 비트선이 접속된다. 플레이트 전위의 부여방법은 제 5 도의 경우와 마찬가지이다. 본 발명의 실시예에 의하면, 중간부 플레이트와 축적전극으로 이루어지는 커패시터의 면적을 제 5 도에 있어서의 하부 플레이트와 축적전극으로 이루어지는 커패시터의 면적의 약 2배까지 확장할 수 있다는 이점이 있다. 따라서, 직렬로 접속한 2개의 커패시터의 용량값 및 그 비를 작은 면적내에 최적값으로 설계하는 것이 용이하게 되는 이점이 있다.

제 7 도는 다른 메모리셀 단면구조를 도시한 본 발명의 1실시예이다. 제 7 도에 있어서는 축적전극 및 상부 플레이트를 2층으로 하고 있다. 본 발명의 실시예에 의하면 상부 플레이트와 축적전극으로 이루어지는 커패시터의 면적을 제 5 도의 경우보다 확장할 수 있는 이점이 있다. 따라서, 직렬로 접속한 2개의 커패시터의 용량값 및 그 비를 작은 면적내에 최적값으로 설계하는 것이 용이하게 되는 이점이 있다.

제 8 도는 다른 메모리셀의 단면구조를 도시한 본 발명의 1실시예이다. 축적전극을 2층으로 해서 상층의 상면 및 하층의 하면에 한쪽의 커패시터를 형성하고, 사이의 영역에 다른 한쪽의 커패시터를 형성한다. 본 발명의 실시예에 의하면 2개의 커패시터의 면적을 모두 제 5 도의 경우보다 확장할 수 있는 이점이 있다. 따라서, 직렬로 접속한 2개의 커패시터의 용량값 및 그 비를 작은 면적내에 최적값으로 설계하는 것이 용이하게 되는 이점이 있다.

이상, 제 1 도 내지 제 8 도에 도시한 본 발명의 반도체 메모리에 의하면, 통상 동작시에는 플레이트 전위Vcc 의 DRAM으로써 동작시키므로, 리드 및 라이트시의 강유전체막의 피로가 없는 고신뢰의 메모리가 얻어진다. 또한, 전원 오프시에는 플레이트 전위를 0V로 강하시키는 것만으로 DRAM동작시의 휘발정보를 강유전체막의 분극방향으로써의 불휘발정보로 변환할 수 있다. 따라서, 불의의 전원 오프시에도 정보를 유지할 수 있는 고신뢰의 불휘발 메모리가 얻어진다. 또한, 플레이트를 분할할 필요가 없고, 메모리 어레이내에서 공통화할 수 있으므로 메모리셀을 작게 할 수 있고, 고집적의 메모리가 얻어진다.

이하에서는 본 발명의 반도체 메모리를 전원 온에서 오프까지 사용자에게 있어서 간단한 방법이고 또한 고신뢰로 제어하는 방법에 대해서 설명한다. 또, 이하에 기술하는 제어방법의 일부 또는 전부는 강유전체 메모리 모드와 DRAM 모드를 칩내부에서 전환하는 다른 반도체 메모리에 대해서도 적용할 수 있다.

[실시예 2]

제 9 도는 본 발명의 반도체 메모리의 전원투입순서 및 전원절단순서를 설명한 본 발명의 1실시예이다.

전원투입시에는 강유전체막의 분극방향으로써의 불휘발정보률 축적전위로써의 휘발정보로 변환하는 리콜동작이 필요하게 된다. 이 동작은 예를 들면, 제 2 도에서 설명한 방법에 의해 실행되지만, 이 일련의 동작의 개시를 지시하는 방법으로써, 제 9 도에는 코맨드를 투입하는 방법과 전원 온을 검지하는 방법이 도시되어 있다. 코맨드 투입 방식에서는 코맨드 투입에 의해 플레이트 전압이 0V에서 Vcc 로 승압된다. DRAM과 마찬가지로 더미사이클이 실행된 후, 리콜동작을 개시한다. 제 2 도에서 알 수 있는 바와 같이, 리콜동작은 DRAM에 있어서의 리프레시 동작을 실행하는 것에 의해 실행할 수 있다. 따라서, 전원투입후의 최초의 리프레시 동작 (셀프 리프레시, CBR 리프레시 등) 이 자동적으로 리콜동작으로 된다. 단, 제 2 도의 동작에 도시한 바와 같이, 플레이트 전압승압후에는 메모리셀 내부에서는 불휘발정보에서 휘발정보로의 변환을 이미 종료하였다. 즉, 분극은 한 방향으로 일치되어 축적전위로 '1', '0'에 대응해서 전위차가 발생하고 있다. 상기 리콜동작은 이 축적전위로써의 정보가 누설전류에 의해 소실되기 전에 신속하게 실행할 필요가 있다. 또, 다른 유의점으로써 비트선의 프리차지 전위가 리콜동작시와 DRAN동작시에서 다른 설계로 되는 경우가 있다. 즉, 제 2 도의 예에서는 DRAM의 프리차지 전위인 Vcc/2 레벨이 리콜동작시의 '1', '0' 신호의 중간에 오도록 강유전체 커패시터와 상유전체 커패시터와의 용량비가 설계되어 있다. 그러나, 이와 같은 설계가 곤란한 경우도 있고, 이 경우에는 예를 들면 리콜동작시에 한해서 더미셀을 활성화하도록 해 둘 필요가 있다.

코맨드 투입방식에 대해서 전원검출방식에서는 전원투입을 검지해서 플레이트 전압의 승압에서 리콜동작까지의 순서가 실행된다. 리콜동작으로 되는 리프레시 동작은 외부로부터의 신호에 의해 실행하는 것이 아니라, 전원투입에 의해 발생하는 신호를 기본으로 해서 일련의 전원투입순서중에서 자동적으로 실행하도록 하면좋다. 이상 기술한 전원투입순서 후에는 본 발명의 반도체 메모리는 통상의 DRAM과 마찬가지로 사용할 수 있다.

한편, 전원절단시에는 제 4 도에서 설명한 바와 같이, 축적전위가 0V로 강하하기 전에 플레이트를 0V로 강하시키는 것이 필요하게 된다. 이를 위한 순서로써는 코맨드 투입방식과 전원검출방식이 있다. 코맨드 투입방식에서는 코맨드 투입에 의해 플레이트 전위가 0V로 떨어진다. 제 4 도의 전원절단시의 동작파형에서 알 수 있는 바와 같이, 플레이트 전위를 0V로 떨어뜨릴 때의 하이레벨측의 축적전위는 가능한 한 Vcc에 가까운 쪽이 좋다. 이때문에 모든 메모리셀에 대해서 코맨드 투입 전에 리프레시 동작을 실행해둔다. 한편, 전원검출방식에서는 전원전압이 일정값 이하로 강하한 것을 검지해서 플레이트 전위를 0V로 떨어뜨린다. 전원을 오프하기 전에 리프레시 동작을 실행해 두는 것은 코맨드 투입방식과 마찬가지이다. 전원검출방식에서는 예기치 않은 전원 오프에도 대처할 수 있다. 단, 리드동작 도중에 플레이트 전위의 강하를 실행하면 축적전위가 기억정보에 의하지 않고 대략 Vcc/2의 레벨에 있으므로 불휘발정보로의 변환이 정확하게 실행되지 않는다. 이와 같은 오동작을 방지하기 위해, DRAM에서 사용되고 있는 RAS 타임아웃 기능을 이용할 수 있다. 즉, 전원전압이 일정값 이하로 강하한 것을 검지했으면신호 및신호를 하이레벨로 해서 대기상태로 한다. 이 때, 리드동작중이고신호가 스펙으로 정해진 값보다도 짧은 기간에 하이레벨로 되돌아온 경우라도 RAS 타임아웃 기능에 의해 RAS 계의 일련의 동작, 즉 센스앰프로 기억정보를 검지 증폭하고, 워드선을비활성화 하기까지의 동작을 실행한다. 이 RAS 계가 동작하고 있는 기간은 그것을 나타내는 플래그가 예를 들면 하이레벨로 되어 있고, 플레이트 전위의 강하를 실행하지 않도록 한다. RAS 계 동작이 종료하고, 상기 플래그가 로우레벨로 되면 플레이트 전위가 0V로 떨어진다. 이 방식에 의하면 예기치 않은 전원 오프시에도 불휘발정보로의 변환을 실행할 수 있다.

이상 기술한 제 9 도의 전원투입시 및 절단시의 몇가지의 순서를 적절하게 조합하면 본 발명의 반도체 메모리를 전원 온에서 오프까지 사용자에게 있어서 간편한 방법이고 또한 고신뢰로 제어할 수 있다.

제 10 도는 제 9 도의 순서를 실행하는 데 필요한 제어회로의 블럭도를 도시한 것이다. 동일도면의 예1에 도시한 바와 같이, 전원투입시 및 절단시의 코맨드는 외부에서 부여하는 클럭 및 어드레스에서 생성할 수 있다. 클럭은 DRAM과 마찬가지의 신호 (신호,신호) 등을 이용해도 좋다. 한편, 전원상태를 검지하는 회로는 예 2 에 나타낸 바와 같이, Vcc 및 참조전압을 기본으로 동작개시 제어신호 및 종료제어신호를 생성한다. 또는 예 3 에 나타낸 바와 같이, Vcc 에서만 상기 제어신호를 생성한다. 동작개시제어신호는 그대로 플레이트 전압 온 신호로 된다. 한편, 동작종료 제어신호는 RAS 타입아웃 완료신호와의 AND 논리를 플레이트 전압 오프 신호로 한다. 이것은 상술한 바와 같이, 예기치 않은 전원 오프에도 대처하기 위한 것이다. 본 발명의 실시예에 의하면, DRAM과 동일한 외부신호의 조합에 의해, 본 발명의 반도체 메모리의 전원 온 및 오프를 고신뢰로 제어할 수 있다. 제 11 도는 플레이트 전압 오프 회로의 1구성예를 도시한 본 발명의 실시예이다. 플레이트전위의 Vss 로의 방전전류의 피크값을 억제하기 위해, 플레이트 전압 오프 신호에 의해 단위매트1부터 순서대로 시간차를 두고 예를 들면 매트64까지의 방전이 실행된다. 여기에서, 매트라는 것은 근접영역에 있는 여러개의 메모리셀 어레이로 이루어지는 단위블럭이다. 본 발명의 실시예에 의하면 전원오프시의 방전전류의 피크값을 작게 억제할 수 있고, 전원절단 순서를 안정하게 실행할 수 있다.

제 12 도는 종래의 DRAM에 있어서, 셀프리프레시 동작에 의해 실행하고 있던 정보유지를 본 발명의 반도체 메모리에 있어서 보다 저소비전류로 실행하는 방법을 도시한 본 발명의 1실시예이다. 종래의 DRAM에 있어서는 CBR 사이클(를보다 먼저 하강시키는 것에 의해 기동) 로 들어가서 100 μsec 이상 그 상태가 유지되면 셀프 리프레시 동작이 개시된다. 이것에 의해 100 μA 의 저소비 전류로 정보를 유지해 둘 수 있다.신호를 하이레벨로 되돌린 후, 모든 메모리셀에 대해서 리프레시 동작을 실행하면 통상 동작을 재개할 수 있다. 본 발명의 반도체 메모리에 있어서는 다음의 방법에 의해 사용자에게 있어서는 종래의 DRAM과 완전히 동일한 코맨드를 소비전류를 더욱 저감할 수 있다. 즉, 셀프 리프레시 모드로 들어가면 플레이트 전압을 0V로 강하시킨다. 또 코맨드 접수 부분 이외의 모든 회로동작을 정지한다. 플레이트 전압을 0V로 강하하는 것에 의해 축적전위로써의 휘발정보가 분극방향으로써의 불휘발정보로 변환되므로, 그 후 정보유지를 위한 리프레시 동작을 정기적으로 실행할 필요가 없다. 따라서, 이 대기상태에 소비되는 전류는 코맨드 접수 부분의 주변회로뿐이고, 정보유지전류를 종래의 DRAM에 비해 2자리수작은 1 μA 정도까지 억제하는 것이 가능하게 된다. 통상동작을 재개하기 위해서는 종래의 DRAM과 마찬가지로 RAS 를 하이레벨로 되돌린 후, 모든 메모리셀에 대해서 리프레시 동작을 실행하면 좋다. 단, RAS 를 하이레벨로 되돌린 경우, 메모리 내부에서는 주변회로가 기동되고, 플레이트 전압이 Vcc 로 되돌아온다. 본 발명의 실시예에 의하면, 종래의 DRAM에 있어서의 셀프 리프레시 동작과 완전히 동일한 순서로 정보유지전류의 극히 작은 대기상태를 실현할 수 있다.

이상, 본 발명의 반도체 메모리를 전원 온에서 오프까지 사용자에게 있어서 간편한 방법이고 또한 고신뢰로 제어하는 방법에 대해 설명하였다. 다음에, 전원 온에서 오프까지의 일련의 동작방법에 대해서 보다 구체적인 일례를 이하에 설명한다.

제 13 도는 DRAM과 동일한 코맨드를 사용해서 본 발명의 반도체 메모리를 제어하는 방법을 도시한 본 발명의 1실시예이다. 먼저, 전원 온 후의 리콜동작은 전원 온 후, 최초의 RAS-only리프레시 명령에 의해 실행된다. 즉, 전원 온 후, 통상의 DRAM과 마찬가지로 먼저 더미 사이클 (워드선을 선택하지 않는 리프레시 등) 이 실행된다. 이 때의신호의 로우레벨로의 최초의 변화를 검지해서 플레이트 전위가 Vcc 로 승압된다. 더미 사이클이 종료했을 때에는 플레이트 전위는 안정하게 Vcc 의 레벨로 된다. 다음에, 리콜하고자 하는 메모리셀에 대해서 어드레스 지정의 RAS-only 리프레시 동작을 실행한다. 제 2 도에서 설명한 바와 같이, DRAM의 리프레시 동작과 동일한 방법으로 리콜동작은 실행되므로, 상기 RAS-only리프레시 동작에 의해 불휘발정보는 축적전위로써의 휘발정보로 변환된다. 비트선 프리차지 전위가 리콜동작시와 DRAM동작시에서 다른 경우에는 리콜동작이 종료했으면 리콜종료신호를 부여해서 프리차지 전위를 DRAM용으로 변화시킨다. 또는 리콜동작시에 더미셀을 사용하고 있던 경우에는 리콜종료신호에 의해 이것을 비활성으로 한다. 리콜종료신호는 예를 들면, 더미어드레스 지정의 RAS-only리프레시 명령에 의해 부여된다.

의 RAS-only리프레시 명령에 의해 부여된다.

상기 리콜동작 종료후예는 롱상의 DRAM으로써 동작한다. 전원을 오프하는 경우에는 DRAM으로써의 휘발정보를 강유전체 분극방향으로써의 불휘발 정보로 변환할 필요가 있다. 제 4 도에서 설명한 바와 같이, 본 발명의 반도체 메모리에 있어서는 플레이트 전위를 0V로 떨어뜨리는 것만으로 변환동작을 실행할 수 있다. 제 13 도에서는 의도적으로 전원을 오프하는 경우에는 코맨드에 의해 변환동작을 실행하고, 예기치 않은 전원오프의 경우에는 전원상태 검지회로에 의해 변환동작을 실행한다. 전원을 의식적으로 오프하고자 하는 경우의 코맨드로써는 셀프 리프레시 명령을 부여한다. 본 발명의 반도체 메모리에 있어서의 셀프 리프레시 명령은 정기적으로 모든 메모리셀의 리프레시 동작을 실행하는 통상의 DRAM의 경우와는 달리, 플레이트 전위를 0V로 떨어뜨리는 처리일 뿐이다. 이것에 의해, 휘발정보는 불휘발정보로 변환되므로 역시 리프레시 동작을 실행할 필요는 없다. 이 상태에서 전원을 오프하면 정보는 유지된다. 또는 제 12 도에서 설명한 바와 같이 코맨드 접수 부분의 주변회로만 동작시켜 두고, 셀프 리프레시 해제 후, 즉시 리콜동작을 실행할 수 있도록 해도 좋다. 통상의 DRAM에 있어서도 셀프 리프레시 해제 후에는 리프레시 동작을실행하도록 스펙으로 정해져 있고, 마찬가지의 동작이 본 발명의 반도체 메모리에서는 리콜동작으로 된다. 한편, 예기치 않은 전원 오프에 대해서는 전원상태 검지회로가 동작한다. 즉, 전원전압이 일정값 이하로 저하했으면 먼저신호,신호를 하이레벨로 해서 대기상태로 한다. 전원 오프가 예를 들면 리드동작중이고, 로우레벨에 있던신호가 스펙으로 정해진 시간보다 빨리 하이레벨로 되돌려진 경우에도 RAS 타입아웃기능에 의해 RAS 계 일련동작을 완수하도록 한다 그리고, RAS 계 동작의 종료를 나타내는 신호 후, 플레이트 전위를 0V로 떨어뜨린다. 이와 같이, RAS 타임아웃 기능을 마련하는 것에 의해, 플레이트 전위를 0V로 떨어뜨린 경우에는 반드시 워드선이 로우레벨로 되어 있으므로 불휘발정보로의 변환을 오동작 없이 실행할 수 있다. 본 발명의 실시예에 의하면, DRAM과 마찬가지의 취급을 할 수 있는 고신로의 불휘발 메모리를 얻을 수 있다.

제 14 도는 제 13 도의 제어방법에 따라서 플레이트 전위를 부여하기 위한 구체적 회로구성예를 도시한 본 발명의 1실시예이다. 플립플롭회로FP의 노드SP의 전위가 하이레벨일 때, 플레이트 전위는 Vcc 로 되고, 로우레벨일 때 플레이트 전위는 0V로 된다. SP의 전위는 제 13 도에 도시한 방법에 의해 다음과 같이 제어된다.

먼저, 전원이 온시에는 SP가 로우레벨, SPB가 하이레벨로 된다. 이것은 플립플롭회로의 n 채널 MOS 트랜지스터 및 p 채널MOS 트랜지스터의 크기가 불균형적으로 설계되어 있는 것과 전원상승의 초기에는 전원상태 검지회로가 로우레벨을 출력하고, 그 결과 M1이 온상태로, M3가 오프상태로 되는 것에 따른다. SP가 로우레벨이기 때문에 전원 온 직후에는 플레이트 전위는 0V이다. 전원 온 후에신호를 하강시키면 M3가 일시적으로 온하여 SPB가 로우레벨로, 즉 SP가 하이레벨로 변화한다. 그 결과 플레이트 전위는 Vcc로 승압된다. 그리고, 불휘발정보는 휘발정보로 변환된다. 그 후, 리콜동작시나 통상의 DRAM동작시에도 자주신호는 하강되지만 SPB 에 0V가 리라이트될 뿐이고, 플레이트 전위에 변화는 없다 또,신호와 그 반전신호와의 오프 OR논리에 따라,신호의 하강에 대응해서 펄스를 발생하고 있다. 지연회로는신호가 통상 로우레벨로 유지되는 시간 또한 FP의 리라이트에 소요되는 시간, 즉 100nsec 정도가 좋다. 전원 오프시에는 제 13 도에서 기술한 바와 같이, 셀프 리프레시 명령이 부여된다. 셀프 리프레시 명령으로써 먼저 CBR 사이클에 의해신호가 하강되면 재차 M3가 일시적으로 (약 100nsec 동안) 온한다. 그러나, 100μsec 후에는 셀프 리프레시 개시신호가 발생되어 이번에는 M2가 온한다. 그리고, SP는 로우레벨로 변환하여 플레이트 전위가 0V로 강하된다. 또는 예기치 않은 전원 오프시에는 전원전압이 일정 레벨 이하로 내려가면 전원상태 검지회로의 출력이 로우레벨로 변화한다. RAS 계가 동작중인 경우에는 이것이 종료하는 것을 기다려 M1이 온한다. 그 결과, SP는 로우레벨로 변화하고, 플레이트 전위는 0V로 강하된다. 또, M1, M2 및 M3는 플립플롭회로FP를 충분히 반전할 수 있을 정도의 크기로 설계한다. 이상 기술한 본 발명의 실시예에 의하면, 제 13 도의 순서에 따라서 플레이트 전위를 제어하는 것이 가능하게 되고, DRAM과 마찬가지의 취급을 할 수 있는 고신뢰의 불휘발 메모리를 얻을 수 있다.

본 발명에 의하면 리드 및 라이트 동작에 수반하는 강유전체 커패시터의 열화가 완화되고, 또 예기치 않은 전원 오프에 대해서도 안정하게 불휘발 정보로써 유지할 수 있는 고신뢰의 불휘발 메모리를 얻을 수 있다.

제 1 도는 본 발명의 반도체 메모리의 메모리 어레이의 구성을 도시한 도면.

제 2 도는 제 1 도의 메모리에 있어서의 전원투입시의 동작파형도.

제 3 도는 제 1 도의 메모리에 있어서의 통상 동작시의 동작파형도.

제 4 도는 제 1 도의 메모리에 있어서의 전원절단시의 동작파형도.

제 5 도는 제 1 도의 메모리셀의 단면도의 1예를 도시한 도면.

제 6 도는 제 1 도의 메모리셀의 단면도의 1예를 도시한 도면.

제 7 도는 제 1 도의 메모리셀의 단면도의 1예를 도시한 도면.

제 8 도는 제 1 도의 메모리셀의 단면도의 1예를 도시한 도면,

제 9 도는 본 발명의 반도체 메모리의 전원투입 및 절단수순을 도시한 도면.

제 10 도는 제 9 도에 사용하는 제어회로의 블럭도.

제 11 도는 전원절단시에 플레이트 전위를 0V로 강하시키는 회로예를 도시한 도면.

제 12 도는 본 발명의 반도체 메모리에 있어서의 정보유지동작을 도시한 도면.

제 13 도는 DRAM과 동일한 취급이 가능한 본 발명의 반도체 메모리의 제어방법예를 도시한 도면.

제 14 도는 본 발명의 반도체 메모리에 적합한 플레이트 전위 제어회로예를 도시한 도면.

제 15 도는 종래의 강유전체 메모리를 도시한 도면.

[부호의 설명]

DLi…비트선, DBi…상보 비트선, WLi…워드선, MCi, j…메모리셀, STi,j…축적노드, PL0…Vss 플레이트, PL1…Vcc 플레이트, PC…프리차지 신호선, HVD…프리차지 전위, PP, PN…센스앰프 구동선, 10…입출력선, YSi…Y 선택선, FP…플레이트 전위 설정용 레지스터, Mi…MOS 트랜지스터, VCC…전원전압, Vch…승압전압.

Claims (12)

1. 여러개의 워드선과 여러개의 비트선의 교점에 매트릭스형상으로 배치되는 여러개의 메모리셀을 구비하는 반도체메모리예 있어서,

   상기 여러개의 메모리셀의 각각은 제1 노드에 접속되는 제1 전극과 제1 플레이트전극을 갖는 제1 커패시터, 상기 제1 노드에 접속되는 제2 전극과 제2 플레이트전극을 갖는 제2 커패시터 및 대응하는 상기 여러개의 비트선과 상기 제1 노드에 결합된 소오스-드레인경로를 갖는 전계효과 트랜지스터를 포함하고,

   상기 제1 커패시터는 그의 절연막이 강유전체인 강유전체 커패시터이고,

   상기 반도체메모리가 제1 상태인 경우, 상기 제1 플레이트전극에는 전원전위가 공급되고, 상기 제2 플레이트전극에는 접지전위가 공급되고,

   상기 반도체메모리가 제2 상태인 경우, 상기 제1 및 제2 플레이트전극에는 상기 접지전위가 공급되고,

   상기 반도체메모리가 상기 제1 상태에서 상기 제2 상태로 변화하는 기간에 있어서 상기 제1 플레이트전극에 공급되는 전위는 상기 전원전위에서 상기 접지전위로 변화하고, 상기 제2 플레이트전극에는 상기 접지전위가 공급되는 반도체메모리.
2. 제1항에 있어서,

   상기 반도체메모리의 동작상태를 상기 제1 상태에서 상기 제2 상태로 하기위한 종료신호를 받아 상기 제1 플레이트전극의 전위를 상기 전원전위에서 상기 접지전위로 변화시키기 위한 제1 회로를 더 구비하는 반도체메모리.
3. 제2항에 있어서,

   상기 제1 회로는 상기 종료신호가 입력되었을 때 상기 여러개의 워드선 중 어느 하나를 활성화하는 신호가 발생하고 있는 경우, 대응하는 워드선을 활성화한 후 비활성상태로 할 때까지의 일련의 동작을 계속하고, 상기 일련의 동작의 종료후에 상기 제1 플레이트전극의 전위를 상기 접지전위로 하기 위한 수단을 더 갖는 반도체메모리.
4. 제2항에 있어서,

   상기 전원전위가 소정전위까지 저하한 것을 검지하고 상기 종료신호를 출력하기 위한 검출회로를 더 구비하는 반도체메모리.
5. 제2항에 있어서,

   상기 종료신호는 다이나믹 랜덤 액세스 메모리에 있어서의 셀프 리프레시 명령을 지정하는 외부신호와 동일한 외부신호에 의해 부가되는 반도체메모리.
6. 제11항에 있어서,

   상기 여러개의 메모리셀은 메모리어레이를 1단위로 해서 분할되고,

   상기 제1 회로는 상기 제1 플레이트전극에 공급되는 전위를 상기 전원전위에서 상기 접지전위로 시간을 어긋나게 해서 분할된 단위마다 변화시키는 반도체메모리.
7. 제1항에 있어서,

   상기 반도체메모리의 동작상태를 제2 상태에서 제1 상태로 하기 위한 개시신호를 받아 상기 제1 플레이트전극의 전위를 상기 접지전위에서 상기 전원전위로 변화시키기 위한 제2 회로를 더 구비하는 반도체메모리.
8. 제7항에 있어서,

   상기 전원전위가 소정값까지 도달한 것을 검지하고 상기 개시신호를 출력하기 위한 검출회로를 더 구비하는 반도체메모리.
9. 제8항에 있어서,

   상기 개시신호는 다이나믹 랜덤 액세스 메모리에 있어서의 상기 제1 플레이트전극에 공급되는 전위가 상기 접지전위일 때의 RAS신호인 반도체메모리.
10. 제1항 내지 제9항 중의 어느 한항에 있어서,

    상기 전원전위를 상기 제1 플레이트전극에 공급할 것인지 또는 공급을 정지할 것인지의 정보를 기억하기 위한 레지스터를 더 구비하는 반도체메모리.
11. 제1항 내지 제9항 중의 어느 한항에 있어서,

    상기 제1 노드에 기억된 정보의 전위는 상기 전원전위와 상기 접지전위 사이의 전위인 반도체메모리.
12. 제1항 내지 제9항 중의 어느 한항에 있어서,

    상기 여러개의 워드선은 제1 라이트 또는 리드동작후 다음의 제2 라이트 및 리드동작전의 기간에 상기 접지전위가 공급되는 반도체메모리.