JP3003628B2 - 強誘電体メモリとその書き込み方法 - Google Patents
強誘電体メモリとその書き込み方法Info
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- JP3003628B2 JP3003628B2 JP9158793A JP15879397A JP3003628B2 JP 3003628 B2 JP3003628 B2 JP 3003628B2 JP 9158793 A JP9158793 A JP 9158793A JP 15879397 A JP15879397 A JP 15879397A JP 3003628 B2 JP3003628 B2 JP 3003628B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とスイッチングトランジスタとでメ
モリセルが構成される強誘電体メモリとその書き込み方
法に関する。
し、特に半導体基板上に形成された記憶を保持するため
の強誘電体容量素子とスイッチングトランジスタとでメ
モリセルが構成される強誘電体メモリとその書き込み方
法に関する。
【０００２】
【従来の技術】従来、強誘電体メモリでは、たとえば特
開昭６４−６６８９７に示されるように、直列に接続さ
れた２個の強誘電体容量を利用して、データを蓄積する
方法が用いられている。図３は、特開昭６４−６６８９
に示されている、直列に接続された２個の強誘電体容量
を利用した強誘電体メモリの配置を示す図である。記憶
素子１２０、１２２、１２４、１２６は、それぞれ直列
に接続された２個の強誘電体容量を利用する記憶素子で
ある。第１のワード線１３０は記憶素子１２０および１
２２のトランジスタのゲート電極に結合されている。第
２のワード線１３２は記憶素子１２４および１２６のト
ランジスタのゲート電極に結合されている。第１のビッ
ト線１３４および第２のビット線１３６はワード線１３
０および１３２と直交している。共通線１３８および１
４０の第１の対が、記憶素子１２０および１２２内の２
個の強誘電体容量のそれぞれのドレイン電極に結合され
ている。共通線１４２および１４４の第２の対は、記憶
素子１２４および１２６内の２個の強誘電体容量のそれ
ぞれのドレイン電極に結合されている。
開昭６４−６６８９７に示されるように、直列に接続さ
れた２個の強誘電体容量を利用して、データを蓄積する
方法が用いられている。図３は、特開昭６４−６６８９
に示されている、直列に接続された２個の強誘電体容量
を利用した強誘電体メモリの配置を示す図である。記憶
素子１２０、１２２、１２４、１２６は、それぞれ直列
に接続された２個の強誘電体容量を利用する記憶素子で
ある。第１のワード線１３０は記憶素子１２０および１
２２のトランジスタのゲート電極に結合されている。第
２のワード線１３２は記憶素子１２４および１２６のト
ランジスタのゲート電極に結合されている。第１のビッ
ト線１３４および第２のビット線１３６はワード線１３
０および１３２と直交している。共通線１３８および１
４０の第１の対が、記憶素子１２０および１２２内の２
個の強誘電体容量のそれぞれのドレイン電極に結合され
ている。共通線１４２および１４４の第２の対は、記憶
素子１２４および１２６内の２個の強誘電体容量のそれ
ぞれのドレイン電極に結合されている。
【０００３】図４は、図３に示したメモリの配置の使用
法を説明するためのタイミング図である。記憶素子１２
０および１２２に蓄積されたデータを読み出し、データ
を再書き込みする方法について説明する。時刻Ｔ0にお
いて、各ビット線１３４、１３６を２．５Ｖに予備充電
する。時刻Ｔ1に共通線１３８の電位を５Ｖに上昇さ
せ、その少し後の時刻Ｔ2にワード線１３０を５Ｖに上
昇させることにより、Ｔ2より更に少し後の時刻Ｔ3にお
いて、記憶素子１２０および１２２に蓄積されたデータ
に従って、ビット線１３４および１３６の電位がそれぞ
れ上昇あるいは下降する。その後、時刻Ｔ4にビット線
１３４および１３６にそれぞれ結合されて差動モードで
動作するセンス増幅器１４６および１４８を用いて、ビ
ット線１３４および１３６に発生する信号をそれぞれ５
Ｖまたは０Ｖのいずれかに拘束する。
法を説明するためのタイミング図である。記憶素子１２
０および１２２に蓄積されたデータを読み出し、データ
を再書き込みする方法について説明する。時刻Ｔ0にお
いて、各ビット線１３４、１３６を２．５Ｖに予備充電
する。時刻Ｔ1に共通線１３８の電位を５Ｖに上昇さ
せ、その少し後の時刻Ｔ2にワード線１３０を５Ｖに上
昇させることにより、Ｔ2より更に少し後の時刻Ｔ3にお
いて、記憶素子１２０および１２２に蓄積されたデータ
に従って、ビット線１３４および１３６の電位がそれぞ
れ上昇あるいは下降する。その後、時刻Ｔ4にビット線
１３４および１３６にそれぞれ結合されて差動モードで
動作するセンス増幅器１４６および１４８を用いて、ビ
ット線１３４および１３６に発生する信号をそれぞれ５
Ｖまたは０Ｖのいずれかに拘束する。
【０００４】その後、記憶素子１２０および１２２にデ
ータを再書き込みするために、時刻Ｔ5においてワード
線１３０の電位を７Ｖに上昇させ、共通線１３８の電位
を０Ｖにする。次に時刻Ｔ6において、共通線１３８お
よび１４０の電位を５Ｖにし、時刻Ｔ7に共通線１３８
および１４０の電位を０Ｖにする。時刻Ｔ8において、
ワード線１３０の電位を０Ｖにし、時刻Ｔ9にビット線
１３４および１３６の電位を２．５Ｖに再充電する。こ
れで次の書き込みに対応する態勢ができたことになる。
ータを再書き込みするために、時刻Ｔ5においてワード
線１３０の電位を７Ｖに上昇させ、共通線１３８の電位
を０Ｖにする。次に時刻Ｔ6において、共通線１３８お
よび１４０の電位を５Ｖにし、時刻Ｔ7に共通線１３８
および１４０の電位を０Ｖにする。時刻Ｔ8において、
ワード線１３０の電位を０Ｖにし、時刻Ｔ9にビット線
１３４および１３６の電位を２．５Ｖに再充電する。こ
れで次の書き込みに対応する態勢ができたことになる。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
技術には以下に示すような問題点がある。共通線１３８
と１４０とは独立しているため、時刻Ｔ6あるいはＴ7に
おいて、両方の電位を変化させるときに、変化のタイミ
ングが微妙にずれる可能性がある。その場合、共通線１
３８と１４０との間に電位差が生じ、強誘電体容量の分
極が反転し、データが書き換えられてしまう。本発明の
目的は、２本の共通線を同時に電位変化させるときに、
電位変化時刻のずれによるデータの反転が生じないよう
にすることにより、信頼性の高い強誘電体メモリを提供
することにある。
技術には以下に示すような問題点がある。共通線１３８
と１４０とは独立しているため、時刻Ｔ6あるいはＴ7に
おいて、両方の電位を変化させるときに、変化のタイミ
ングが微妙にずれる可能性がある。その場合、共通線１
３８と１４０との間に電位差が生じ、強誘電体容量の分
極が反転し、データが書き換えられてしまう。本発明の
目的は、２本の共通線を同時に電位変化させるときに、
電位変化時刻のずれによるデータの反転が生じないよう
にすることにより、信頼性の高い強誘電体メモリを提供
することにある。
【０００６】
【課題を解決するための手段】本発明の強誘電体メモリ
は、１つのメモリセルトランジスタと、該メモリセルト
ランジスタのゲート電極に接続されたワード線と、ソー
ス電極とドレイン電極のいずれか一方の電極に接続され
たビット線と、他方の電極に一方の端子を共通にして直
列に接続された２つの強誘電体容量と、前記２つの強誘
電体容量の互いに接続されている側とは異なる側の端子
にそれぞれ接続された２つの共通線とによって構成され
る強誘電体メモリで、 電圧制御可能なゲート電極を有
し、前記２つの共通線のそれぞれがドレイン電極とソー
ス電極に接続された共通線結合用のトランジスタと、読
み出し後のデータ書き込み時に、前記２つの共通線を接
続する前記結合用のトランジスタを導通状態にする手段
を有し、同一記憶素子１または２に接続されている２本
の共通線３１と３２相互を短絡させるので、そのトラン
ジスタ４３を用いて、データ再書き込み時に、同一記憶
素子に接続されている２本の共通線を同一電位とするこ
とにより、共通線間に生じる電位差によってデータが反
転させられることがなくなる。
は、１つのメモリセルトランジスタと、該メモリセルト
ランジスタのゲート電極に接続されたワード線と、ソー
ス電極とドレイン電極のいずれか一方の電極に接続され
たビット線と、他方の電極に一方の端子を共通にして直
列に接続された２つの強誘電体容量と、前記２つの強誘
電体容量の互いに接続されている側とは異なる側の端子
にそれぞれ接続された２つの共通線とによって構成され
る強誘電体メモリで、 電圧制御可能なゲート電極を有
し、前記２つの共通線のそれぞれがドレイン電極とソー
ス電極に接続された共通線結合用のトランジスタと、読
み出し後のデータ書き込み時に、前記２つの共通線を接
続する前記結合用のトランジスタを導通状態にする手段
を有し、同一記憶素子１または２に接続されている２本
の共通線３１と３２相互を短絡させるので、そのトラン
ジスタ４３を用いて、データ再書き込み時に、同一記憶
素子に接続されている２本の共通線を同一電位とするこ
とにより、共通線間に生じる電位差によってデータが反
転させられることがなくなる。
【０００７】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して説明する。図１は本発明の強誘電体記憶メ
モリの実施の形態の一例の説明図である。この強誘電体
メモリは記憶素子１、２、３および４と、それら記憶素
子にそれぞれ直列に接続された２個の強誘電体容量を有
し、第１のワード線１１が記憶素子１および２のトラン
ジスタのゲート電極に結合され、第２のワード線１２は
記憶素子３および４のトランジスタのゲート電極に結合
されており、第１のビット線２１および第２のビット線
２２はそれぞれ差動型センス増幅器（以下ＳＡと略称す
る）５１、５２に接続されている。共通線３１および３
２の第１の対が、記憶素子１および２内の２個の強誘電
体容量の相当する電極に結合されており、共通線３３お
よび３４の第２の対は、記憶素子３および４内の２個の
強誘電体容量の相当する電極に結合されている。また、
トランジスタ４３を介して共通線３１と３２とが接続さ
れ、トランジスタ４４を介して共通線３３と３４とが接
続されている。
面を参照して説明する。図１は本発明の強誘電体記憶メ
モリの実施の形態の一例の説明図である。この強誘電体
メモリは記憶素子１、２、３および４と、それら記憶素
子にそれぞれ直列に接続された２個の強誘電体容量を有
し、第１のワード線１１が記憶素子１および２のトラン
ジスタのゲート電極に結合され、第２のワード線１２は
記憶素子３および４のトランジスタのゲート電極に結合
されており、第１のビット線２１および第２のビット線
２２はそれぞれ差動型センス増幅器（以下ＳＡと略称す
る）５１、５２に接続されている。共通線３１および３
２の第１の対が、記憶素子１および２内の２個の強誘電
体容量の相当する電極に結合されており、共通線３３お
よび３４の第２の対は、記憶素子３および４内の２個の
強誘電体容量の相当する電極に結合されている。また、
トランジスタ４３を介して共通線３１と３２とが接続さ
れ、トランジスタ４４を介して共通線３３と３４とが接
続されている。
【０００８】次に、図２を参照して、本発明の実施の形
態の動作方法について説明する。記憶素子１および２に
蓄積されたデータを読み出し、データを再書き込みする
方法について説明する。時刻Ｔ0において、各ビット線
をＶｃｃ／２に予備充電する（ステップ１）。時刻Ｔ1
に共通線３１の電位をＶｃｃに上昇させ（ステップ
２）、この少し後の時刻Ｔ2にワード線１１をＶｃｃに
上昇させることにより（ステップ３）、Ｔ2より更に少
し後の時刻Ｔ3において、記憶素子１および２に蓄積さ
れたデータに従って、ビット線２１および２２の電位が
それぞれ上昇あるいは下降する。その後、時刻Ｔ4にビ
ット線２１および２２にそれぞれ結合されて差動モード
で動作するＳＡ５１および５２を用いて、ビット線３１
および３２に発生する信号をそれぞれＶｃｃまたは接地
のいずれかに拘束する（ステップ４）。
態の動作方法について説明する。記憶素子１および２に
蓄積されたデータを読み出し、データを再書き込みする
方法について説明する。時刻Ｔ0において、各ビット線
をＶｃｃ／２に予備充電する（ステップ１）。時刻Ｔ1
に共通線３１の電位をＶｃｃに上昇させ（ステップ
２）、この少し後の時刻Ｔ2にワード線１１をＶｃｃに
上昇させることにより（ステップ３）、Ｔ2より更に少
し後の時刻Ｔ3において、記憶素子１および２に蓄積さ
れたデータに従って、ビット線２１および２２の電位が
それぞれ上昇あるいは下降する。その後、時刻Ｔ4にビ
ット線２１および２２にそれぞれ結合されて差動モード
で動作するＳＡ５１および５２を用いて、ビット線３１
および３２に発生する信号をそれぞれＶｃｃまたは接地
のいずれかに拘束する（ステップ４）。
【０００９】その後、記憶素子１および２にデータを再
書き込みするために、時刻Ｔ5においてワード線１１の
電位を（Ｖｃｃ＋トランジスタのしきい値電圧よりも高
い電位（以下高電位と称す））高電位に上昇させ（ステ
ップ５）、共通線３１の電位を接地する（ステップ
６）。ここまでの間、共通線３２は接地されている。次
に、時刻Ｔ6において、ゲート電極４１の電位を（Ｖｃ
ｃ＋トランジスタのしきい値電圧）よりも高い電位に上
昇させる（ステップ７）。時刻Ｔ7において、共通線３
１および３２の電位をＶｃｃにし（ステップ８）、時刻
Ｔ8に共通線３１および３２の電位を接地する（ステッ
プ９）。ここで、ゲート電極４１を持つトランジスタに
よって、共通線３１と３２とはトランジスタ４３によっ
て短絡されているので、同電位となる。時刻Ｔ9におい
て、ワード線１１の電位を接地し（ステップ１０）、時
刻Ｔ10にゲート電極の電位を接地し（ステップ１１）、
時刻Ｔ 11にビット線２１および２２の電位をＶｃｃ／２
に再充電する（ステップ１２）。ここで、Ｔ10とＴ11の
時間順序は入れ替わっても良い。これで再書き込みの態
勢が整ったことになる。
書き込みするために、時刻Ｔ5においてワード線１１の
電位を（Ｖｃｃ＋トランジスタのしきい値電圧よりも高
い電位（以下高電位と称す））高電位に上昇させ（ステ
ップ５）、共通線３１の電位を接地する（ステップ
６）。ここまでの間、共通線３２は接地されている。次
に、時刻Ｔ6において、ゲート電極４１の電位を（Ｖｃ
ｃ＋トランジスタのしきい値電圧）よりも高い電位に上
昇させる（ステップ７）。時刻Ｔ7において、共通線３
１および３２の電位をＶｃｃにし（ステップ８）、時刻
Ｔ8に共通線３１および３２の電位を接地する（ステッ
プ９）。ここで、ゲート電極４１を持つトランジスタに
よって、共通線３１と３２とはトランジスタ４３によっ
て短絡されているので、同電位となる。時刻Ｔ9におい
て、ワード線１１の電位を接地し（ステップ１０）、時
刻Ｔ10にゲート電極の電位を接地し（ステップ１１）、
時刻Ｔ 11にビット線２１および２２の電位をＶｃｃ／２
に再充電する（ステップ１２）。ここで、Ｔ10とＴ11の
時間順序は入れ替わっても良い。これで再書き込みの態
勢が整ったことになる。
【００１０】本発明の実施の形態は、データ再書き込み
時に共通線３１と３２とを短絡しているので、共通線の
電位変化時刻のずれによる、データ書き換えが生じない
という効果を有する。
時に共通線３１と３２とを短絡しているので、共通線の
電位変化時刻のずれによる、データ書き換えが生じない
という効果を有する。
【００１１】
【発明の効果】以上説明したように、本発明の強誘電体
メモリは再書き込み時に反転して誤ったデータに書き換
わらないという効果を有する。その理由は、データ書き
込み時に、同一記憶素子に接続されている２本の共通線
相互間を短絡しているため、共通線間の電位差によって
強誘電体容量の分極が反転することがないからである。
メモリは再書き込み時に反転して誤ったデータに書き換
わらないという効果を有する。その理由は、データ書き
込み時に、同一記憶素子に接続されている２本の共通線
相互間を短絡しているため、共通線間の電位差によって
強誘電体容量の分極が反転することがないからである。
【図１】本発明の強誘電体メモリの実施の形態の一例を
示す説明図である。
示す説明図である。
【図２】図１に示す強誘電体メモリの動作方法を説明す
るためのタイミング図である。
るためのタイミング図である。
【図３】従来の強誘電体メモリの一例の説明図である。
【図４】図３に示す強誘電体メモリの動作方法を説明す
るためのタイミング図である。
るためのタイミング図である。
【図５】図１に示す強誘電体メモリの動作のフローチャ
ートである。
ートである。
１〜４ 記憶素子 １１、１２ ワード線 ２１、２２ ビット線 ３１〜３４ 共通線 ４１、４２ ゲート電極 ４３、４４ トランジスタ ５１、５２ 差動型センス増幅器 １２０〜１２６ 記憶素子 １３０〜１３２ ワード線 １３４〜１３６ ビット線 １３８〜１４４ 共通線 １４６〜１４８ 差動型センス増幅器
Claims (4)
- 【請求項１】 １つのメモリセルトランジスタと、該メ
モリセルトランジスタのゲート電極に接続されたワード
線と、ソース電極とドレイン電極のいずれか一方の電極
に接続されたビット線と、他方の電極に一方の端子を共
通にして直列に接続された２つの強誘電体容量と、前記
２つの強誘電体容量の互いに接続されている側とは異な
る側の端子にそれぞれ接続された２つの共通線とによっ
て構成される強誘電体メモリにおいて、 電圧制御可能なゲート電極を有し、前記２つの共通線の
それぞれがドレイン電極とソース電極に接続された共通
線結合用のトランジスタと、 読み出し後のデータ書き込み時に、前記２つの共通線を
接続する前記結合用のトランジスタを導通状態にする手
段を有することを特徴とする強誘電体メモリ。 - 【請求項２】 １つのメモリセルトランジスタと、該メ
モリセルトランジスタのゲート電極に接続されたワード
線と、ソース電極とドレイン電極のいずれか一方の電極
に接続されたビット線と、他方の電極に一方の端子を共
通にして直列に接続された２つの強誘電体容量と、前記
２つの強誘電体容量の互いに接続されている側とは異な
る側の端子にそれぞれ接続された２つの共通線とによっ
て構成され、ビット線の電位を予め決められた値に上げ
る手段と、一方の共通線の電位をＶｃｃとする手段と、
ワード線の電位をＶｃｃとする手段とによってメモリデ
ータを読み出し、その後ワード線の電位電圧を、さらに
しきい値分以上上昇させる手段と、両共通線を０ボルト
とし、続いて両共通線をＶｃｃに上昇後０ボルトに降下
させる手段と、ワード線の電位を０ボルトとする手段と
により、次に行われる再書き込みに対応する態勢を整え
る強誘電体メモリにおいて、 前記両共通線を０ボルトとし、続いて両共通線をＶｃｃ
に上昇後０ボルトに降下させる手段が両共通線を電気的
に短絡接続する手段を含むことを特徴とする強誘電体メ
モリ。 - 【請求項３】 １つのメモリセルトランジスタと、該メ
モリセルトランジスタのゲート電極に接続されたワード
線と、ソース電極とドレイン電極のいずれか一方の電極
に接続されたビット線と、他方の電極に一方の端子を共
通にして直列に接続された２つの強誘電体容量と、前記
２つの強誘電体容量の互いに接続されている側とは異な
る側の端子にそれぞれ接続された２つの共通線とによっ
て構成される強誘電体メモリの、ビット線の電位を上げ
るステップと、一方の共通線の電位をＶｃｃとするステ
ップと、ワード線の電位をＶｃｃとするステップとによ
ってメモリデータを読み出し、その後ワード線の電位電
圧を、さらにしきい値分以上上昇させるステップと、両
共通線の電位を０ボルトとし、続いて両共通線の電位を
Ｖｃｃに上昇後０ボルトに降下させるステップと、ワー
ド線の電位を０ボルトとするステップとにより、次に行
われる再書き込みに対応する態勢を整える強誘電体メモ
リの書き込み方法において、 前記両共通線を０ボルトとし、続いて両共通線の電位を
Ｖｃｃに上昇後０ボルトに降下させるステップが両共通
線を電気的に短絡接続するステップを含むことを特徴と
する強誘電体メモリの書き込み方法。 - 【請求項４】 前記両共通線を電気的に短絡接続するス
テップが、前記両共通線のそれぞれをトランジスタのソ
ース電極とドレイン電極に接続し、該トランジスタのゲ
ート電極の電位を上げることによる請求項３記載の強誘
電体メモリの書き込み方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158793A JP3003628B2 (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリとその書き込み方法 |
| CN98102424A CN1208229A (zh) | 1997-06-16 | 1998-06-12 | 铁电存储器及其布线方法 |
| US09/094,729 US6002608A (en) | 1997-06-16 | 1998-06-15 | Ferroelectric memory and writing method of therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158793A JP3003628B2 (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリとその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117780A JPH117780A (ja) | 1999-01-12 |
| JP3003628B2 true JP3003628B2 (ja) | 2000-01-31 |
Family
ID=15679472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158793A Expired - Fee Related JP3003628B2 (ja) | 1997-06-16 | 1997-06-16 | 強誘電体メモリとその書き込み方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6002608A (ja) |
| JP (1) | JP3003628B2 (ja) |
| CN (1) | CN1208229A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10016726A1 (de) * | 2000-04-04 | 2001-10-18 | Infineon Technologies Ag | Verfahren zum Betrieb einer ferroelektrischen Speicheranordnung |
| JP3772774B2 (ja) * | 2002-03-22 | 2006-05-10 | セイコーエプソン株式会社 | 強誘電体記憶装置 |
| US11482529B2 (en) | 2019-02-27 | 2022-10-25 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
| US11729995B1 (en) | 2021-11-01 | 2023-08-15 | Kepler Computing Inc. | Common mode compensation for non-linear polar material 1TnC memory bit-cell |
| US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
| US11910618B1 (en) | 2022-03-07 | 2024-02-20 | Kepler Computing Inc. | Multi-element ferroelectric gain memory bit-cell having stacked and folded non-planar capacitors |
| US11741428B1 (en) | 2022-12-23 | 2023-08-29 | Kepler Computing Inc. | Iterative monetization of process development of non-linear polar material and devices |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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