JP2892887B2 - 強誘電体コンデンサの非破壊的読取 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、強誘電体コンデ
ンサに関するものであって、更に詳細には、分極状態を
破壊することなしに強誘電体コンデンサに格納されてい
る分極状態を決定する技術に関するものである。

【０００２】

【従来の技術】強誘電体物質がヒステリシス特性を示し
且つ該物質からパワーを取除いた場合であっても分極状
態を維持することが可能であることは前から認識されて
いる。薄膜及び集積回路コンデンサは、この様な物質の
利点を利用するために強誘電体物質で製造されている。
強誘電体コンデンサは、二つの導電性プレート間に強誘
電体物質からなる層を配置することにより製造される。
分極状態は強誘電体物質自身の中に格納されるか又は維
持されるので、この様な状態は、コンデンサプレートが
互いに短絡された場合であっても維持される。

【０００３】強誘電体コンデンサの長期的な維持特性の
結果、この様なコンデンサは、半導体メモリ内の格納要
素として組込まれこの様なメモリ装置を非揮発性なもの
としている。非揮発性半導体強誘電体メモリは、分極状
態の一方又は他方で書込むことが可能であり、且つこの
様な分極状態は、ＤＣ電圧又はパワーがメモリから取除
かれた場合であっても破壊されたり散逸されたりするこ
とはない。従って、強誘電体タイプのメモリは、この様
なタイプのセル内に格納したデータの一体性を維持する
ために供給電圧が存在することを必要とする従来のダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）及びスタ
ティックランダムアクセスメモリ（ＳＲＡＭ）と比較し
て決定的な利点を提供している。ＤＲＡＭ及びＳＲＡＭ
タイプのメモリは別個の供給電圧源としてバッテリによ
りバックアップすることが可能であるが、この様な構成
は付加的な空間を必要とし且つ特定の適用場面において
のみ経済的に価値のあるものであるに過ぎない。

【０００４】従来の強誘電体メモリ回路は、プレート乃
至は駆動線、ビット線、及び該駆動線とビット線との間
に接続したトランジスタとコンデンサとを有する多数の
メモリセルを有している。特定のメモリセルは、該トラ
ンジスタのうちの一つを選択したワード線信号で駆動
し、次いで駆動線を通常供給電圧の大きさであるパルス
で駆動することによりアクセスされる。一方の分極状態
が該コンデンサ内に格納されている場合には、公称の大
きさの電荷が該コンデンサからビット線へ転送される。
一方、強誘電体コンデンサが初期的に他方の分極状態を
格納している場合には、実質的により大きな電荷がビッ
ト線へ転送される。センスアンプ回路は、ビットライン
電圧を検知するために使用され、従って読取り動作期間
中にそれへ転送される電荷の量を検知し、その際に強誘
電体コンデンサに初期的に格納されている分極状態を決
定する。読取り動作期間中に強誘電体コンデンサからビ
ット線へ転送されるより小さな量の電荷は、コンデンサ
自身の分極状態に変化を発生するものではない。従っ
て、この状態における強誘電体コンデンサの読取りは非
破壊的である。しかしながら、強誘電体コンデンサの読
取り動作がビット線への実質的により大きな電荷の転送
を伴なうものである場合には、強誘電体コンデンサは一
方の分極状態から他方の分極状態へ状態を変化する。こ
の分極状態変化に対処するために、従来のメモリ回路で
は、通常、破壊的読取りに起因する元の分極状態を回復
するための回復サイクルを有している。

【０００５】強誘電体メモリ装置は非揮発性のものとし
て特性付けることが可能であり、且つ破壊的読取り動作
は簡単で且つ複雑でない回復回路により補正することが
可能であるが、この様な装置はいまだに補正することの
できない問題に影響を受ける場合がある。例えば、パワ
ーが切れたり又は分極状態が変化する進行中の読取り動
作期間中に従来の強誘電体メモリ装置からパワーが取除
かれると、そのメモリに再度パワーが印加された場合に
強誘電体コンデンサが誤った状態にある場合があり、そ
の場合には間違ったデータが格納されることになる。

【０００６】上述した如く、従来の強誘電体メモリセル
の読取り動作は、しばしば、格納コンデンサからビット
線への実質的な電荷の転送が関与する場合がある。その
結果、全体的なメモリのタイミング拘束条件は、メモリ
アレイの種々の回路の間で最大電荷が転送される最悪の
場合に対処できるように選択されねばならない。読取り
及び書込み動作から発生するメモリ回路の充電及び放電
のために必要とされる時間は、明らかに、そうでない場
合により小さな電荷の転送の場合のものよりも大きいも
のである。

【０００７】従来の強誘電体メモリセルの書込みにおい
ては、書込まれるべき分極状態とは無関係に、通常供給
電圧の大きさを有する正極性パルスで駆動線をパルス動
作させる。しかしながら、ビットラインへ接続されてい
るセンスアンプは論理１の値又は論理０の値の書込みに
応答し、その際にビット線を適宜のデジタル状態へ駆動
する。その結果、適切な電界が駆動線とビット線との間
に印加され、従って強誘電体コンデンサに印加されその
中に適宜の分極状態を格納する。この場合、センスアン
プ構成は、ビットライン検知及び駆動機能の両方に対処
するためにより複雑なものとなる。

【０００８】強誘電体コンデンサ分極状態の変化乃至は
逆転を発生するメモリ読取り動作においては、コンデン
サ自身が「疲労」と呼ばれる現象を受け、そのためにコ
ンデンサの寿命が減少する。疲労の結果、強誘電体コン
デンサの信頼性及び寿命は、それが読取られ及び／又は
書込まれる回数に比例する。強誘電体物質の最近の開発
に基づき、この様な物質は約１０¹²の合成回数読取り及
び書込みを行なうことが可能である。従って、分極状態
の逆転なしで強誘電体コンデンサを読取ることが可能で
あることが極めて望ましい。

【０００９】

【発明が解決しようとする課題】前述したことから明ら
かな如く、分極状態が破壊されたり他の状態へスイッチ
されたりすることがないように強誘電体コンデンサの読
取りを行なうべく適合された方法及び回路に対する必要
性が存在している。爾後の回復動作を必要とすることな
しに読取りを行なうことが可能である強誘電体メモリセ
ル構成体に対する必要性が存在している。疲労に起因し
てコンデンサの寿命に実質的な影響を与えることなしに
読取りを行なうことが可能な強誘電体メモリセルを提供
することが所望されている。センスアンプがビット線を
一方又は他方のデジタル状態へ駆動することを必要とす
ることなしに強誘電体メモリセル内の分極状態を書込む
ための簡単化した技術を提供することが所望されてい
る。

【００１０】

【課題を解決するための手段】本発明によれば、従来の
回路及び技術に関連する欠点を実質的に除去するか又は
減少させる強誘電体メモリ及び動作方法が提供される。
本発明の１側面によれば、一方の極性の駆動パルスを一
方の端子へ印加し、次いでこの様な端子を反対極性の駆
動パルスで駆動することにより強誘電体コンデンサの読
取りを行なう。好適には、双極性駆動パルスが、強誘電
体コンデンサ内に完全な分極逆転を発生させることのな
い正及び負の大きさを有している。強誘電体コンデンサ
の読取り動作は、該コンデンサ内に格納されている分極
状態に拘らず非破壊的である。双極性駆動パルスに応答
して該強誘電体コンデンサの他方の端子において、対応
する正及び負の読取り信号が発生される。この正及び負
の読取り信号を検知して、何れの大きさの読取り信号が
より大きいかを決定し、且つそのより大きな大きさの信
号の極性を決定する。好適には、これら正及び負の読取
り信号を加算回路において結合させ、その結果、正味正
の出力信号か又は正味負の出力信号が得られる。より大
きな大きさの正又は負の出力信号は、それぞれ、強誘電
体コンデンサに格納されている分極状態に対応する。

【００１１】メモリ回路において実現される場合、双極
性駆動パルスが駆動線へ印加され、且つ結合回路は、好
適には、センスアンプ内に組込まれる。メモリセル自身
は、駆動線とビット線との間に直列接続される強誘電体
コンデンサとトランジスタとを有している。双極性パル
ス振幅は、供給電圧の半分以下であり、好適には、約１
−２Ｖであり、この様な大きさはコンデンサを一方の分
極状態から他方の分極状態へ完全にスイッチさせるのに
は不適切である。しかしながら、正極性駆動パルスは、
ある量のコンデンサ電荷をビット線へ転送し、且つ負極
性駆動パルスは異なった量のコンデンサ電荷をビット線
へ転送し、それら全てはコンデンサの分極状態に依存す
る。

【００１２】強誘電体コンデンサは負分極状態を格納す
る場合には、双極性駆動パルスが強誘電体コンデンサを
してある量の正電荷をビット線へ転送させ、次いでより
少ない量の負の電荷をビット線へ転送させる。強誘電体
コンデンサ内に正分極状態が格納されている場合には、
双極性駆動パルスは、ある量の正の電荷をビット線へ転
送させ、次いで比較的大きな量の負の電荷を転送させ
る。本発明の好適実施例においては、転送される正電荷
が一つのセンスアンプ容量内に格納され、その後に負の
電荷が異なったセンスアンプ容量内に格納される。これ
らセンスアンプ容量は、並列接続されて、正及び負の電
荷の加算を与える。正味が正又は負の極性の何れかを有
するこの加算信号は例えば回路共通電圧である基準電圧
と比較され、強誘電体コンデンサの分極状態に対応する
デジタル状態を持った出力信号を発生する。正味の正の
加算信号は一方の分極状態に対応し、一方正味負の加算
信号は他方の分極状態に対応する。本発明に基づいて何
れかの分極状態を読取る場合、強誘電体コンデンサにお
いてその完全な破壊は存在せず、その際にこの様なコン
デンサの疲労を減少させ且つ各読取り動作の後に回復動
作を行なう必要性を取除いている。

【００１３】

【実施例】図１は強誘電体コンデンサの特性であるヒス
テリシスループ１０、及びその分極状態を決定する場合
に従来使用されている横断を示している。図２は、強誘
電体コンデンサへ印加される従来の駆動信号を示してお
り、且つ該コンデンサにより格納されている一方又は他
方の分極状態に対応する読取り電圧を示している。ヒス
テリシスループ１０の水平軸は、強誘電体コンデンサへ
印加される電界の大きさを画定する。該グラフの垂直軸
は、強誘電体コンデンサの分極を画定し、−Ｐr は負の
分極状態を表わし、且つ＋Ｐ_r は正の分極状態を表わ
す。＋Ｐ_r 及び−Ｐ_r 分極状態は実質的に安定であり、
この様な分極の大きさは、電圧が該コンデンサから取除
かれた後においても維持される。実際に、＋Ｐ_r 及び−
Ｐ_r 状態は、時間がたつと共にその値がドリフトする場
合がある。＋Ｐ_s 及び−Ｐ_s 分極大きさは安定ではな
く、電界が取除かれた後に、それらの大きさはＰ_s の大
きさから対応するＰ_r の大きさへ復帰する。垂直の破線
１２は、＋５Ｖを強誘電体コンデンサの一方の端子へ印
加することにより得られる電界を示している。

【００１４】一例として、強誘電体コンデンサが初期的
に、参照番号１４で示した如く、＋Ｐ_r 分極状態を格納
すべく設定されており、且つ５Ｖの正のバイアスが該コ
ンデンサの一方の端子へ印加されるものと仮定する。図
２の波形１６は、この様な電界を該コンデンサへ印加す
るのに効果的な駆動信号を示している。理解すべきこと
であるが、該コンデンサの他方の端子は外部駆動回路へ
接続されていないが、該コンデンサの分極状態に依存す
る電圧へ該コンデンサにより充電することが自由であ
る。一般的に、強誘電体コンデンサの他方の端子は、強
誘電体コンデンサからの電荷の転送により充電される寄
生容量を持った何らかのタイプの回路へ接続されてい
る。５Ｖ駆動パルス１６を印加すると、強誘電体コンデ
ンサは＋Ｐ_r分極状態１４から矢印１８の方向に分極の
大きさ２０（＋Ｐ_s ）へヒステリシス曲線に沿って遷移
を行なう。＋５Ｖパルス１６により発生された電界が０
値へ復帰すると（該曲線の垂直軸により示してある）、
ヒステリシスループ１０は矢印２２の方向に移動して大
きさ＋Ｐ_r で示した安定な分極状態へ到達する。＋Ｐ_r
分極状態１４が初期的に格納されている場合にヒステリ
シスループ１０の横断により経験される分極の大きさに
おける差異を寸法矢印２４で示してある。その結果、小
さな電荷が図２に示した如く対応する読取り信号２６に
より強誘電体コンデンサから転送される。

【００１５】強誘電体コンデンサが初期的に−Ｐ_r 安定
分極状態を格納している場合には（参照番号２８で示し
てある）、より大きな読取り信号が発生される。＋５Ｖ
電気的バイアスが強誘電体コンデンサの一方の端子へ印
加されると（参照番号１６で示してある）、ヒステリシ
スループ１０は安定な負の分極大きさ２８（−Ｐ_r ）か
ら、矢印３０に沿って正の分極大きさ２０（＋Ｐ_s ）へ
トラバース即ち移動する。電界が０値へ復帰すると、ヒ
ステリシスループ１０はライン２２に沿って安定な正の
分極大きさ＋Ｐ_r へトラバース即ち横断する。従って、
強誘電体コンデンサの元の−Ｐ_r 分極状態がこの電界の
印加の結果として破壊される。注意すべきことである
が、−Ｐ_r 状態を格納する強誘電体コンデンサへ印加さ
れる３１によって示したものよりも大きな電界は分極状
態の反転を発生させる。破線３０により示した大きさの
電界は、通常、強誘電体コンデンサの保磁フィールドと
して知られている。破壊的読取りは、強誘電体コンデン
サ内の多数の物質ドメインの極性の完全な反転を発生さ
せ、それは疲労及び寿命の短縮化を発生させる。負及び
正の分極状態２８及び１４の間の大きさの差異は、参照
番号３２で図２に示した如く且つ寸法矢印３３で図１に
示した如く、一層大きな読取り信号を発生させる。読取
り信号２６及び３２の相対的な大きさは、強誘電体コン
デンサの容量及びそれに接続されている外部回路の関数
である。強誘電体メモリ適用においては、読取り信号２
６及び３２の間の差異は、約６０乃至２５０ｍＶの範囲
の場合がある。

【００１６】例示的な強誘電体コンデンサの分極状態
は、従来、読取り信号２６及び３２を非０基準電圧と比
較することにより決定されている。この様な方法の一つ
の欠点は、強誘電体コンデンサの容量、又はヒステリシ
スループ特性、温度など、又はビット線の寄生容量が変
化する場合に、読取り信号２６及び３２の大きさが基準
電圧に関して変化する場合があるということである。理
解される如く、信頼性のある動作に対するマージン即ち
余裕はその場合に妥協せざるを得ない。

【００１７】分極状態を格納するため及びその状態を確
かめるための両方のために強誘電体コンデンサへ同一の
正極性電界１６を印加することは従来行なわれている。
図示していないが、駆動線とビット線との間にスイッチ
可能な強誘電体コンデンサを有するメモリセル構成にお
いては、強誘電体コンデンサの一方の端子へ正の駆動線
電圧を印加し且つ他方のコンデンサ端子へ接続されてい
るビット線を接地するか又はその逆とすることにより強
誘電体コンデンサ内に所望の分極状態を発生させ、該コ
ンデンサ内に所望の分極状態を格納させることが可能で
ある。例えば、強誘電体コンデンサ内に＋Ｐ_r 分極状態
１４を格納させるためには、一方の端子は正駆動電圧パ
ルス１６で駆動線により駆動され、且つ他方のコンデン
サ端子はビット線により接地されてこの様な分極状態を
格納する。一方、強誘電体コンデンサの一方の端子へ接
続されている駆動線を接地し且つビット線へ＋５Ｖパル
スを印加することにより該コンデンサの他方の端子を駆
動することによって−Ｐ_r分極状態２８を強誘電体コン
デンサ内に格納させることが可能である。この様に、完
全な５Ｖ電界を所定の方向において強誘電体コンデンサ
を横断して印加させることにより、その中に−Ｐ_r 分極
状態が格納される。

【００１８】図３は、図１に示したものと同様なヒステ
リシスループ４０を示しているが、それに沿ってのトラ
バース即ち横断移動は本発明に基づくものである。この
場合においても、＋Ｐ_r 安定分極状態が例示的な強誘電
体コンデンサ内に格納されており、双極性パルス４４の
正の部分４２が該コンデンサの一方の端子へ印加される
ものと仮定する。双極性パルス４４の正の部分４２を図
４ａに示してある。重要なことであるが、この印加電界
の大きさは小さくしており、本発明の好適実施例におい
ては約＋１Ｖである。説明の便宜上、図４ａに示した読
取り波形のスケールは図２に示したものとは異なるもの
である。強誘電体コンデンサへ小さな正電界を印加する
ことに応答して、ヒステリシスループ４０は矢印４６に
沿って点４８へトラバース即ち移動し、次いでその電界
が０へ復帰すると、＋Ｐ_r 分極状態へ復帰する。分極に
おける小さな変化は、図３に示したＰ１に対して大きさ
が比例する正の電荷転送を発生する。この小さな正の電
界の印加の結果として強誘電体コンデンサから転送され
る正の電荷は、読取り信号５２（図４ａ）により表わさ
れており、次いで参照番号５４で示した残留電圧へ降下
し、該残留電圧は電界を除去した後も残存する。この具
体例を更に説明するために、正の読取り電圧５２の大き
さが格納され、従ってそれが後にリコールし且つ使用す
ることが可能であるものと仮定する。

【００１９】強誘電体コンデンサへ正の１Ｖ電界を印加
した後に、双極性パルス４４の第二の負の部分５６が強
誘電体コンデンサの端子へ印加される。図４ａは同時的
に発生する双極性パルスの正及び負の両方の部分４２及
び５６を示しており、この様な描き方は残留読取り電圧
の大きさを示す目的のためのみである。実際上、正及び
負の電界４２及び５６が時間的に逐次的に印加され、従
って強誘電体コンデンサは一方の極性の電界を受け、次
いで反対極性の同一の電界の大きさを受ける。双極性パ
ルス４４の負極性部分５６が強誘電体コンデンサの同一
の端子へ印加されると、ヒステリシスループ４０が矢印
５８に沿って点６０へトラバース即ち移動し、次いで矢
印６２を介して＋Ｐ_r 分極大きさへ復帰する。小さな負
の分極変化により、図３に示した如く、大きさがＰ２に
比例する負の電荷転送を発生する。この負の大きさＰ２
はＰ１の正の大きさよりも一層大きい。負極性電界５６
の印加期間中、読取り電圧は、負極性信号６４を有して
おり、それは、その後に、電界が存在しない場合に残留
大きさ６６へ復帰する。点４８と６０との間のヒステリ
シスループの非線形部分から理解される如く、正の読取
り大きさ５２は負の読取り大きさ６４よりも小さい。従
って、この様な大きさを加算することにより読取り大き
さ５２及び６４を結合させると、正味負の極性が得られ
る。従って、負極性の加算結果は、強誘電体コンデンサ
における正極性状態＋Ｐ_r の初期的格納状態に対応して
いる。ヒステリシスループ点４８と６０との間のトラバ
ース（横断）移動の後の強誘電体コンデンサ内に残存す
る分極の大きさは、元の分極の大きさ＋Ｐ_r よりも幾分
小さい。勿論、多数のこの様なトラバーサル（横断）移
動の後に、強誘電体コンデンサは、元の＋Ｐ_r の大きさ
へ復帰するためにはリフレッシュ動作を必要とする場合
がある。多分、１０，０００回の強誘電体コンデンサの
読取り動作の後、以下に説明するような態様でリフレッ
シュサイクルを実施することが可能である。

【００２０】負の安定分極状態−Ｐ_r が強誘電体コンデ
ンサ内に格納される場合で、図４ｂに示した如く１Ｖの
大きさの双極性パルスで駆動される場合、反対極性の加
算信号が実現され反対の分極状態の格納を表わす。より
詳細に説明すると、双極性駆動パルス４４の正極性部分
４２が強誘電体コンデンサの一方の端子へ印加される
と、ヒステリシスループ４０が矢印７０に沿って点７２
へトラバースし、次いで矢印７４に沿って−Ｐ_r 安定状
態へ戻る。その結果、双極性部分４２期間中に発生され
る正の読取り信号は正のレベル７６へ上昇し、次いで波
形７８で示した如く残留正大きさへ復帰する。分極にお
ける小さな正の変化は図３に示したＰ３に大きさが比例
する正の電荷転送を発生させる。双極性駆動パルス４４
の負の部分５６が強誘電体コンデンサへ印加されると、
ヒステリシスループ４０が矢印８０に沿って点８２へト
ラバース即ち移動し、次いで矢印８４に沿って−Ｐ_r 安
定状態へ復帰する。分極における小さな負の変化は、図
３に示したＰ４へ大きさが比例する負の電荷転送を発生
する。注意すべきことであるが、Ｐ３の正の大きさはＰ
４の負の大きさよりも一層大きい。その結果、駆動パル
スの負の部分５６期間中の読取り信号は参照番号８６で
示した負のレベルへ上昇し、次いで参照番号８８で示し
た如く負の残留大きさへ復帰する。図４ｂの波形を視覚
的に比較すると、正の読取り大きさ７６は負の読取り大
きさ８６よりも一層大きい。正及び負の読取り大きさ７
６及び８６が加算回路内において結合されると、正味正
極性の信号が発生し、その際に強誘電体コンデンサ内に
負の分極状態−Ｐ_r が格納されていることを表わす。＋
Ｐ_r 分極状態の場合と同じく、元の−Ｐ_r 分極大きさ
は、ヒステリシスループ４０上の二つの点７２及び８２
の間での多数回のトラバース即ち横断移動の後に次第に
減少される。強誘電回復技術について以下に更に詳細に
説明する。

【００２１】前述したことから理解される如く、選択し
た大きさの双極性パルスを強誘電体コンデンサへ印加す
ることにより、その分極状態を、その分極状態を完全に
破壊することなしに決定することが可能である。参照番
号９０で示したもの（即ち、保磁フィールド）よりも小
さな正及び負の大きさを有する双極性パルスは、完全な
分極反転を発生するものではない。強誘電体コンデンサ
へ印加された双極性読取りパルスは１−２Ｖの大きさの
ものとして説明したが、双極性パルスの大きさは約０．
１Ｖ乃至０．５Ｖ程度の小さいものを強誘電体膜のタイ
プ、回路ノイズ及びセンスアンプ構成などに依存して使
用することが可能である。本発明の好適実施例において
は、必要な電圧よりも小さいものを強誘電体コンデンサ
へ印加させて、スイッチ動作される物質ドメインの数を
減少させ、その際に疲労を減少させ、しかしながらメモ
リアレイノイズから明確に区別するために十分な大きさ
の読取り信号を獲得している。点４８と６０との間でヒ
ステリシスループ４０をトラバース即ち横断移動するこ
とにより、何ら分極状態の反転が発生することはなく、
しかし分極状態は、正及び負の読取り信号を加算し且つ
結果的に得られる正味の極性を確認することにより決定
される。同一の技術を使用して負極性分極状態を決定す
るが、この様な状態は反対極性の加算結果により画定さ
れる。更に、ヒステリシスループ４０が点４８と６０と
の間で且つ点７２と８２との間でヒステリシスループ４
０をトラバース即ち横断移動するように電気信号を印加
することにより、従来技術と比較して、比較的少ない数
のドメインが強誘電体物質内においてスイッチ動作され
る。従って、強誘電体コンデンサが経験する疲労は著し
く少なく、その際に強誘電体コンデンサの寿命が減少す
る程度をより少ない程度のものとしている。本発明技術
の更に別の利点は、強誘電体コンデンサへより小さな大
きさの電界を印加することにより、対応するパルスはよ
り小さな幅のものとすることが可能であり、その際にア
クセス時間を減少させている。

【００２２】上述した説明においては、駆動パルス及び
読取り信号を正及び負の極性で説明したが、この様な用
語は互いに相対的なものとして理解すべきである。換言
すると、強誘電体メモリ装置は、正の供給電圧のみを供
給することが可能である。この様な場合には、種々の回
路は、正及び負の駆動パルスが例えば＋３Ｖ及び＋１Ｖ
の大きさをそれぞれ有するものとして構成することが可
能である。電圧変換回路が、メモリチップのデジタル状
態を他のチップと互換性のあるものとすることが必要と
される場合がある。更に、オンチップの電荷ポンプ回路
及び技術を使用して、正の供給電圧から負の電圧を発生
させることが可能である。更に、例示的な強誘電体コン
デンサの読取り動作を正の駆動パルスとそれに続く負の
駆動パルスとにより説明したが、この様な駆動シーケン
スを逆転することも可能である。図５は、本発明の好適
実施例に基づいて構成した強誘電体メモリアレイの一部
を示している。このメモリアレイは、好適には、各々が
駆動線例えばＤＬ１−ＤＬＮと関連している多数の列を
有している。該列は垂直に配向されているものとして任
意的に示してある。該アレイは、更に多数の行を有して
おり、各行はＷＬ１−ＷＬＮなどのワード線と関連して
いる。各列と各行との交差点において、該アレイ内には
メモリセル１００が形成されており、該セルは強誘電体
コンデンサ１００と直列接続したトランジスタスイッチ
１０２により画定されている。メモリセル１００はワー
ド線ＷＬ１へ接続したゲート端子を有するＮチャンネル
ＭＯＳトランジスタ１０２と共に示してある。直列配置
させたトランジスタ１０２及び強誘電体コンデンサ１０
４は、駆動線ＤＬ１とビット線ＢＬ１との間に接続され
ており、それらは両方ともアレイ内において互いに平行
に延在している。例えばセル１００などのような特定の
メモリセルは、メモリ駆動線の１本の駆動線（ＤＬ１）
と多数のワード線のうちの１本のワード線（ＷＬ１）を
デコードすることによりアクセスされ、その場合に、特
定のメモリセル１００が分極状態の読取り又は書込みの
ために選択される。

【００２３】書込み動作を実施する場合の強誘電体メモ
リの基本的な動作は、ワード線ＷＬ１を選択し、その場
合に、トランジスタ１０２が導通状態に駆動される。従
って、強誘電体コンデンサ１０４が駆動線ＤＬ１とビッ
ト線ＢＬ１との間に接続される。選択された強誘電体コ
ンデンサ１０４内に正の＋Ｐ_r 分極状態を書込むために
は、ビット線ＢＬ１上の電圧が論理低状態の値に確立さ
れ、次いで駆動線ＤＬ１を正の駆動パルスでパルス動作
させ、その際に強誘電体コンデンサ１０４内に＋Ｐ_r 分
極状態を確立する。タイミング及び制御回路１３０によ
り発生されるＴ４タイミングパルスでトランジスタ１２
８を駆動することにより論理低電圧を該ビット線へ印加
させることが可能である。他方の分極状態（−Ｐ_r ）
は、ＤＬ１駆動線上の電圧を論理低状態の値に維持し、
且つビット線ＢＬ１を正電圧で駆動することにより強誘
電体コンデンサ１０４内にセットさせることが可能であ
る。ビット線ＢＬ１は、タイミング及び制御回路１３０
により発生されるＴ５パルスでトランジスタ１２９を駆
動することにより正電圧へ駆動させることが可能であ
る。

【００２４】強誘電体コンデンサ１０４内に以前にセッ
トされた分極状態も、ワード線ＷＬ１を論理高状態へ駆
動させ且つ駆動線ＤＬ１を双極性パルスでパルス動作さ
せることにより決定即ち読取ることが可能である。駆動
線ＤＬ１を正及び負の方向にパルス動作させる結果とし
て、且つ強誘電体コンデンサ１０４内に以前にセットし
た分極状態に依存して、ある量の電荷が強誘電体コンデ
ンサ１０４からビット線ＢＬ１へ転送される。そのアレ
イ列と関連するセンスアンプ１０６は、それぞれの正及
び負の駆動パルスにより発生される正及び負の電荷を一
時的に格納し且つその後にこの様な電荷を加算すること
が可能である。従って、センスアンプ１０６は、加算さ
れた電荷の正味の極性を決定し、その際に強誘電体コン
デンサ１０４の分極状態を決定する。重要なことである
が、強誘電体メモリセル１００の読取り動作は非破壊的
であり、格納することの可能な分極状態が完全に破壊さ
れることはない。その結果、各読取り動作の後にリフレ
ッシュ動作が必要とされることはなく、且つ該コンデン
サの疲労は、ドメインスイッチングが少ないということ
により実質的に減少されている。

【００２５】本発明に基づくセンスアンプ１０６は、セ
ル１００を持ったメモリアレイ列と関連しており、且つ
ビット線ＢＬ１へ接続して示してある。センスアンプ１
０６は、更に、正極性の駆動線パルス４２（図４ａ）に
応答してメモリセル１００から読取られる電荷を一時的
に格納するための第一格納コンデンサ１１０を有してい
る。第二格納コンデンサ１１２は、負極性駆動線パルス
５６に応答してメモリセル１００から読取られる電荷を
格納することが可能である。コンデンサ１１０及び１１
２は、センスアンプ１０６のその他のコンポーネントと
共に製造されるディスクリートなコンデンサとするか、
又は寄生容量とすることが可能である。コンデンサ１１
０及び１１２の容量値は理想的には等しいものである
が、ほぼ強誘電体セルコンデンサの容量の公称値のもの
とすることが可能である。

【００２６】第一格納コンデンサ１１０は、回路共通部
即ち接地へ接続されている一方の端子を有しており、且
つ別の端子はＮチャンネルＭＯＳトランジスタ１１４に
よりビット線ＢＬ１へ接続することが可能である。格納
コンデンサ１１０も、Ｎチャンネルトランジスタ１１６
によりオペアンプ１２０の非反転入力端１１８へ接続す
ることが可能である。増幅器１２０の反転入力端１２２
は、例えば回路共通部などの０基準電圧へ接続されてい
る。前述した構成によれば、トランジスタ１１４が導通
状態に駆動される場合に第一コンデンサ１１０をビット
線ＢＬ１へ接続させることが可能であり、又それらから
分離することが可能である。同様に、コンデンサ１１０
を、トランジスタ１１６により、増幅器１２０の入力ノ
ード１１８へ接続させるか又はそれらから分離させるこ
とが可能である。第二格納コンデンサ１１２は、同様
に、それぞれのトランジスタ１２４及び１２６により、
ビット線ＢＬ１及び増幅器入力ノード１１８へ同様に接
続させることが可能である。従って、第二格納コンデン
サ１１２は、ビット線ＢＬ１に関して又は増幅器１２０
の非反転入力ノード１１８に関して接続させるか又は分
離させることが可能である。両方の格納コンデンサ１１
０及び１１２が増幅器入力端１１８へ接続される場合に
は、それらは互いに並列接続される。

【００２７】以下により詳細に説明する如く、トランジ
スタ１１４はタイミング及び制御回路１３０、特にＴ１
として示した信号により駆動されるゲート端子を有して
いる。第二格納コンデンサ１１２をビット線ＢＬ１へ接
続するトランジスタ１２４は、タイミング及び制御回路
１３０により発生されるＴ２タイミングパルスにより駆
動される。それぞれのコンデンサ１１０及び１１２を増
幅器入力ノード１１８へ接続するトランジスタ１１６及
び１２６がＴ３タイミングパルスにより共に駆動され
る。センスアンプ１０６は、更に、ビット線ＢＬ１と回
路共通部との間に接続されているＮチャンネルトランジ
スタ１２８を有している。Ｔ４タイミングパルスにより
導通状態に駆動されると、トランジスタ１２８は実効的
にビット線ＢＬ１を接地させ、それと関連する寄生容量
内に格納されている場合のある全ての電荷を散逸させ
る。上述した如く、Ｎチャンネルトランジスタ１２９
は、Ｔ５タイミングパルスにより駆動されて、ビット線
ＢＬ１を論理高電圧へプリチャージする。ラッチ１３２
がラッチしたデータ出力ＤＯＵＴ−１を与えるために増
幅器１２０の出力端へ接続している。一方、各センスア
ンプ内のラッチ１３２は除去することが可能であり、且
つ全てのセンスアンプの各データ出力ＤＯＵＴ端子は、
該アレイの単一データ出力を与えるために共通のラッチ
へ接続することが可能である。

【００２８】メモリアレイの詳細な動作について図６の
波形と図５の回路を参照して説明する。当業者はこの様
なタイミング及び制御回路１３０を容易に構成すること
が可能であり、それは図６に示した波形の多くのものを
発生することが可能である。更に、当業者は図６に示し
てある駆動線信号を発生するための駆動線タイミング回
路を容易に構成することが可能である。説明の便宜上、
以下の例は、メモリセル１００が最初に強誘電体コンデ
ンサ１０４の−Ｐ_r 分極状態を読取り、次いで＋Ｐ_r 状
態を読取るために選択されるものと仮定する。該アレイ
内のその他のメモリセルは同様の態様で選択し且つ読取
ることが可能である。

【００２９】メモリセル１００を選択する場合に、ワー
ド線デコーダ（不図示）がメモリアドレスをデコードし
且つ選択したワード線ＷＬ１を、波形１４０に示した如
く、論理高レベルへ駆動する。その論理高レベルは、メ
モリ回路への供給電圧により供給されるもの、例えば５
Ｖレベルとすることが可能である。論理高ワード線信号
１４０は、セルトランジスタ１０２を導通状態へ駆動
し、その際に強誘電体コンデンサ１０４を駆動線ＤＬ１
とビット線ＢＬ１との間に接続させる。次いで、タイミ
ング及び制御回路１３０が、例えば波形１４２で示した
如く、Ｔ１タイミングパルスを発生させる。Ｔ１パルス
１４２の論理高レベルがセンスアンプトランジスタ１１
４を導通状態へ駆動し、その際に第一格納コンデンサ１
１０をビット線ＢＬ１へ接続させる。Ｔ２タイミング信
号は論理低レベルに残存し、その際に第二格納コンデン
サ１１２をビット線ＢＬ１から分離させる。タイミング
シーケンスにおいて、駆動線デコーダ（不図示）がメモ
リアドレスをデコードし且つＤＬ１駆動線を双極性パル
ス４４の小さな振幅の正極性部分４２で駆動する。本発
明の好適実施例においては、正のパルス４２の大きさ
は、強誘電体コンデンサ１０４の分極状態の完全なスイ
ッチングを発生させるのには不十分なものであり、且
つ、好適には、約１Ｖである。強誘電体コンデンサ１０
４の特性及び特にヒステリシスループ４０の形状に依存
して、その他の小さな大きさの電圧を使用して駆動線Ｄ
Ｌ１を分極状態の反転を発生させることなしに正のパル
ス４２で駆動することが可能である。上述した如く、双
極性パルス４４の正部分４２の上昇端は、ヒステリシス
ループ４０に沿ってのトラバース７０を発生させ、更に
電荷を強誘電体コンデンサ１０４からビット線ＢＬ１へ
転送させる。この電荷転送を、図６においてビット線波
形１４６により示してある。実線は、−Ｐ_r 分極状態の
読取りに応答してビット線ＢＬ１へ転送された電荷のあ
る量の転送状態を表わしており、一方破線は強誘電体コ
ンデンサ１０４内に以前に格納された＋Ｐ_r 分極状態の
読取りに応答して転送されるより少ない量の電荷を示し
ている。

【００３０】センスアンプトランジスタ１１４はこの時
間期間中導通状態であるので、強誘電体コンデンサ１０
４からビット線ＢＬ１へ転送される電荷は、その容量及
びビット線ＢＬ１の寄生容量に依存した量に第一格納コ
ンデンサ１１０を充電する。重要なことであるが、駆動
線ＤＬ１は正パルス４２により駆動されるので、第一格
納コンデンサ１１０は、ビット線ＢＬ１から転送される
電荷量に対応する正電圧へ充電される。Ｔ１タイミング
パルスの負向遷移１４８上で、センスアンプトランジス
タ１１４がカットオフされ、その際に充電された格納コ
ンデンサ１１０をビット線ＢＬ１から分離させる。Ｔ１
タイミングパルスの負向遷移１４８は、好適には、正極
性パルス４２の中間から後の部分の期間中に発生する。

【００３１】タイミングシーケンスにおいて次に発生す
るものは狭いＴ４タイミングパルス１５０であり、それ
はセンスアンプトランジスタ１２８を導通状態に駆動す
る。ビット線ＢＬ１は、その際に接地されて、正駆動線
パルス４２から発生したその上の残留電荷を除去すべく
接地される。ビット線波形部分１５２は回路共通電圧へ
放電された状態を示してある。タイミングシーケンスに
おいて次に発生するものは、タイミング及び制御回路１
３０によるＴ２タイミングパルス１５４の発生である。
Ｔ２タイミングパルス１５４の論理高レベルへの上昇端
は、センスアンプトランジスタ１２４を導通状態へ駆動
させることが可能であり、その際に第二格納コンデンサ
１１２をビット線ＢＬ１へ接続させる。このＴ２タイミ
ングパルス１５４の上昇端の次に、駆動線ＤＬ１は小さ
な振幅の負極性パルス５６で駆動される。負極性パルス
５６の大きさは、好適には、正極性パルス４２のものと
同一であるが、これは必ずしも絶対的に必要なものでは
ない。負極性駆動線パルス５６の初期的な負向遷移は、
ヒステリシスループ４０のトラバース即ち移動８０を発
生させ且つある量の電荷を強誘電体コンデンサ１０４か
らビット線ＢＬ１へ転送させる。その結果、負の電荷が
強誘電体コンデンサ１０４から波形１５８で示した如く
にビット線ＢＬ１へ転送される。注意すべきことである
が、実線の波形は、−Ｐ_r 分極状態が強誘電体コンデン
サ１０４内に初期的に格納されている場合の電荷の転送
を示しており、一方破線は＋Ｐ_r 分極状態が初期的に格
納されている場合の電荷転送を示している。上述した如
く、ヒステリシスループ４０が非線形的な性質であるの
で、双極性パルス４２及び５６に応答して強誘電体コン
デンサ１０４からビット線ＢＬ１へ転送される電荷は、
大きさが等しいものではなく、その際に初期的分極状態
を決定するためのメカニズムを与えている。この場合
も、負の駆動パルス５６に応答してビット線ＢＬ１へ転
送される電荷は、第二格納コンデンサ１１２を、ビット
線ＢＬ１へ転送される電荷量及びビット線ＢＬ１の寄生
容量と比較したコンデンサ１１２の寸法の関数である電
圧へ充電させる。

【００３２】双極性パルス４４の負極性部分５６が駆動
線ＤＬ１へ印加される時間期間中、Ｔ２タイミングパル
ス１５４が、信号遷移１６０により示した如く、論理低
レベルへ復帰する。その結果、センスアンプトランジス
タ１２４がカットオフされ、且つ充電された第二格納コ
ンデンサ１１２をビット線ＢＬ１から分離する。Ｔ２タ
イミングパルスが論理低レベルへ復帰した後に、第一格
納コンデンサ１１０がその中に強誘電体コンデンサ１０
４内に格納されている特定の分極状態に依存する大きさ
を持った正電圧を格納する。同様に、第二格納コンデン
サ１１２は、強誘電体コンデンサ１０４内に格納されて
いる特定の分極状態に対応する量により特性付けられる
負電圧をその中に格納している。

【００３３】タイミングシーケンスに関して継続して説
明すると、タイミング及び制御回路１３０が第二Ｔ４タ
イミングパルス１６２を発生し、それはトランジスタ１
２８を導通状態に駆動しビット線ＢＬ１を放電させる。
この放電は、該アレイ列の爾後の読取り又は書込み動作
のための準備である。Ｔ４タイミングパルスが読取りサ
イクルの終了前に発生するものとして示してあるが、そ
れは、アクセスしたセルからの読取ったデータを獲得す
る上での遅延を回避するためにこの様なサイクルの終了
間近に発生させることが可能である。

【００３４】第二Ｔ４タイミングパルス１６２の発生の
後に、タイミング及び制御回路１３０がＴ３パルス１６
４を発生する。Ｔ３タイミングパルス１６４が論理高レ
ベルへ遷移すると、センスアンプトランジスタ１１６及
び１２６は両方とも導通状態へ駆動され、その際に第一
格納コンデンサ１１０及び第二格納コンデンサ１１２を
増幅器１２０の非反転入力ノード１１８へ接続させる。
増幅器１２０の入力ノード１１８は、高インピーダンス
により特性付けられ、従って該増幅器入力は格納コンデ
ンサ１１０又は１１２の何れかからも実質的に電流を放
電させることはない。その代わりに、トランジスタ１１
６及び１２６は両方とも導通状態にあるので、格納コン
デンサ１１０及び１１２は並列接続される。格納コンデ
ンサ１１０及び１１２の並列接続は、それぞれに格納さ
れた正電圧及び負電圧をこれらのコンデンサの間で分布
させ、その際に実効的にこれらの電圧の加算動作を行な
う。換言すると、両方の格納コンデンサ１１０及び１１
２の間に分布される正味の電圧乃至は電荷は、究極的に
は等しいものであるが、それぞれのコンデンサ１１０及
び１１２上に格納されている最も高い振幅の正又は負の
電圧と同一の極性を有する。別の言い方をすれば、−Ｐ
_r 分極状態が初期的に強誘電体コンデンサ１０４内に格
納されている場合には、読取り動作の結果として、格納
コンデンサ１１０をして、第二格納コンデンサ１１２上
に格納されている負の電圧よりも一層大きな振幅の正の
電圧を格納させる。並列に接続されている場合には、結
果的に発生し且つ増幅器入力ノード１１８へ結合される
正味の電圧は正であり、その際に負の分極状態が初期的
に格納されていたことを表わす。一方、＋Ｐ_r 分極状態
が強誘電体コンデンサ１０４内に初期的に格納されてい
た場合には、第一格納コンデンサ１１０上に格納されて
いる正極性の電圧と比較して、一層大きな負の極性の電
圧が第二格納コンデンサ１１２上に格納される。正味負
の電圧が発生し、且つ増幅器入力ノード１１８へ結合さ
れ、その際に強誘電体コンデンサ１０４内には初期的に
正の分極状態が格納されていたことを表わす。

【００３５】オペアンプ１２０は非反転態様で動作する
状態で示してあり、従って出力デジタル状態は、強誘電
体コンデンサ１０４の反対の分極状態を示している。オ
ペアンプ１２０は、勿論、反転モードで動作すべく接続
することも可能であり、その場合には出力デジタル状態
は強誘電体コンデンサの分極状態に対応している。理解
すべきことであるが、強誘電体コンデンサ分極段とデジ
タル論理レベルとの間の対応は全く任意的なものであ
る。

【００３６】再度図６を参照すると、Ｔ３タイミングパ
ルス１６４の上昇遷移は、格納コンデンサ１１０及び１
１２を並列接続させ且つ格納コンデンサ電圧の加算を発
生させることが可能である。結果的に得られる極性は、
分極状態に対応する論理レベルを画定し、且つ増幅器１
２０はラッチ１３２をラッチ状態に駆動する。データ出
力信号ＤＯＵＴ−１は、論理高レベル１６６へ駆動され
た状態で示されており、そのレベルは、強誘電体コンデ
ンサ１０４内に格納されている分極状態に対応してい
る。図示していないが、ラッチ１３２は、爾後のメモリ
動作の準備としてタイミング及び制御回路１３０により
リセットさせることが可能である。ＤＯＵＴ−１信号に
関連する破線は、論理低レベルに対応しており、それ
は、他方の分極状態が強誘電体コンデンサ１０４内に格
納されていた場合に発生する。この様な他の分極状態の
読取りは、ビット線電圧となり、それも破線で示してあ
る。

【００３７】センスアンプ１０６は、駆動線ＤＬ１ドラ
イバへ接続されている出力データ端子ＤＯＵＴ−１を有
するものとして示してある。ＤＬ１ドライバへのフィー
ドバック接続は、ラッチ１３２の出力において示してあ
るが、この様な接続はその他のセンスアンプ回路点に設
けることも可能である。この様なＤＬ１ドライバへのフ
ィードバックの使用は、この様なドライバが駆動線ＤＬ
１をセンスアンプ１０６の出力において供給されるデー
タ状態に依存する極性を持ったリフレッシュパルスで駆
動することを可能としている。換言すると、センスアン
プラッチ１３２の出力が論理高レベルである場合には、
駆動線ＤＬ１は正極性リフレッシュパルスで駆動され、
且つその逆も又真である。本発明の別の特徴によれば、
各メモリのセル読取り動作の後に、この様なセルがリフ
レッシュ動作される。メモリセルのリフレッシュ動作
は、適宜の極性の大きな振幅の駆動線電圧を印加してメ
モリセル内の元の分極状態の再書込みを行ない且つ実質
的に全てのドメインが同一の方向に整合していることを
確保することにより実施される。強誘電体メモリセルの
リフレッシュ動作についての詳細は、１９９１年１月１
６日付で出願され本願出願人に譲渡されている米国特許
出願第６４２，０２２号により詳細に記載してある。

【００３８】駆動線及びビット線リフレッシュパルスを
図６において参照番号１７０及び１７１により示してあ
る。実線で示したリフレッシュパルスは、＋Ｐ_r 分極状
態をリフレッシュさせるのに有効であり、一方破線で示
したリフレッシュパルス１７０及び１７１は−Ｐ_r 分極
状態をリフレッシュさせるのに有効である。ワード線Ｗ
Ｌ１がいまだに論理高レベルにある場合で且つビット線
ＢＬ１がセンスアンプトランジスタ１２８により回路共
通電圧レベルへ放電された状態で、正の＋５Ｖリフレッ
シュパルス１７０を駆動線ＤＬ１へ印加すると、アクセ
スされた強誘電体コンデンサ内のそれぞれの＋Ｐ_r 分極
状態を再確立させる。リフレッシュパルス１７０は、好
適には、約＋５Ｖの振幅を有しており、ヒステリシスル
ープ４０が最も右側へ遷移し、その際に強誘電体物質の
実質的に全てのドメインが同一の方向に極性されている
ことを確保するようなものである。同様に、−Ｐ_r 分極
状態は、駆動線ＤＬ１を０Ｖ近傍に維持し、且つセンス
アンプトランジスタ１２９を導通状態へ駆動しビット線
を供給電圧パルス１７１で駆動させることによりリフレ
ッシュさせることが可能である。この様な態様でリフレ
ッシュされると、ヒステリシスループの最も左側の部分
がトラバースされて、−Ｐ_r 分極状態を回復する。

【００３９】図７は、本発明に基づいてメモリアレイを
駆動する駆動線信号を発生するための回路を示したブロ
ック図である。ドライバタイミング及び制御回路１８０
がアレイ列の各駆動線ドライバ回路の何れかと関連して
いるか、又は全ての列ドライバを制御する。ドライバタ
イミング及び制御回路１８０は、センスアンプタイミン
グを駆動線タイミングと連係させるためにセンスアンプ
タイミング回路１３０からの入力１８２を有している。
理解すべきことであるが、メモリアレイの全てのタイミ
ング回路は同期されており、従って全てのメモリ動作は
連係した態様で実施させることが可能である。更に、ド
ライバタイミング及び制御回路１８０は、読取り／書込
み入力１８４を有しており、従ってタイミング信号をメ
モリへ供給される読取り及び書込み信号に従って発生さ
せることが可能である。フィードバック入力１８６は、
センスアンプ１０６からドライバタイミング及び制御回
路１８０へ供給され、従って適宜のリフレッシュパルス
振幅を、特定のメモリセルから読取ったデジタル状態に
依存して発生させることが可能である。最後に、入力１
８７におけるデータ（Ｄｉｎ）が制御回路１８０へ供給
され、従って適宜の振幅の駆動信号が、書込みコマンド
期間中にメモリへ入力されるデジタル状態に対応して適
宜の分極状態を格納させるために発生させることが可能
である。

【００４０】ドライバタイミング及び制御回路１８０
は、正ドライバ回路１８８へ供給される信号を発生す
る。正ドライバ回路１８８は、正低ドライバ１９２及び
正高ドライバ１９４を有している。正低ドライバ１９２
は、上述した双極性読取りパルスの一部を有する低振幅
正極性信号を発生することが可能である。正高ドライバ
１９４は、書込み及びリフレッシュのために供給電圧と
実質的に等しい大きさの正極性パルスを発生することが
可能である。負極性ドライバ１９０は、読取り動作期間
中に駆動線を駆動する低振幅負極性パルスを発生するた
めの負低ドライバ１９６を有している。

【００４１】特定のメモリセルの読取りコマンドに応答
して、ドライバタイミング及び制御回路１８０は、図６
に示した低振幅正パルス４２を発生させるために正低ド
ライバ１９２へ供給されるタイミング信号を発生する。
所定の遅延の後に、ドライバタイミング及び制御回路１
８０は、負低ドライバ１９６をイネーブルさせるための
別の信号を発生し、低振幅負極性パルス５６を発生す
る。

【００４２】任意の強誘電体メモリセルの特定の分極状
態を書込むことが可能な駆動線パルスは、適宜のタイミ
ング信号で正高ドライバ１９４をトリガする駆動タイミ
ング及び制御回路１８０により達成される。例えば、＋
Ｐ_r 分極状態が強誘電体メモリセル内に確立される場合
には、正高ドライバ１９４がメモリ書込みシーケンスに
おける適宜の時間においてイネーブルされる。上述した
如く、−Ｐ_r 分極状態がメモリセル内に書込まれる場合
には、駆動線ＤＬ１がほぼ０Ｖ近くに維持され、一方ビ
ット線ＢＬ２が正電圧へパルス動作される。

【００４３】最後に、実質的に供給電圧の大きさである
正リフレッシュパルス１７０を正高ドライバ１９０によ
り発生させることが可能である。しかしながら、上述し
た如く、この様なリフレッシュパルス１７０の有無は、
アクセスされたメモリセルから前に読取られた信号の状
態に依存する。従って、関連するセンスアンプのラッチ
された出力は、ドライバタイミング及び制御回路１８０
の入力端１８６へ供給され、その際にドライバ回路にア
クセスされたメモリセルから最後に読取られた状態を供
給する。入力端１８６におけるデジタル状態に基づい
て、ドライバタイミング及び制御回路１８０は、正極性
リフレッシュパルス１７０で駆動線ＤＬ１を駆動するた
めに正高ドライバ１９４を選択するか、又は該駆動線を
０Ｖに維持することが可能である。

【００４４】別々の正及び負ドライバを示してあるが、
この様なドライバは単一のドライバ回路内に集積化させ
ることが可能である。例えば、正高ドライバは、抵抗を
介して正供給電圧へ結合されている単一のＭＯＳトラン
ジスタを有することが可能である。その直列抵抗は、こ
の様な抵抗を短絡回路とさせるために別のトランジスタ
と並列とさせることが可能である。駆動線を大きな電圧
で駆動することが所望される場合には、その抵抗は他の
トランジスタと短絡させることが可能であり、その際に
基本的に完全な供給電圧を駆動線へ供給する。一方、例
えば読取り動作期間中などの低い電圧が所望される場合
には、抵抗を短絡するトランジスタをオフ状態に維持
し、その際に完全な供給電圧が駆動線へ供給されること
が防止される。直列抵抗の値は、駆動線が駆動される駆
動電圧の大きさを決定する。負低ドライバ１９０は同様
に構成することが可能である。当業者が、双極性及び単
極性のパルスで駆動線を駆動するためのその他の多数の
構成を考案することが可能であることは勿論である。

【００４５】次に、図８を参照すると、選択した強誘電
体メモリセルの書込み動作を実施することが可能な多数
の波形が示されている。メモリセルの書込みを行なう場
合、例えばＷＬ１などの関連するワード線を論理高レベ
ル２００へ駆動する。ワード線が選択され駆動された後
に、センスアンプタイミング及び制御回路１３０がＴ４
タイミングパルス２０２を発生し、ビット線ＢＬ１を接
地又は回路共通レベルへ放電させる。その後に、ドライ
バタイミング及び制御回路１８０はタイミング信号２０
４を発生して正高ドライバ１９４を駆動し、従って適宜
の振幅の信号が駆動線ＤＬ１上に発生される。ビット線
は逆の態様で制御され、従って適宜の極性の電圧が強誘
電体コンデンサを横断して印加されると、所望の分極状
態が格納される。例えば、デジタル０値がアクセスした
メモリセル内へ書込むべき場合には、供給電圧の大きさ
の正極性パルスを発生して駆動線ＤＬ１を駆動し、且つ
ビット線を接地電圧に維持する。上述した如く、書込む
べきデータ状態が、入力端１８７上でドライバタイミン
グ及び制御回路１８０（図７）へ供給される。一方、デ
ジタル１値がメモリセル内に書込まれるべき場合には、
０の大きさの電圧が駆動線ＤＬ１へ印加され、一方ビッ
ト線は参照番号２０６で示した如く供給電圧でパルス動
作される。上述した如く、センスアンプ１０６のデータ
出力端子上に表われるデジタル０値は正分極状態（＋Ｐ
_r ）に対応し、一方デジタル１値は負分極状態（−Ｐ
_r ）に対応している。理解される如く、本発明の強誘電
体メモリ内のデジタル状態の書込みは簡単化されてお
り、且つ駆動線及びビット線へ適宜のパルスを印加する
ことを必要とするに過ぎない。

【００４６】図９は、双極性駆動パルス期間中に発生さ
れるビット線読取り信号を検知し且つ該読取り信号を結
合して強誘電体コンデンサ１０４内に格納されている分
極状態を表わす結果的に得られる極性を確認するように
適合されたセンスアンプ２１０の別の実施例を示してい
る。この実施例は図５に示したものと類似しているが、
トランジスタ１２４及び１２６が除去されている点が異
なっており、その際に、第二格納コンデンサ１１２をビ
ットライン及び増幅器１２０の非反転入力ノード１１８
へ直接的に導通させることを可能としている。この様な
トランジスタを除去しているので、Ｔ２タイミングパル
スも必要とされることはない。非反転増幅器入力端１２
２を回路共通部へ接続する代わりに、この様な入力端
は、好適には、ゼロでない基準電圧ＶＲＥＦへ接続して
ある。基準電圧ＶＲＥＦは、好適には、強誘電体コンデ
ンサ１０４の反対の分極状態の読取りから得られる非反
転増幅器入力端１１８上に表われる結合した読取り電圧
の間の約中間に選択されている。センスアンプ２１０で
強誘電体メモリセルの読取りを可能とする信号波形は、
実質的に、図６に示したものと同一であるが、Ｔ２波形
及び第二Ｔ４パルスを除去している点が異なっている。
センスアンプ２１０の動作は以下の如き態様で実施され
る。

【００４７】双極性パルスの正極性部分が、対応する読
取り信号がビット線上に表われるように強誘電体コンデ
ンサ１０４へ印加された後に、Ｔ１タイミングパルスが
印加されて第一格納コンデンサ１１１を充電することを
可能とする。Ｔ１タイミングパルスは、駆動トランジス
タ１１４を導通状態とさせ且つ第一格納コンデンサ１１
０をビット線へ接続させることが可能である。センスア
ンプ２１０のこの実施例においては、Ｔ１タイミングパ
ルスの発生により、第一及び第二格納コンデンサ１１０
及び１１２が第一充電シーケンス期間中に並列接続され
る。その結果、有限の量の電荷が強誘電体コンデンサ１
０４からビット線へ転送されるので、第一格納コンデン
サ１１０は図５に示したセンスアンプ形態１０６と比較
して、そうである場合の約半分へ充電される。Ｔ１タイ
ミングパルスが論理低レベルへ復帰した後に、トランジ
スタ１１４は第一格納コンデンサ１１０をビット線から
分離させる。次いで、Ｔ４タイミングパルスは、トラン
ジスタ１２８を導通状態とさせ且つビット線を０電圧レ
ベルへ放電させることが可能である。

【００４８】ドライバタイミング及び制御回路１８０に
より発生された負極性駆動パルスがアクセスされた強誘
電体コンデンサ１０４へ印加され、且つビット線上に負
極性読取り信号を発生させることが可能である。ビット
線読取り信号は第二格納コンデンサ１１２を負電圧へ充
電し、その電圧の大きさは強誘電体コンデンサ１０４内
に格納されている分極状態に依存する。次いで、Ｔ３タ
イミングパルスの発生により、第一格納コンデンサ１１
０及び第二格納コンデンサ１１２をして並列接続させ、
且つ実効的にこれらのコンデンサ内に格納されている信
号を加算する。しかしながら、この場合に、これらの格
納信号は対称的なものではなく、従ってオペアンプ１２
０による比較のためにはゼロでない基準電圧が必要とさ
れる。しかしながら、一方の分極状態の読取りから得ら
れる加算信号と反対の分極状態の読取りから得られる加
算状態とを区別するために適宜の基準電圧を使用するこ
とが可能である。従って、増幅器１２０の出力は、強誘
電体コンデンサ内に格納されている分極状態の表示を発
生する。Ｔ３タイミングパルスの後に、別のＴ４タイミ
ングパルスをオプションとして発生させ、次のメモリ動
作の準備としてビット線を放電させることが可能であ
る。

【００４９】要約すると、上述した如き、本発明に基づ
いて実施される読取り動作は、双極性駆動パルス、即ち
正極性パルスとそれに続く負極性パルス又はその逆も真
を有するパルスを使用することにより容易化されてい
る。双極性パルスを使用することはメモリを読取る場合
に付加的な時間を必要とするように見えるかもしれない
が、この様なパルスの振幅は小さく、従ってアクセスさ
れた強誘電体コンデンサから転送される電荷は小さいも
のであることを理解すべきである。ビットラインへ転送
される電荷が小さいので、関与するＲＣ時定数は小さ
く、従って駆動パルスのパルス幅は、実質的に大きな電
荷を転送する従来の駆動線パルスよりも小さくさせるこ
とが可能である。従って、本発明の原理及び概念を使用
するメモリの読取りアクセス時間は、従来の強誘電体メ
モリのアクセス時間よりも大きなものとなることはな
い。本発明により実現されている別の技術的な利点は、
強誘電体コンデンサ特性及びアレイのその他の電気的特
性における変動が、分極状態の間の区別を行なうために
センスアンプの能力に著しく影響を与えることはないと
いうことである。換言すると、本発明のセンスアンプ
は、好適には、二つの正電圧の間の判別を行なうために
ゼロでない基準電圧を使用するものではなく、正及び負
の極性の電圧の間の判別を行なうために接地又は０電圧
基準を使用している。そのために、本発明の検知技術は
自己基準型であり且つ正極性と負極性との間の区別を行
なうことが必要であるに過ぎない。本発明の別の重要な
技術的特徴は、読取り動作が分極状態を破壊するもので
はないので、読取り動作期間中に発生する電力損失がデ
ータの崩壊を発生することはない。このことは、従来の
強誘電体メモリにおいては発生する場合があった。本発
明により提供される別の技術的利点は、読取り動作の後
にデータをリフレッシュすることにより、強誘電体物質
の信頼性及び寿命を実質的に拡張させている。

【００５０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 強誘電体コンデンサを読取る公知の技術に基
づいて発生するヒステリシスループの特性を示した概略
図。

【図２】 従来技術に基づいて強誘電体コンデンサを読
取る場合の動作を示した一組の波形を示した概略図。

【図３】 ヒステリシスループ及び本発明に基づいて強
誘電体コンデンサを読取る場合にトラバースされる種々
の小さな部分を示した概略図。

【図４ａ】 本発明に基づく強誘電体コンデンサの双極
性駆動パルス及び対応する読取り電圧を示した電気的波
形を示した概略図。

【図４ｂ】 本発明に基づく強誘電体コンデンサの双極
性駆動パルス及び対応する読取り電圧を示した電気的波
形を示した概略図。

【図５】 本発明に基づく強誘電体メモリアレイ及びそ
れと関連するセンスアンプを示した概略図。

【図６】 本発明方法に従って図５のメモリアレイを制
御する多数の電気的波形を示した概略図。

【図７】 本発明に基づいて駆動線を駆動するように適
合された回路を示した概略図。

【図８】 所望の分極状態で強誘電体メモリセルを書込
むために本発明に基づいて使用される多数の波形を示し
た概略図。

【図９】 本発明の別の実施例に基づくセンスアンプを
示した概略図。

【符号の説明】

１００ メモリセル １０２ ＮチャンネルＭＯＳトランジスタ １０４ 強誘電体コンデンサ １０６ センスアンプ １１０ 第一格納コンデンサ １１２ 第二格納コンデンサ １２０ オペアンプ １３０ タイミング及び制御回路 １３２ ラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 レザ モアッザミ アメリカ合衆国， カリフォルニア 94610， オークランド， ジェイン アベニュー 385， ナンバー 315 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/40 - 11/409

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 非揮発性強誘電体メモリにおいて、駆動
   線が設けられており、ビット線が設けられており、トラ
   ンジスタスイッチと直列な強誘電体コンデンサを持った
   少なくとも１個のメモリセルが設けられており、前記セ
   ルは前記駆動線と前記ビット線との間に接続されてお
   り、前記メモリセルへ接続されており前記トランジスタ
   スイッチを制御するためのワード線が設けられており、
   前記ビット線へ接続されてセンスアンプ回路が設けられ
   ており、前記センスアンプ回路は、前記強誘電体コンデ
   ンサからの第一読取り信号を格納する第一格納コンデン
   サと、前記強誘電体コンデンサからの第二読取り信号を
   格納する第二格納コンデンサと、前記第一及び第二格納
   コンデンサを互いに分離する分離手段と、前記第一及び
   第二格納コンデンサ内に格納されている電荷を結合する
   結合手段と、前記強誘電体コンデンサの分極状態を表わ
   すデジタル出力信号を供給するために前記結合した電荷
   を表わす信号を増幅する増幅手段とを有することを特徴
   とする非揮発性メモリ。
2. 【請求項２】 請求項１において、前記分離手段が、前
   記第一格納コンデンサを前記ビット線から分離する第一
   トランジスタと、前記第二格納コンデンサを第一格納コ
   ンデンサから分離する第二トランジスタを有することを
   特徴とする非揮発性メモリ。
3. 【請求項３】 請求項２において、更に、前記第二格納
   コンデンサを前記ビット線から分離する第三トランジス
   タが設けられており、且つ前記第二格納コンデンサを前
   記増幅器手段から分離する第四トランジスタが設けられ
   ていることを特徴とする非揮発性メモリ。
4. 【請求項４】 請求項３において、前記第二及び第四ト
   ランジスタのゲート端子が共通接続されていることを特
   徴とする非揮発性メモリ。
5. 【請求項５】 請求項２において、電荷が前記第一格納
   コンデンサに格納され次いで前記第二格納コンデンサに
   逐次的に格納されるように前記第一及び第三トランジス
   タが異なった時間に導通状態に駆動されることを特徴と
   する非揮発性メモリ。