JPH11260066A - 強誘電体メモリセルをもったメモリ及び強誘電体メモリセルの読出し方法 - Google Patents

Abstract

(57)【要約】 【課題】 読取りの容易なＦe ＲＡＭ及びその読取り方
法を提供すること。 【解決手段】 Ｆe ＲＡＭはダミーセルを用いず、選択
されないビット線を基準に用いて検知を行うように構成
される。読取りサイクルは、駆動線に印加する２つの反
対極性のパルスを含み、第１のパルスが選択されたビッ
ト線からデータ依存信号を与え、第２のパルスがビット
線のレベルを、選択されないビット線のＤＣバイアス電
圧が最適の基準を与えるようなレベルに復帰させるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリセ
ルをもったメモリ、特に強誘電体ランダムアクセスメモ
リ（ＦｅＲＡＭ）および強誘電体メモリセルの読出し方
法に関す。

【０００２】

【従来の技術】従来の技術における半導体メモリにおけ
る検知増幅器の使用 半導体メモリは通常できるだけ小さく作られたメモリセ
ルを用いる。その結果、読取り操作が行われるときそれ
らセルから出力される電気信号は極めて小さい。従っ
て、半導体メモリの検知機能は多くの他の性能パラメー
タに影響を与える重要な技術である。ビー、プリンスに
よる半導体メモリ（B.Prince, Semiconductor Memorie
s)(2.ed 1991)を参照されたい。この文献は参照として
本願に組み込まれる。これは特に強誘電体メモリにおい
て真実である。

【０００３】その１つの簡単な例は、ＤＲＡＭ検知の分
野である。ＤＲＡＭセルにおいて、情報はセルキャパシ
タを２つの電圧の１つの電圧に充電することにより蓄積
される。キャパシタを後に前記２つの電圧の中間にある
ビット線電圧に接続することにより、蓄積された電荷が
ビット線の１つの線に放出されて、そのビット線の電圧
をそれと整合しているビット線の電圧と少し異なるよう
にする。検知増幅器はその電圧差を増幅して大きな信号
を発生し、その大きな信号は更に別の増幅段（設置は任
意）により、そして最終的に論理出力段により検知され
る。

【０００４】一般にメモリ構成において、余りに小さい
読取り余裕にすることは望ましくなく（誤動作の可能性
がある）、一方余りに大きい読取り余裕にすることも望
ましくない（この場合は、精度を保持しながらセルをさ
らに縮小することが可能であろう）。従って、検知増幅
器の基準入力を適正に設計することは、メモリの最適化
のために極めて重要である。強誘電体メモリのように、
セルの想定される出力信号の状態が比較的複雑である場
合には、検知増幅器の最善の可能余裕を得るためには検
知増幅器の基準の最適の追跡が必要である。これは、信
頼性及び／または密度の改良に直接に導かれる。

【０００５】従来の技術における強誘電体メモリ 強誘電体メモリは、材料中に誘導される電界が印加され
る電圧の非直線的関数である強誘電性材料の性質を利用
する。一般に、エム・ライン及びエイ・グラスによる
「強誘電体と関連する材料の原理および応用」（M.Line
s and A.Glass, Principles and Applications of Ferr
oelectrics and Related Materials) （1977) を参照さ
れたい。この文献を参照として本願に組み入れる。

【０００６】強誘電体は強磁性材料と類似する。棒磁石
状の強磁性材料が充分に強い磁界を印加することにより
永久的に磁化され、その後は独立に磁石として動作する
ように、強誘電体は充分に強い電界を印加したとき固定
的の電圧勾配を得ることができる。

【０００７】このことは、強誘電体が非揮発性のメモリ
機能を与える潜在能力をもつことであるから、半導体メ
モリにおいて有用である。すなわち、強誘電体材料が１
方向に分極された後は、分極はその方向に長い期間保持
され、これは情報の非揮発性蓄積を与える。（すなわ
ち、メモリは電源電圧が与えられなくともその情報を保
持するであろう）。それ故、強誘電体ランダムアクセス
メモリ（ＦｅＲＡＭ）はメモリ開発の非常に有効な領域
であった。一般に、例えば、１９９７のＩＥＤＭ。にお
ける論文２５．１〜２５．７，３４．５を参照された
い。この文献の全てを、参照として本願に組み入れる。

【０００８】

【発明が解決しようとする課題】しかしながら、強誘電
体メモリの検知条件は非常に難しい。強誘電体メモリセ
ルの情報は（単なる電荷としてではなく）強誘電体材料
の分極により記憶されるのでその読取機構は、ＤＲＡ
Ｍ，ＳＲＡＭ，または浮遊ゲートメモリの機構とは実際
に全く異なっている。

【０００９】図５は、代表的な強誘電体キャパシタの蓄
積された電荷密度と印加された電圧の間のＰ／Ｖの関係
を示す。この曲線は、電圧の各値に対する電荷が２つの
値をもつことに注意されたい。このような曲線を「ヒス
テリシス」曲線と言う。強誘電体キャパシタが何れの分
極状態にあるかにより、蓄積されたデータをもつセルは
点“＋Ｐr ”または点“−Ｐr ”にある。（“Ｐr ”は
瞬時分極密度であって、単位面積当たりの電荷により測
定される。）これらの点においてＰ／Ｖヒステリシス・
ループは殆ど平坦であり、電圧の小さな変化によって
は、キャパシタを通して電荷の大きな転移は起こらない
ことに注意すべきである。

【００１０】図３は、従来の２−トランジスタ、２−キ
ャパシタ型のＦe ＲＡＭセルを示す。この場合、単位セ
ル１００’は点線で示されるように２つの強誘電体キャ
パシタをもち、各キャパシタはそれ自身のパストランジ
スタをもつ。駆動線ＤＬ_n は各キャパシタ対の強誘電体
キャパシタの一方の端子を駆動するように接続され、ワ
ード線ＷＬ_n は選択されたセルの２つのキャパシタのパ
ストランジスタを同時に開放（オープン）するように接
続されている。２つのキャパシタ出力はそこでビット線
ＢＬとＢＬ（バー）上に差動信号として出力され、従来
の差動検知増幅器１０２において増幅される。このよう
なセルにおいて、セル対のキャパシタは常に反対の状態
に書き込まれるので、比較的強い差動信号が常に得られ
る。しかし、このメモリ構成は明らかに面積的に効率的
でない。

【００１１】図４は、更に別の従来のセルを示す。この
場合、各セルのメモリには只１つのキャパシタが使用さ
れるのみである。点線で示すように、単位セル１００’
は１つのトランジスタと１つのキャパシタを含み、従っ
て“１Ｔ１Ｃ”セルと呼ばれる。ワード線ＷＬn は正の
論理レベルまで昇圧されアクセスするセルのパストラン
ジスタを導通状態にする。この場合、出力信号はビット
線ＢＬ_m （またはＢＬ _m（バー））上にのみ単一端信号
として出力される。相補的ビット線ＢＬ_m （またはＢＬ
_m （バー））上の基準信号はダミーセルＤ_mb（またはＤ
_ma）により供給される。この実施例においてダミーセル
Ｄ_mbはキャパシタＣd をもち、キャパシタＣdの下部端
子は（破線接続で示すように）選択されたセルの駆動線
ＤＬ_n の信号と同じ信号を受けとり、そのパストランジ
スタはダミーワード線ＷＬ_dbにより起動される。これに
より相補的ビット線ＢＬ_m （バー）に基準信号が与えら
れる。しかし、この構成も依然として全く困難である。
選択されたセルの強誘電体キャパシタを通しての電荷の
転送はその分極の状態に依存し、Ｃd のような通常の
（パラエレクトリック（paraelectric) ）キャパシタと
は潜在的に異なる。

【００１２】このように、従来技術のダミーセルを用い
ることの欠点はダミーセルのキャパシタが強誘電体キャ
パシタでなく、従ってその特性が蓄積セルの特性に正確
に追従しない点にある。さらに、強誘電体キャパシタの
堆積、エッチング特性が通常のキャパシタ（それは通常
酸化物および酸化窒化物（oxynitride) 誘電体をもつ）
のそれとは調和しないので、処理による変化がこの２つ
の形式のキャパシタの間で必ずしも同一でない。

【００１３】ダミーセル用に強誘電体キャパシタを用い
ることは、ダミーセルを適正に駆動するためには複雑な
回路が必要であるので実際的でない。さらに、ダミーセ
ルは面積を必要とする。

【００１４】

【課題を解決するための手段】本願は、読取りサイクル
において反対極性の２つのパルスを駆動線に印加する１
Ｔ１Ｃ強誘電体メモリ構成を開示する。前記２つのパル
スの第１のパルスは選択されたセルからデータに依存す
る信号を発生し、第２のパルスはビット線のレベルを、
選択されないビット線上のＤＣバイアス電圧が最適基準
を与えるような値に復帰させる。（第２のパルスはまた
セルがそのデータ状態を復帰するのを助ける。）ある実
施例においては、検知がダミーセル無しに、基準として
選択されないビット線を用いて行われる。

【００１５】開示された方法および構造の利点は下記を
含む。すなわち、２Ｔ２Ｃセルと比較して小さなセル領
域が実現される、また、開示された構成はダミーセル構
成の複雑さを除去し、正確な検知について大きな電圧余
裕を利用することができ、電源変動に対して良好な許容
範囲が得られる。

【００１６】

【発明の実施の形態】本願の多数の新規な教示を、現在
好ましいと考えられる実施例を特に参照して説明する。
しかしながら、ここに述べる実施例は、本発明の新規な
教示の多数の有利な利用の僅かの例を示すのみであるこ
とを理解すべきである。一般に、本願明細書の記載は、
各請求項に記載の何れの発明についてもそれを制限する
ものでない。さらに、ある記載については、本発明のあ
る特徴に適用されるが、他の特徴には適用されないかも
しれない。

【００１７】図１Ａは新規な１Ｔ１ＣＦｅＲＡＭメモリ
セルの接続構成を示し。図１Ｂはその２つの状態におい
てセルに印加される波形、またはそれから得られる波形
を示す。

【００１８】図１Ａにおいて、各蓄積セル１００は単純
にビット線の１つに直接接続されている。この実施例に
おいて、アレイ配列（ｎ，ｍ）のセルはｍ番目のビット
線ＢＬ_m 、ｎ番目の駆動線ＤＬ_n 、及びｎ番目のワード
線ＷＬ_n に接続される。検知増幅器１０２はビット線Ｂ
Ｌ_m と相補的ビット線ＢＬ_m （バー）との間で差動増幅
を行うように接続されている。相補的ビット線ＢＬ
_m （バー）は、（ｎ＋１）番目の駆動線ＤＬ_n+1 と（ｎ
＋１）番目のワード線ＷＬ_n+1 を受けるように接続され
たセルに接続されている。

【００１９】本願は、（実施例の１つにおける）ダミー
セル無しの１Ｔ１Ｃ強誘電体メモリを開示する。その動
作を実行するため、駆動線、ワード線およびビット線
は、図１Ｂにおいて次のように作動する。

【００２０】最初、ビット線と駆動線は全て予め電源電
圧の半分（Ｖcc／２）に充電されている。（Ｖcc／２の
ＤＣバイアスレベルは各構成要素に与えるストレスを最
小にするように選ばれる。）これは、図２のフローチャ
ートにおけるステップ１１０である。次に、ビット線は
電源から遮断され、高インピーダンス状態となる。

【００２１】時刻ｔ₀ でワード線がハイレベルになると
き（ステップ１２０）、駆動線は図示の如くその後迅速
に相当に複雑な波形で駆動される。（ＤＲＡＭにおける
ようにＦe ＲＡＭにおいても、ワード線は一般に電源電
圧よりも高い昇圧された電圧で駆動される。） ワード線がハイレベルになった直後、時刻ｔ1 において
駆動線はＶccに駆動される（この実施例において）。

【００２２】もしセルが点＋Ｐr から出発したとする
と、時刻ｔ1 においてビット線電圧は、“蓄積１のビッ
ト線”と表記された曲線ＢＬ(1) の示すように、Ｖcc／
２のＤＣバイアスレベルよりも大きな余裕だけ高くな
る。もしセルが点＋Ｐr から出発したとすると、時刻ｔ
1 においてビット線電圧は、“蓄積０のビット線”と表
記された曲線ＢＬ(0) の示すように、Ｖcc／２のＤＣバ
イアスレベルよりも僅かに増加するのみである。

【００２３】これは、強誘電体材料がセルに最初蓄積さ
れていたデータをもはや保持しない、という点において
破壊的な動作である。しかし、このデータはビット線電
圧により示される。

【００２４】その後（時刻ｔ2 において）駆動線はＤＣ
バイアス電圧よりも低い電圧に降下する。（駆動線はこ
の例においてはＶcc／４に降下するが、Ｖcc／２よりも
小さい他の電圧を用いることも自由である。） 曲線ＢＬ(1) が示すように、この場合ビット線電圧は好
ましくは依然ＤＣバイアスレベルより高いレベルにあ
る。曲線ＢＬ(0) が示すように、この場合ビット線電圧
はＤＣバイアスレベルより低いレベルに降下する。

【００２５】何れの場合も、この段階において印加され
る電圧は、強誘電体フイルムの本来の分極をほぼゼロに
設定し、従って、この段階はセルの状態を復帰させる最
終的な書き戻しの準備をする。これによりステップ１３
０が終了する。

【００２６】その後（時刻ｔ3 において）駆動線はＤＣ
バイアスレベル（この例においてはＶcc／２）に復帰す
る。ビット線の電圧は“１”の場合ほぼ＋Ｐr ／Ｃbit
＋Ｖcc／２である。但しＣbit はビット線容量であ
る。）ビット線容量は一般にセル容量の７倍またはそれ
以上である。）ビット線の電圧は“０”の場合ほぼ−Ｐ
r／Ｃbit ＋Ｖcc／２である。図１Ｂの曲線が示すよう
に、選択されないビット線のＶcc／２のレベルは上記２
つの状態の中間である基準レベルを与える。

【００２７】時刻ｔ4 において、準安定正帰還（metast
able positive-feedback) 検知増幅器はオンとなり線Ｂ
ＬとＢＬ（バー）は蓄積データを示す相補的論理レベル
（Ｖccと接地）に発散する。（この特定の例では時計計
測（clocked)の検知増幅器と仮定しているが、勿論この
技術分野で周知の如く、各種の自己計時(self-timing)
の検知構成が使用できる。

【００２８】図６は（Ａ）（Ｂ）の時間軸の整合した２
つの図面を含み、書き込み及び読出し動作における図１
Ａのセルを通した電荷の転送を示す。図６Ａにおいて
は、強誘電体キャパシタは最初−Ｐr の極位置(poled)
にある。この例においては、これは負電圧５ボルトを４
０マイクロ秒印加することによりなされる。図６Ａの第
２の曲線（trace)は、この結果として電荷の転送がビッ
ト線に現れることを示している。時刻ｔ1,ｔ2,ｔ3 に印
加される駆動パルスの結果としてビットパルスＱ1,Ｑ2,
Ｑ3 がビット線に現れる。図１Ｂの電圧／時間の波形か
ら分かるように、駆動線電圧が時刻ｔ1 においてハイに
なるとき、実質的出力パルスＱ1 が＋Ｐrの位置に充電
されたキャパシタに現れ、一方はるかに小さい出力パル
スＱ1'が−Ｐr の位置に充電されたキャパシタに現れ
る。（これは、図７、８のヒステリシスループの軌道Ｑ
1 とＱ1'に起因する。）その後、時刻ｔ2 において第２
のパルスが印加されるとき、何れの場合にも負のパルス
Ｑ2 がビット線に現れる。さらに時刻ｔ3 において第２
のパルスが終了するとき、さらに小さい正のパルスＱ3
が現れる。パルスＱ1 ( またはＱ1'),Ｑ2,Ｑ3 の合計が
ビット線の正味の信号を与え、それが図１Ｂに示すよう
に正しい読取りの判定を可能にする。この正味の信号に
ついてさらに図９、１０の曲線を参照して解析をする。

【００２９】図７、８は図５のヒステリシスループにお
いてＦe ＲＡＭの電荷と電圧がセルの最初の出発状態に
よりどのように変化するかを示す。２つの軌道がプロッ
トされていることに注意されたい。（図５におけるよう
に、これらの曲線において特定の例は、イリジウム電極
の間に３００ｎｍのチタン酸ジルコニウム鉛（lead zir
conium titanate)を含み、Ｐr 値が１ｃｍ² 当たり１
６．３マイクロ・クーロンの強誘電体キャパシタであ
る。）図８は、＋Ｐr の分極を出発点とするセルの読出
し動作における軌道を示す。この場合、時刻ｔ1 におけ
る最初の読出し動作において駆動線がハイレベルになる
とき、セルの蓄積電荷は軌道Ｐ1 に沿って＋Ｐr から頂
点Ｂの最大絶対値の電荷まで増加する。これは比較的小
さな変化であり、従って、キャパシタの１つの面におけ
る電圧の変化は殆ど直接キャパシタの他の面に結合され
る。これが、（図１Ｂの“蓄積１のビット線”と表記さ
れた軌道ＢＬ（１）において、）ビット線が大きな電圧
変化を示す理由である。その後、駆動線がそのＤＣバイ
アスレベルより低いレベルに降下するとき、セルの蓄積
電荷は軌道Ｑ2 に沿って点Ｐまで降下する。この場合、
セルの電荷の大きな変化はこの電圧変化により起こるの
で、時刻ｔ2 におけるビット線電圧の変化は、少なくと
も駆動線における大きな変化に比較すると比較的小さ
い。“１”が蓄積されているとき、時刻ｔ1 における駆
動線電圧の増加は時刻ｔ2 における駆動線電圧の変化よ
りも小さく、ビット線電圧の変化は時刻ｔ1 において時
刻ｔ2 におけるよりも大きいことに注意すべきである。
対照的に、蓄積“０”に対してはビット線電圧の変化は
時刻ｔ1 において、時刻ｔ2 におけるより小さい。

【００３０】その後駆動線電圧がＤＣバイアスレベルに
戻ったとき、時刻ｔ3 においてこのセルの電荷は軌道Ｑ
3 に沿ってほぼゼロ電荷の位置に戻る。

【００３１】これで処理が終わるのではない、ことに注
意されたい。以上説明した読取り処理はセルに蓄積され
たデータを破壊するが、そのセルデータは検知増幅器に
蓄積される。この時点で検知増幅器はＶccまたはゼロの
電圧をビット線に印加しており、この電圧と駆動線電圧
（この例ではＶcc／２）との差電圧がセルを点Ａにおけ
る＋Ｐr または点Ａ’における−Ｐr に復帰させる。
（時刻ｔ2 におけるＶcc／４への転移はセルがこの書き
込み処理を準備するのを助ける。）

【００３２】次に図７を参照する。この場合、キャパシ
タの最初の状態は点Ａではなく点Ａ’、すなわち電荷密
度が＋Ｐr ではなく−Ｐr にある。この場合、時刻ｔ1
における駆動電圧の増加が再び蓄積された電荷を状態Ｂ
に駆動するが、点Ａ’から点Ｂへの転移は軌道Ｑ1'によ
る。この軌道ははるかに高い垂直距離をもち、これは
“１”セルにおけるより“０”セルの場合、時刻ｔ1 に
おいてはるかに多くの量の電荷がセルキャパシタに転移
することを示す。これが、時刻ｔ1 におけるビット線の
電圧増加が、曲線ＢＬ(0) （“蓄積０のビット線”と表
記された）においては蓄積１のビット線の曲線における
より遙かに小さく、駆動電圧の変化の多くがセルキャパ
シタの充電の増加に用いられ、従ってセルを通してのポ
ンピング（pumped）に用いられないことの理由である。
その後、時刻ｔ2 およびｔ3 において、図８におけるよ
うに軌道Ｑ2 およびＱ3 に追従する。しかし、時刻ｔ1
における電圧変化の大きな差により検知動作を正確に実
行することができる。この図面は、検知増幅器が時刻ｔ
3 までは起動しないことを示す。これは、最適の検知余
裕を得るために好ましいが、時刻ｔ3 とｔ4 の間の関係
は必ずしも正確に図示の通りでなくても良い。（例え
ば、自己計時（self-timed）のタイミング関係も選択的
に使用できる。）

【００３３】図９、１０は、図７、８に示される軌道の
基礎となるＰ（Ｖ）関係の更に詳細なプロットを示す。
図９は、セルが最初−Ｐr に位置している場合であり、
従って軌道Ｑ1'は点Ａ’から出発する。図１０は、セル
が最初＋Ｐr に位置している場合であり、従って軌道Ｑ
1 はＡと表記された点から出発する。図１０は、位置＋
Ｐr から出発したセルの電荷がどのように変化するかを
示す。この場合、軌道Ｑ2,Ｑ3 は図９、１０の間で同一
である。

【００３４】上記処理のパラメータをさらに検討するた
め、図５、７、８に示されるようなＰ／Ｖ特性をもっ
た、同じＰＺＴセル構造を用いて一連の実験を行った。
この実験において、時刻ｔ2 に印加される第２パルスの
大きさを−１Ｖから−５Ｖに変化した（第１のパルス、
約Ｖcc＝５Ｖが時刻ｔ1 に印加された後）。これら実験
の結果は、第２パルスは比較的重要でなく、正確に制御
する必要がない、ことを示している。

【００３５】他の実施例：正の前に負の駆動パルスを用
いる場合 他の実施例において、電圧パルスが反転される。この場
合、駆動線は次の如く駆動される。時刻ｔ1 において、
ＤＣバイアスレベルより低いレベル（例えばＶccでなく
接地レベルに）に駆動し、ビット線を信号に依存する電
圧に転移し、時刻ｔ2 において、ＤＣバイアスレベルよ
り高いレベル（例えば０．２５Ｖccの代わりに０．７５
Ｖccに）駆動し、強誘電体の分極を消去する。

【００３６】更に他の実施例：電荷ポンピング（Charge
-Pumped)駆動パルス 更に他の実施例においては、時刻ｔ1 にＶccより高い、
または接地より低い電圧を使用することを意図する。こ
れは、使用される強誘電体フイルムが（図５の場合と異
なり）昇圧なしの電源電圧から利用可能な電圧範囲内で
収斂しないようなヒステリシス曲線をもつなら魅力的で
ある。しかし、そのような昇圧は構成要素に付加的スト
レスを与える傾向がある。

【００３７】ダミーセルをもった別の実施例 本発明による複極性の駆動パルスの使用は、厳格にはダ
ミーセル無しの構成に限定されない。検知を助けるため
ダミーセルが使用される構成においても、セルを破壊的
読取りの後に分極されない状態に復帰させるため、１対
の相補的パルスを使用することは、依然ある利点がある
と期待される。

【００３８】各種の開示された実施例によれば、下記工
程を含む強誘電体メモリセルを読み取る方法が提供され
る。すなわちその方法は、（ａ）強誘電体キャパシタの
第１の端子に第１のパルスを第１の方向に与え、前記キ
ャパシタの第２の端子に該キャパシタの誘電体の極性を
示す電荷出力を得ること；（ｂ）前記第１のパルスの
後、前記第１の端子に第２のパルスを前記第１の方向と
反対の第２の方向に与えること；及び前記第２の行程の
後、前記第２の端子の電圧を検知すること、の各工程を
含む。

【００３９】各種の開示された実施例によれば、下記工
程を含む強誘電体メモリセルを処理する方法が提供され
る。すなわちその方法は、（ａ）望ましい強誘電体セル
キャパシタにアクセスすること；（ｂ）前記選択された
キャパシタの第１の端子に第１のパルスを第１の方向に
与え、前記キャパシタの第２の端子に、前記キャパシタ
の誘電体の極性を示す電荷出力を得ること；（ｃ）前記
第１のパルスの後に、第２のパルスを前記第１の方向と
反対の第２の方向に前記第１の端子に与えること；及び
（ｄ）前記第２の端子に接続されたビット線の出力電圧
を、選択されたセルでなく、ダミーセルでもない他の複
数のセルに接続されたビット線の出力電圧に関して差動
的に検知すること、の各工程を含む。

【００４０】各種の開示された実施例によれば、下記メ
モリが提供される。すなわち、そのメモリは、各々が強
誘電体キャパシタとパストランジスタを含む複数の強誘
電体メモリセルの配列およびアクセス回路を含み、前記
パストランジスタはそれぞれのワード線に接続されたゲ
ートと、前記キャパシタに直列に、かつそれぞれの駆動
線接続とビット線接続の間に接続された電流搬送端子を
含み、前記アクセス回路は選択されたセルの前記パスト
ランジスタを導通させ、自動的に反対符号の２つのパル
スを前記選択されたセルの前記駆動線接続に印加するよ
うに接続されている。

【００４１】各種の開示された実施例によれば、下記メ
モリが提供される。すなわち、そのメモリは、各々が単
一の強誘電体キャパシタとパストランジスタを含む複数
の強誘電体メモリセルの配列と、アクセス回路、および
検知増幅器を含み、前記パストランジスタはそれぞれの
ワード線に接続されたゲートと、前記キャパシタに直列
に、かつそれぞれの駆動線接続とビット線接続の間に接
続された電流搬送端子を含み、前記アクセス回路は選択
されたセルの前記パストランジスタを導通させ、自動的
に反対符号の２つのパルスを前記選択されたセルの前記
駆動線接続に印加するように接続され、前記アクセス回
路は前記選択されたセルの前記ビット線接続の電圧を、
他のビット線に対する差動検知動作によって、何れのダ
ミーセルも起動することなく検知するように接続されて
いる。

【００４２】変更及び変形 当業者には知られているように、本願に記載の新規の創
案は大きな範囲の応用において変更または変形が可能で
ある。従って、特許された要旨の範囲は特定の例示的教
示の何れによっても制限されるべきでなく、公布される
請求項によってのみ画定される。

【００４３】例えば、使用される正確な電圧は厳密には
必要でない。電圧Ｖcc／２は従来のようにストレスを最
小にするように選択され、勿論他の値も使用できる。同
様に、Ｖcc／４の正確な値も重要でなく、単にＶcc／２
とゼロ電圧の間にあれば良い。基本的実施例に示される
ような２つの駆動パルスに付加的パルスまたは遅延の付
加された、もっと複雑な駆動波形を用いることもでき
る。他の例として、当業者には良く知られているように
各種の時計測された、または自己時計測された検知構成
を用いることもできる。

【００４４】その他の開示 以上の開示に関して更に以下の項を開示する。 （１）強誘電体メモリセルの読出し方法にして、 （ａ）強誘電体キャパシタの第１の端子に第１のパルス
を第１の方向に与えて、前記キャパシタの第２の端子に
前記キャパシタの誘電体の極性を示す電荷出力を得るこ
と； （ｂ）前記第１のパルスの後、第２のパルスを前記第１
の方向と反対の方向に、前記第１の端子に与えること； （ｃ）前記行程（ｂ）の後、前記第２の端子の電圧を検
知すること； の各工程を含む前記強誘電体メモリセルの読出し方法。 （２）前記第２のパルスが前記第１のパルスより小さい
第１項記載の方法。 （３）前記第２のパルスが前記第１のパルスより継続時
間が短い第１項記載の方法。

【００４５】（４）下記工程を含む強誘電体メモリを処
理する方法。 （ａ）望みの強誘電体セルキャパシタにアクセスするこ
と； （ｂ）前記選択されたキャパシタの第１の端子に第１の
パルスを第１の方向に与えて、前記キャパシタの第２の
端子に、該キャパシタにおける誘電体の極性を示す電荷
出力を得ること； （ｃ）前記第１のパルスの後、第２のパルスを前記第１
の方向と反対の第２の方向に前記第１の端子に与えるこ
と； （ｄ）前記第２の端子に接続されたビット線の出力電圧
を、選択されたセル及びダミーセル以外の他の複数のセ
ルに接続されたビット線の出力電圧に関して差動的に検
知すること。 （５）前記第２のパルスが前記第１のパルスより小さい
第４項記載の方法。 （６）前記第２のパルスが前記第１のパルスより継続時
間が短い第４項記載の方法。

【００４６】（７）複数の強誘電体メモリセルの配列と
アクセス回路を含むメモリにして、前記複数の強誘電体
メモリセルの各々が、強誘電体キャパシタと、それぞれ
のワード線に接続されたゲートと、前記キャパシタと直
列に、かつそれぞれの駆動線接続とビット線接続の間に
接続された電流搬送端子をもったパストランジスタと、
を含み、前記アクセス回路が、選択されたセルの前記パ
ストランジスタを導通させ、かつ自動的に前記選択され
たセルの前記駆動線接続に２つの反対符号のパルスを印
加するように接続されている、前記メモリ。 （８）前記第２のパルスが前記第１のパルスより小さい
第７項記載のメモリ。 （９）前記第２のパルスが前記第１のパルスより継続時
間が短い第７項記載のメモリ。

【００４７】（１０）ダミーセルなしに、選択されない
ビット線を基準として用いて検知を行うＦe ＲＡＭ。 （１１）読取りサイクルが、駆動線に印加される２つの
反対極性のパルスを含み、第１のパルスは選択されたセ
ルからのデータ依存信号を与え、第２のパルスはビット
線を、選択されないビット線上のＤＣバイアス電圧が最
適基準を与えるようなレベルに復帰させる、ようにした
メモリの読出し方法。

【図面の簡単な説明】

開示された本発明を添付の図面を参照して説明する。こ
の図面は、本発明の重要な例示的実施例を示すものであ
り、本願に参照として組み入れる。

【図１】新規の１Ｔ１ＣＦe ＲＡＭセルの構成を示す図
面で、１Ａはそのセル接続を示し、１Ｂは読取り動作の
ときの各部の波形の時間的変化を示す図面。

【図２】新規のＦe ＲＡＭの読取り動作の実施例におけ
る工程を示す図面。

【図３】従来の２−トランジスタ、２−キャパシタ型の
Ｆe ＲＡＭセルを示す図面。

【図４】検知用ダミーセルを用いた従来の１Ｔ１ＣＦe
ＲＡＭセルを示す図面。

【図５】代表的強誘電体キャパシタの蓄積電荷と印加電
圧の関係を示す図面。

【図６】図１Ａのセルにおける書き込み、読取りにおけ
るセルを通した電荷の転移を示す図面で、図６Ａと図６
Ｂは時間的に整合した関係にある。

【図７】図５のヒステリシスループにおける図１Ｂの読
取り動作に対応したＰ／Ｖ軌道を示す図面。

【図８】図５のヒステリシスループにおける図１Ｂの読
取り動作に対応したＰ／Ｖ軌道を示す図面。

【図９】図７の軌道の基礎となるＰ（Ｖ）関係の詳細な
プロットを示す図面。

【図１０】図８の軌道の基礎となるＰ（Ｖ）関係の詳細
なプロットを示す図面。

【符号の説明】

１００，１００′ 単位セル １０２ 差動見地増幅器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の強誘電体メモリセルの配列とアク
   セス回路を含むメモリにして、 前記複数の強誘電体メモリセルの各々が、 強誘電体キャパシタと、 それぞれのワード線に接続されたゲートと、前記キャパ
   シタと直列に、かつそれぞれの駆動線接続とビット線接
   続の間に接続された電流搬送端子をもったパストランジ
   スタと、を含み、 前記アクセス回路が、選択されたセルの前記パストラン
   ジスタを導通させ、 かつ自動的に前記選択されたセルの前記駆動線接続に２
   つの反対符号のパルスを印加するように接続されてい
   る、前記メモリ。
2. 【請求項２】 強誘電体メモリセルの読出し方法にし
   て、 （ａ）強誘電体キャパシタの第１の端子に第１のパルス
   を第１の方向に与えて、前記キャパシタの第２の端子に
   前記キャパシタの誘電体の極性を示す電荷出力を得るこ
   と； （ｂ）前記第１のパルスの後、第２のパルスを前記第１
   の方向と反対の方向に、前記第１の端子に与えること； （ｃ）前記行程（ｂ）の後、前記第２の端子の電圧を検
   知すること； の各工程を含む前記強誘電体メモリセルの読出し方法。