JP2002269971A - 半導体メモリおよび半導体メモリの駆動方法 - Google Patents
半導体メモリおよび半導体メモリの駆動方法Info
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Abstract
(57)【要約】
【課題】 正確に格納情報を読み出すことが可能な１Ｔ
／１Ｃタイプの強誘電体メモリおよびその駆動方法を提
供する。 【解決手段】 ダミーメモリセルＤＭＣ２ｎ−１とダミ
ーメモリセルＤＭＣ２ｎには相違する情報が格納されて
いるため，各ダミーメモリセルから情報を読み出したと
き，ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じるな
らば，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。ビ
ット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，同一の容量
を有しているため，短絡部ｓ２ａによって短絡された後
の各ビット線の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのち
ょうど中間値（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａ
ｖｅは，強誘電体キャパシタの製造プロセスや材料に依
存せず一定であり，選択メモリセル領域のビット線の電
位を高精度に検出するためにセンスアンプＳＡｎ−１，
ＳＡｎに与えられる参照電位として最適である。
／１Ｃタイプの強誘電体メモリおよびその駆動方法を提
供する。 【解決手段】 ダミーメモリセルＤＭＣ２ｎ−１とダミ
ーメモリセルＤＭＣ２ｎには相違する情報が格納されて
いるため，各ダミーメモリセルから情報を読み出したと
き，ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じるな
らば，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。ビ
ット線ＢＬ２ｎ−１とビット線ＢＬ２ｎは，同一の容量
を有しているため，短絡部ｓ２ａによって短絡された後
の各ビット線の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのち
ょうど中間値（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａ
ｖｅは，強誘電体キャパシタの製造プロセスや材料に依
存せず一定であり，選択メモリセル領域のビット線の電
位を高精度に検出するためにセンスアンプＳＡｎ−１，
ＳＡｎに与えられる参照電位として最適である。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体メモリおよ
び半導体メモリの駆動方法にかかり，特に強誘電体キャ
パシタを有する半導体メモリおよびその駆動方法に関す
るものである。
び半導体メモリの駆動方法にかかり，特に強誘電体キャ
パシタを有する半導体メモリおよびその駆動方法に関す
るものである。
【０００２】
【従来の技術】近年，強誘電体をキャパシタ誘電体膜と
して用いたメモリ（以下，「強誘電体メモリ」という）
への関心が非常に高くなっている。強誘電体メモリは，
強誘電体の自発分極を利用して情報を記憶するものであ
る。強誘電体キャパシタに一旦電圧を印加して分極の方
向を一方向にそろえると，その後，電力の供給がなくと
も分極が残留し（これを「残留分極」という），記憶さ
れた情報は保持される。このような特徴を有する強誘電
体メモリは，不揮発性メモリとしての利用が可能であ
る。
して用いたメモリ（以下，「強誘電体メモリ」という）
への関心が非常に高くなっている。強誘電体メモリは，
強誘電体の自発分極を利用して情報を記憶するものであ
る。強誘電体キャパシタに一旦電圧を印加して分極の方
向を一方向にそろえると，その後，電力の供給がなくと
も分極が残留し（これを「残留分極」という），記憶さ
れた情報は保持される。このような特徴を有する強誘電
体メモリは，不揮発性メモリとしての利用が可能であ
る。
【０００３】さらに，ＤＲＡＭなどの一般的な不揮発性
メモリは，データの書き込みに１０Ｖ以上の電圧を必要
とするのに対して，強誘電体メモリによれば，数ボルト
で強誘電体キャパシタの分極方向を反転させてデータを
書き込むことが可能となる。また，一般的な不揮発性メ
モリのデータ書き込み時間はマイクロ秒オーダであるの
に対して，強誘電体メモリの分極反転時間はナノ秒オー
ダである。このように強誘電体メモリは，低電圧・高速
動作が可能な次世代の不揮発性メモリとして多くの期待
を集めている。
メモリは，データの書き込みに１０Ｖ以上の電圧を必要
とするのに対して，強誘電体メモリによれば，数ボルト
で強誘電体キャパシタの分極方向を反転させてデータを
書き込むことが可能となる。また，一般的な不揮発性メ
モリのデータ書き込み時間はマイクロ秒オーダであるの
に対して，強誘電体メモリの分極反転時間はナノ秒オー
ダである。このように強誘電体メモリは，低電圧・高速
動作が可能な次世代の不揮発性メモリとして多くの期待
を集めている。
【０００４】現在，ＭＯＳトランジスタ（選択トランジ
スタ）と強誘電体キャパシタから構成された複数のメモ
リセルを有する強誘電体メモリが主として研究開発の対
象となっている。この強誘電体メモリのメモリセルの構
成および動作を図５を用いて説明する。
スタ）と強誘電体キャパシタから構成された複数のメモ
リセルを有する強誘電体メモリが主として研究開発の対
象となっている。この強誘電体メモリのメモリセルの構
成および動作を図５を用いて説明する。
【０００５】メモリセルＭＣに対してデータを書き込む
場合，ワード線ＷＬをアサートして選択トランジスタＴ
ｒをオン状態とする。そして，ビット線ＢＬに０Ｖを印
加し，プレート線ＰＬに正の電圧を印加する。これによ
って，強誘電体キャパシタＣの分極が↑方向にそろい，
これが例えば”１”の情報としてメモリセル１に記憶さ
れる。逆にビット線ＢＬに正の電圧を印加し，プレート
線ＰＬに０Ｖを印加した場合には，強誘電体キャパシタ
Ｃの分極が↓方向にそろい，これが例えば”０”の情報
としてメモリセル１に記憶される。
場合，ワード線ＷＬをアサートして選択トランジスタＴ
ｒをオン状態とする。そして，ビット線ＢＬに０Ｖを印
加し，プレート線ＰＬに正の電圧を印加する。これによ
って，強誘電体キャパシタＣの分極が↑方向にそろい，
これが例えば”１”の情報としてメモリセル１に記憶さ
れる。逆にビット線ＢＬに正の電圧を印加し，プレート
線ＰＬに０Ｖを印加した場合には，強誘電体キャパシタ
Ｃの分極が↓方向にそろい，これが例えば”０”の情報
としてメモリセル１に記憶される。
【０００６】メモリセルＭＣから情報を読み出す場合に
は，ビット線ＢＬを０Ｖにプリチャージしてプレート線
ＰＬに正の電圧を印加する。強誘電体キャパシタＣが↓
方向に分極（情報”０”を保持）してた場合，分極方向
が反転するのに対して，強誘電体キャパシタＣが↑方向
に分極（情報”１”を保持）していた場合，分極方向は
反転しない。ビット線ＢＬの電位は，強誘電体キャパシ
タＣのこの分極状態に応じて変化する。したがって，ビ
ット線ＢＬの電位の変化量をビット線ＢＬに接続された
センスアンプＳＡによって検出増幅することによって，
メモリセルＭＣに格納されている情報が読み出されるこ
とになる。
は，ビット線ＢＬを０Ｖにプリチャージしてプレート線
ＰＬに正の電圧を印加する。強誘電体キャパシタＣが↓
方向に分極（情報”０”を保持）してた場合，分極方向
が反転するのに対して，強誘電体キャパシタＣが↑方向
に分極（情報”１”を保持）していた場合，分極方向は
反転しない。ビット線ＢＬの電位は，強誘電体キャパシ
タＣのこの分極状態に応じて変化する。したがって，ビ
ット線ＢＬの電位の変化量をビット線ＢＬに接続された
センスアンプＳＡによって検出増幅することによって，
メモリセルＭＣに格納されている情報が読み出されるこ
とになる。
【０００７】センスアンプＳＡは，参照電位Ｖｒｅｆを
基準にしてビット線ＢＬの電位をＬレベル（例えば０
Ｖ）またはＨレベル（例えば電源電位Ｖｃｃ）のいずれ
かにまで増幅する。
基準にしてビット線ＢＬの電位をＬレベル（例えば０
Ｖ）またはＨレベル（例えば電源電位Ｖｃｃ）のいずれ
かにまで増幅する。
【０００８】一般的に強誘電体メモリにはメモリセルＭ
Ｃと反対の情報が格納されるダミーメモリセル（図示せ
ず）が備えられており，このダミーメモリセルからセン
スアンプＳＡに対して参照電位Ｖｒｅｆが与えられる。
この場合，一つの情報は相補のデータが格納される２つ
のメモリセル（メモリセルとダミーメモリセル）によっ
て記憶されることになる。このメモリ構成は２トランジ
スタ／２キャパシタ（２Ｔ／２Ｃ）タイプと呼ばれてい
る。
Ｃと反対の情報が格納されるダミーメモリセル（図示せ
ず）が備えられており，このダミーメモリセルからセン
スアンプＳＡに対して参照電位Ｖｒｅｆが与えられる。
この場合，一つの情報は相補のデータが格納される２つ
のメモリセル（メモリセルとダミーメモリセル）によっ
て記憶されることになる。このメモリ構成は２トランジ
スタ／２キャパシタ（２Ｔ／２Ｃ）タイプと呼ばれてい
る。
【０００９】一方，ＤＲＡＭのメモリ構成としては，１
つの情報を１つのメモリセルによって記憶する１トラン
ジスタ／１キャパシタ（１Ｔ／１Ｃ）タイプが採用され
ている。１Ｔ／１Ｃタイプのメモリによれば，２Ｔ／２
Ｃタイプに比べてメモリセルアレイのレイアウト面積が
縮小されるため，メモリの大容量化も容易となる。
つの情報を１つのメモリセルによって記憶する１トラン
ジスタ／１キャパシタ（１Ｔ／１Ｃ）タイプが採用され
ている。１Ｔ／１Ｃタイプのメモリによれば，２Ｔ／２
Ｃタイプに比べてメモリセルアレイのレイアウト面積が
縮小されるため，メモリの大容量化も容易となる。
【００１０】１Ｔ／１Ｃタイプのメモリアレイを有する
従来の強誘電体メモリは，例えば特開平７−９３９７８
号公報に開示されている。本公報の図１８（ａ）および
図２１は，従来の強誘電体メモリの回路構成を示してお
り，図１８（ｂ）および図２２はそのデータ読み出し動
作を示している。
従来の強誘電体メモリは，例えば特開平７−９３９７８
号公報に開示されている。本公報の図１８（ａ）および
図２１は，従来の強誘電体メモリの回路構成を示してお
り，図１８（ｂ）および図２２はそのデータ読み出し動
作を示している。
【００１１】
【発明が解決しようとする課題】このように１Ｔ／１Ｃ
タイプには構造上の利点があるにも関わらず，以下の理
由から強誘電体メモリへの採用が進んでいない。
タイプには構造上の利点があるにも関わらず，以下の理
由から強誘電体メモリへの採用が進んでいない。
【００１２】１Ｔ／１Ｃタイプのメモリの場合，参照電
位Ｖｒｅｆを生成するための回路が別途必要となる。そ
して，強誘電体メモリではこの回路構成がＤＲＡＭに比
して複雑になる。
位Ｖｒｅｆを生成するための回路が別途必要となる。そ
して，強誘電体メモリではこの回路構成がＤＲＡＭに比
して複雑になる。
【００１３】ＤＲＡＭの場合，ビット線を電源電圧Ｖｃ
ｃの１／２に設定し，プレート線を電源電圧Ｖｃｃまた
は０Ｖに設定してメモリセルにデータを書き込んだ後，
そのデータを読み出すためには，ビット線を１／２Ｖｃ
ｃにプリチャージし，ワード線を活性化すればよい。ビ
ット線に誘起される電位は，メモリセルに格納されてい
るデータに応じて，１／２Ｖｃｃより高いか低いかのい
ずれかとなる。つまり，参照電位Ｖｒｅｆとして１／２
Ｖｃｃを採用すれば正確に格納データを読み出すことが
できる。
ｃの１／２に設定し，プレート線を電源電圧Ｖｃｃまた
は０Ｖに設定してメモリセルにデータを書き込んだ後，
そのデータを読み出すためには，ビット線を１／２Ｖｃ
ｃにプリチャージし，ワード線を活性化すればよい。ビ
ット線に誘起される電位は，メモリセルに格納されてい
るデータに応じて，１／２Ｖｃｃより高いか低いかのい
ずれかとなる。つまり，参照電位Ｖｒｅｆとして１／２
Ｖｃｃを採用すれば正確に格納データを読み出すことが
できる。
【００１４】強誘電体メモリの場合も同様にデータ読み
出し動作中のビット線電位は読み出されるデータに応じ
て異なる。ただし，ビット線電位の絶対値は強誘電体キ
ャパシタの特性ばらつきによっても異なるため，設計段
階でその値を見極めることは容易ではない。このため，
データ読み出し動作中にビット線に誘起される２つの電
位の中間値，すなわち情報”０”を読み出す場合のビッ
ト線電位と情報”１”を読み出す場合のビット線電位の
平均値に調整された参照電位Ｖｒｅｆを発生させること
は極めて困難であった。参照電位Ｖｒｅｆが，ビット線
に誘起される２つの電位の中間値に正確に調整されてい
なければ，格納されている情報が誤って読み出される可
能性もある。
出し動作中のビット線電位は読み出されるデータに応じ
て異なる。ただし，ビット線電位の絶対値は強誘電体キ
ャパシタの特性ばらつきによっても異なるため，設計段
階でその値を見極めることは容易ではない。このため，
データ読み出し動作中にビット線に誘起される２つの電
位の中間値，すなわち情報”０”を読み出す場合のビッ
ト線電位と情報”１”を読み出す場合のビット線電位の
平均値に調整された参照電位Ｖｒｅｆを発生させること
は極めて困難であった。参照電位Ｖｒｅｆが，ビット線
に誘起される２つの電位の中間値に正確に調整されてい
なければ，格納されている情報が誤って読み出される可
能性もある。
【００１５】以上のように，従来，強誘電体メモリに対
して１Ｔ／１Ｃタイプのメモリアレイ構成を採用した場
合，読み出されるデータの信頼性が低下してしまうた
め，大容量化に不利な２Ｔ／２Ｃタイプのメモリ構成を
採用せざるを得なかった。
して１Ｔ／１Ｃタイプのメモリアレイ構成を採用した場
合，読み出されるデータの信頼性が低下してしまうた
め，大容量化に不利な２Ｔ／２Ｃタイプのメモリ構成を
採用せざるを得なかった。
【００１６】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，正確に格納情報を読み
出すことが可能な１Ｔ／１Ｃタイプの強誘電体メモリお
よびその駆動方法を提供することにある。
されたものであり，その目的は，正確に格納情報を読み
出すことが可能な１Ｔ／１Ｃタイプの強誘電体メモリお
よびその駆動方法を提供することにある。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，第１端子と第２端子
を備え，第１端子の電位と第２端子の電位を比較し，当
該比較結果に応じて，第１端子および第２端子それぞれ
に対して増幅された電圧を出力する第１センスアンプ
と，第３端子と第４端子を備え，第３端子の電位と第４
端子の電位を比較し，当該比較結果に応じて，第３端子
および第４端子それぞれに対して増幅された電圧を出力
する第２センスアンプと，第１端子に接続された第１ビ
ット線と，第２端子に接続された第２ビット線と，第３
端子に接続された第３ビット線と，第４端子に接続され
た第４ビット線と，第１ビット線に接続され，強誘電体
キャパシタを有する第１メモリセルと，第２ビット線に
接続され，第１方向に分極した強誘電体キャパシタを有
する第１ダミーメモリセルと，第３ビット線に接続さ
れ，強誘電体キャパシタを有する第２メモリセルと，第
４ビット線に接続され，第１方向と反対の第２方向に分
極した強誘電体キャパシタを有する第２ダミーメモリセ
ルと，第２ビット線と第４ビット線を短絡させることが
可能な第１短絡手段とを備えたことを特徴とする，半導
体メモリが提供される。そして，第１ビット線および第
３ビット線は第１領域に属し，第２ビット線および第４
ビット線は第１領域に重ならない第２領域に属すること
が好ましい（請求項１）。
に，本発明の第１の観点によれば，第１端子と第２端子
を備え，第１端子の電位と第２端子の電位を比較し，当
該比較結果に応じて，第１端子および第２端子それぞれ
に対して増幅された電圧を出力する第１センスアンプ
と，第３端子と第４端子を備え，第３端子の電位と第４
端子の電位を比較し，当該比較結果に応じて，第３端子
および第４端子それぞれに対して増幅された電圧を出力
する第２センスアンプと，第１端子に接続された第１ビ
ット線と，第２端子に接続された第２ビット線と，第３
端子に接続された第３ビット線と，第４端子に接続され
た第４ビット線と，第１ビット線に接続され，強誘電体
キャパシタを有する第１メモリセルと，第２ビット線に
接続され，第１方向に分極した強誘電体キャパシタを有
する第１ダミーメモリセルと，第３ビット線に接続さ
れ，強誘電体キャパシタを有する第２メモリセルと，第
４ビット線に接続され，第１方向と反対の第２方向に分
極した強誘電体キャパシタを有する第２ダミーメモリセ
ルと，第２ビット線と第４ビット線を短絡させることが
可能な第１短絡手段とを備えたことを特徴とする，半導
体メモリが提供される。そして，第１ビット線および第
３ビット線は第１領域に属し，第２ビット線および第４
ビット線は第１領域に重ならない第２領域に属すること
が好ましい（請求項１）。
【００１８】本発明にかかる半導体メモリにおいて，第
１メモリセルと第２メモリセルはそれぞれ，半導体メモ
リが記憶するデータの１ビット分を格納するために用い
られる。一方，第１ダミーメモリセルと第２ダミーメモ
リセルは，第１メモリセルと第２メモリセルとは異な
り，それぞれの強誘電体キャパシタが必ず反対方向に分
極するように動作する。つまり，第１ダミーメモリセル
が例えば情報”０”を格納しているのであれば，第２ダ
ミーメモリセルは必ず情報”１”を格納する。この条件
下では，第１ダミーメモリセルから格納情報を読み出す
ことによって，第２ビット線に情報”０”に応じた電位
が誘起され，第２ダミーメモリセルから格納情報を読み
出すことによって，第４ビット線に情報”１”に応じた
電位が誘起される。
１メモリセルと第２メモリセルはそれぞれ，半導体メモ
リが記憶するデータの１ビット分を格納するために用い
られる。一方，第１ダミーメモリセルと第２ダミーメモ
リセルは，第１メモリセルと第２メモリセルとは異な
り，それぞれの強誘電体キャパシタが必ず反対方向に分
極するように動作する。つまり，第１ダミーメモリセル
が例えば情報”０”を格納しているのであれば，第２ダ
ミーメモリセルは必ず情報”１”を格納する。この条件
下では，第１ダミーメモリセルから格納情報を読み出す
ことによって，第２ビット線に情報”０”に応じた電位
が誘起され，第２ダミーメモリセルから格納情報を読み
出すことによって，第４ビット線に情報”１”に応じた
電位が誘起される。
【００１９】第１ダミーメモリセルから第２ビット線に
対して格納情報が読み出され，第２ダミーメモリセルか
ら第４ビット線に対して格納情報が読み出されたところ
で，第１短絡手段によって第２ビット線と第４ビット線
を短絡すれば，両方のビット線の電位は，短絡前の各ビ
ット線の電位の中間値（平均値）となる。
対して格納情報が読み出され，第２ダミーメモリセルか
ら第４ビット線に対して格納情報が読み出されたところ
で，第１短絡手段によって第２ビット線と第４ビット線
を短絡すれば，両方のビット線の電位は，短絡前の各ビ
ット線の電位の中間値（平均値）となる。
【００２０】そして，第１メモリセル，第２メモリセ
ル，第１ダミーメモリセル，および第２ダミーメモリセ
ルを略同一のサイズに形成すれば，短絡された第２ビッ
ト線と第４ビット線の電位は，第１メモリセル（あるい
は第２メモリセル）から格納情報”１”が読み出された
ときの第１ビット線（あるいは第３ビット線）の電位
と，第１メモリセル（あるいは第２メモリセル）から格
納情報”０”が読み出されたときの第１ビット線（ある
いは第３ビット線）の電位との中間値（平均値）に一致
する。
ル，第１ダミーメモリセル，および第２ダミーメモリセ
ルを略同一のサイズに形成すれば，短絡された第２ビッ
ト線と第４ビット線の電位は，第１メモリセル（あるい
は第２メモリセル）から格納情報”１”が読み出された
ときの第１ビット線（あるいは第３ビット線）の電位
と，第１メモリセル（あるいは第２メモリセル）から格
納情報”０”が読み出されたときの第１ビット線（ある
いは第３ビット線）の電位との中間値（平均値）に一致
する。
【００２１】短絡されている第２ビット線と第４ビット
線を開放した後，第１センスアンプによって，第２ビッ
ト線（第２端子）の電位と，第１メモリセルから格納情
報を読み出すことによって変化した第１ビット線（第１
端子）の電位を増幅すれば，第１メモリセルの格納情報
は正確に外部に出力される。同様に，第２センスアンプ
によって，第４ビット線（第４端子）の電位と，第２メ
モリセルから格納情報を読み出すことによって変化した
第３ビット線（第３端子）の電位を増幅すれば，第２メ
モリセルの格納情報は正確に外部に出力される。なお，
この場合，第２端子および第４端子の電位が参照電位と
なる。
線を開放した後，第１センスアンプによって，第２ビッ
ト線（第２端子）の電位と，第１メモリセルから格納情
報を読み出すことによって変化した第１ビット線（第１
端子）の電位を増幅すれば，第１メモリセルの格納情報
は正確に外部に出力される。同様に，第２センスアンプ
によって，第４ビット線（第４端子）の電位と，第２メ
モリセルから格納情報を読み出すことによって変化した
第３ビット線（第３端子）の電位を増幅すれば，第２メ
モリセルの格納情報は正確に外部に出力される。なお，
この場合，第２端子および第４端子の電位が参照電位と
なる。
【００２２】本発明によれば，第１ビット線および第３
ビット線は第１領域に属し，第２ビット線および第４ビ
ット線は第１領域に重ならない第２領域に属する。かか
る構成によれば，第１ビット線と第３ビット線との間に
他のビット線が配置されること，および，第２ビット線
と第４ビット線との間に他のビット線が配置されことが
防止される。したがって，これらのビット線を短絡する
第１短絡手段および第２短絡手段の配置も容易となる。
ビット線は第１領域に属し，第２ビット線および第４ビ
ット線は第１領域に重ならない第２領域に属する。かか
る構成によれば，第１ビット線と第３ビット線との間に
他のビット線が配置されること，および，第２ビット線
と第４ビット線との間に他のビット線が配置されことが
防止される。したがって，これらのビット線を短絡する
第１短絡手段および第２短絡手段の配置も容易となる。
【００２３】さらに，第１ビット線に接続され，第３方
向に分極した強誘電体キャパシタを有する第３ダミーメ
モリセルと，第２ビット線に接続され，強誘電体キャパ
シタを有する第３メモリセルと，第３ビット線に接続さ
れ，第３方向と反対の第４方向に分極した強誘電体キャ
パシタを有する第４ダミーメモリセルと，第４ビット線
に接続され，強誘電体キャパシタを有する第４メモリセ
ルと，第１ビット線と第３ビット線を短絡させることが
可能な第２短絡手段とを備えることも可能である（請求
項２）。かかる構成によれば，第１メモリセルと第２メ
モリセルから高い精度で格納情報を読み出すことが可能
となるとともに，第３メモリセルと第４メモリセルから
も高い精度で格納情報を読み出すことが可能となる。こ
の場合，第３ダミーメモリセルと第４ダミーメモリセル
が参照電位の発生源として機能する。
向に分極した強誘電体キャパシタを有する第３ダミーメ
モリセルと，第２ビット線に接続され，強誘電体キャパ
シタを有する第３メモリセルと，第３ビット線に接続さ
れ，第３方向と反対の第４方向に分極した強誘電体キャ
パシタを有する第４ダミーメモリセルと，第４ビット線
に接続され，強誘電体キャパシタを有する第４メモリセ
ルと，第１ビット線と第３ビット線を短絡させることが
可能な第２短絡手段とを備えることも可能である（請求
項２）。かかる構成によれば，第１メモリセルと第２メ
モリセルから高い精度で格納情報を読み出すことが可能
となるとともに，第３メモリセルと第４メモリセルから
も高い精度で格納情報を読み出すことが可能となる。こ
の場合，第３ダミーメモリセルと第４ダミーメモリセル
が参照電位の発生源として機能する。
【００２４】本発明の第２の観点によれば，第１メモリ
セルに格納されている情報を読み出して，第１ビット線
に第１電位を誘起する第１工程と，第１方向に分極した
強誘電体キャパシタを有する第１ダミーメモリセルから
格納されている情報を読み出して，第２ビット線に第２
電位を誘起する第２工程と，第１方向と反対の第２方向
に分極した強誘電体キャパシタを有する第２ダミーメモ
リセルから格納されている情報を読み出して，第４ビッ
ト線に第４電位を誘起する第３工程と，前記第３の工程
の後に第２ビット線と第４ビット線を第１短絡手段によ
って短絡する第４工程と，短絡している第２ビット線と
第４ビット線を開放する第５工程と，第１センスアンプ
を活性化し，第１ビット線の電位と第２ビット線の電位
を比較し，当該比較結果に応じて第１ビット線および第
２ビット線それぞれに対して増幅された電圧を出力する
第６工程とを含むことを特徴とする，半導体メモリの駆
動方法が提供される（請求項３）。
セルに格納されている情報を読み出して，第１ビット線
に第１電位を誘起する第１工程と，第１方向に分極した
強誘電体キャパシタを有する第１ダミーメモリセルから
格納されている情報を読み出して，第２ビット線に第２
電位を誘起する第２工程と，第１方向と反対の第２方向
に分極した強誘電体キャパシタを有する第２ダミーメモ
リセルから格納されている情報を読み出して，第４ビッ
ト線に第４電位を誘起する第３工程と，前記第３の工程
の後に第２ビット線と第４ビット線を第１短絡手段によ
って短絡する第４工程と，短絡している第２ビット線と
第４ビット線を開放する第５工程と，第１センスアンプ
を活性化し，第１ビット線の電位と第２ビット線の電位
を比較し，当該比較結果に応じて第１ビット線および第
２ビット線それぞれに対して増幅された電圧を出力する
第６工程とを含むことを特徴とする，半導体メモリの駆
動方法が提供される（請求項３）。
【００２５】第１メモリセル，第１ダミーメモリセル，
および第２ダミーメモリセルを略同一のサイズに形成す
ることによって，短絡された第２ビット線と第４ビット
線の電位は，第１メモリセルから格納情報”１”が読み
出されたときの第１ビット線の電位と，第１メモリセル
から格納情報”０”が読み出されたときの第１ビット線
の電位との中間値（平均値）に一致する。したがって，
第１メモリセルの格納情報は正確に外部に出力される。
および第２ダミーメモリセルを略同一のサイズに形成す
ることによって，短絡された第２ビット線と第４ビット
線の電位は，第１メモリセルから格納情報”１”が読み
出されたときの第１ビット線の電位と，第１メモリセル
から格納情報”０”が読み出されたときの第１ビット線
の電位との中間値（平均値）に一致する。したがって，
第１メモリセルの格納情報は正確に外部に出力される。
【００２６】さらに，第６工程の後には，第１ダミーメ
モリセルが有する強誘電体キャパシタが第２方向に分極
するように，第１ダミーメモリセルに対して所定の情報
を書き込む第７工程と，第２ダミーメモリセルが有する
強誘電体キャパシタが第１方向に分極するように，第２
ダミーメモリセルに対して所定の情報を書き込む第８工
程を実施することが好ましい（請求項４）。これらの工
程を実施することによって，第１ダミーメモリセルが備
える強誘電体キャパシタと第２ダミーメモリセルが備え
る強誘電体キャパシタの分極方向が初期状態から反転す
ることになり，結果として強誘電体キャパシタにおける
インプリント現象の発生が防止される。
モリセルが有する強誘電体キャパシタが第２方向に分極
するように，第１ダミーメモリセルに対して所定の情報
を書き込む第７工程と，第２ダミーメモリセルが有する
強誘電体キャパシタが第１方向に分極するように，第２
ダミーメモリセルに対して所定の情報を書き込む第８工
程を実施することが好ましい（請求項４）。これらの工
程を実施することによって，第１ダミーメモリセルが備
える強誘電体キャパシタと第２ダミーメモリセルが備え
る強誘電体キャパシタの分極方向が初期状態から反転す
ることになり，結果として強誘電体キャパシタにおける
インプリント現象の発生が防止される。
【００２７】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体メモリおよびその駆動方法の好適
な実施の形態について詳細に説明する。なお，以下の説
明および添付された図面において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とによって重複説明を省略する。
本発明にかかる半導体メモリおよびその駆動方法の好適
な実施の形態について詳細に説明する。なお，以下の説
明および添付された図面において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とによって重複説明を省略する。
【００２８】［第１の実施の形態］本発明の第１の実施
の形態にかかる強誘電体メモリのメモリセルアレイの構
成を図１に示す。
の形態にかかる強誘電体メモリのメモリセルアレイの構
成を図１に示す。
【００２９】メモリセルアレイは第１領域ａ１と第２領
域ａ２を有しており，各領域は複数のセンスアンプＳＡ
ｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路
構成が対象となるようにレイアウトされている。第１領
域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモ
リセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，
ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１
ｂ，・・・が備えられている。第２領域ａ２には，複数
のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，
ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・
・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられ
ている。
域ａ２を有しており，各領域は複数のセンスアンプＳＡ
ｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋２を挟んで回路
構成が対象となるようにレイアウトされている。第１領
域ａ１には，複数のメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２，・・・，ダミーメモ
リセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋１，
ＤＭＣ１ｎ＋２，・・・，および短絡部ｓ１ａ，ｓ１
ｂ，・・・が備えられている。第２領域ａ２には，複数
のメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ＋１，
ＭＣ２ｎ＋２，・・・，ダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２，・
・・，および短絡部ｓ２ａ，ｓ２ｂ，・・・が備えられ
ている。
【００３０】各メモリセルおよび各ダミーメモリセル
は，Ｎチャネル型トランジスタ（以下，「Ｎトランジス
タ」という）Ｔｒと強誘電体キャパシタＣから構成され
ている。
は，Ｎチャネル型トランジスタ（以下，「Ｎトランジス
タ」という）Ｔｒと強誘電体キャパシタＣから構成され
ている。
【００３１】センスアンプＳＡｎ−１の第１端子にはビ
ット線ＢＬ１ｎ−１が接続されており，第２端子にはビ
ット線ＢＬ２ｎ−１が接続されている。同様に，センス
アンプＳＡｎにはビット線ＢＬ１ｎとビット線ＢＬ２ｎ
が接続されており，センスアンプＳＡｎ＋１にはビット
線ＢＬ１ｎ＋１とビット線ＢＬ２ｎ＋１が接続されてお
り，センスアンプＳＡｎ＋２にはビット線ＢＬ１ｎ＋２
とビット線ＢＬ２ｎ＋２が接続されている。そして，ビ
ット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１
ｎ＋２，・・・は，第１領域ａ１側に配置されており，
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ
２ｎ＋２，・・・は，第２領域ａ２側に配置されてい
る。
ット線ＢＬ１ｎ−１が接続されており，第２端子にはビ
ット線ＢＬ２ｎ−１が接続されている。同様に，センス
アンプＳＡｎにはビット線ＢＬ１ｎとビット線ＢＬ２ｎ
が接続されており，センスアンプＳＡｎ＋１にはビット
線ＢＬ１ｎ＋１とビット線ＢＬ２ｎ＋１が接続されてお
り，センスアンプＳＡｎ＋２にはビット線ＢＬ１ｎ＋２
とビット線ＢＬ２ｎ＋２が接続されている。そして，ビ
ット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１
ｎ＋２，・・・は，第１領域ａ１側に配置されており，
ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ
２ｎ＋２，・・・は，第２領域ａ２側に配置されてい
る。
【００３２】さらに，第１領域ａ１には，ビット線ＢＬ
１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２に直
交するようにワード線ＷＬ１ｎ，プレート線ＰＬ１ｎ，
ダミーワード線ＤＷＬ１１，ＤＷＬ１２，ダミープレー
ト線ＤＰＬ１１，ＤＰＬ１２，および短絡部制御線ＳＷ
Ｌ１が配置されている。第２領域ａ２には，ビット線Ｂ
Ｌ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２に
直交するようにワード線ＷＬ２ｎ，プレート線ＰＬ２
ｎ，ダミーワード線ＤＷＬ２１，ＤＷＬ２２，ダミープ
レート線ＤＰＬ２１，ＤＰＬ２２，および短絡部制御線
ＳＷＬ２が配置されている。
１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２に直
交するようにワード線ＷＬ１ｎ，プレート線ＰＬ１ｎ，
ダミーワード線ＤＷＬ１１，ＤＷＬ１２，ダミープレー
ト線ＤＰＬ１１，ＤＰＬ１２，および短絡部制御線ＳＷ
Ｌ１が配置されている。第２領域ａ２には，ビット線Ｂ
Ｌ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２に
直交するようにワード線ＷＬ２ｎ，プレート線ＰＬ２
ｎ，ダミーワード線ＤＷＬ２１，ＤＷＬ２２，ダミープ
レート線ＤＰＬ２１，ＤＰＬ２２，および短絡部制御線
ＳＷＬ２が配置されている。
【００３３】まず，第１領域ａ１の回路構成要素の接続
内容を説明する。
内容を説明する。
【００３４】ビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１
ｎ＋１，ＢＬ１ｎ＋２とワード線ＷＬ１ｎが交差する位
置にはそれぞれメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，Ｍ
Ｃ１ｎ＋１，ＭＣ１ｎ＋２が配置されている。例えば，
ビット線ＢＬ１ｎとワード線ＷＬ１ｎの交差位置にはメ
モリセルＭＣ１ｎが配置されており，このメモリセルＭ
Ｃ１ｎを構成するＮトランジスタＴｒのゲートはワード
線ＷＬ１ｎに，ソース（ドレイン）はビット線ＢＬ１ｎ
に，ドレイン（ソース）はメモリセルＭＣ１ｎを構成す
る強誘電体キャパシタＣの第１端子に接続されている。
メモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの
第２端子はプレート線ＰＬ１ｎに接続されており，他の
メモリセルＭＣ１ｎ−１，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２
を構成する強誘電体キャパシタＣの第２端子もプレート
線ＰＬ１ｎに共通接続されている。
ｎ＋１，ＢＬ１ｎ＋２とワード線ＷＬ１ｎが交差する位
置にはそれぞれメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，Ｍ
Ｃ１ｎ＋１，ＭＣ１ｎ＋２が配置されている。例えば，
ビット線ＢＬ１ｎとワード線ＷＬ１ｎの交差位置にはメ
モリセルＭＣ１ｎが配置されており，このメモリセルＭ
Ｃ１ｎを構成するＮトランジスタＴｒのゲートはワード
線ＷＬ１ｎに，ソース（ドレイン）はビット線ＢＬ１ｎ
に，ドレイン（ソース）はメモリセルＭＣ１ｎを構成す
る強誘電体キャパシタＣの第１端子に接続されている。
メモリセルＭＣ１ｎを構成する強誘電体キャパシタＣの
第２端子はプレート線ＰＬ１ｎに接続されており，他の
メモリセルＭＣ１ｎ−１，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２
を構成する強誘電体キャパシタＣの第２端子もプレート
線ＰＬ１ｎに共通接続されている。
【００３５】ビット線ＢＬ１ｎ−１，ＢＬ１ｎ＋１とダ
ミーワード線ＤＷＬ１１が交差する位置にはそれぞれダ
ミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１が配置
されており，ビット線ＢＬ１ｎ，ＢＬ１ｎ＋２とダミー
ワード線ＤＷＬ１２が交差する位置にはそれぞれダミー
メモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２が配置されてい
る。例えば，ビット線ＢＬ１ｎ−１とダミーワード線Ｄ
ＷＬ１１の交差位置にはダミーメモリセルＤＭＣ１ｎ−
１が配置されており，このダミーメモリセルＤＭＣ１ｎ
−１を構成するＮトランジスタＴｒのゲートはダミーワ
ード線ＤＷＬ１１に，ソース（ドレイン）はビット線Ｂ
Ｌ１ｎ−１に，ドレイン（ソース）はダミーメモリセル
ＤＭＣ１ｎ−１を構成する強誘電体キャパシタＣの第１
端子に接続されている。また，ビット線ＢＬ１ｎとダミ
ーワード線ＤＷＬ１２の交差位置にはダミーメモリセル
ＤＭＣ１ｎが配置されており，このダミーメモリセルＤ
ＭＣ１ｎを構成するＮトランジスタＴｒのゲートはダミ
ーワード線ＤＷＬ１２に，ソース（ドレイン）はビット
線ＢＬ１ｎに，ドレイン（ソース）はダミーメモリセル
ＤＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子
に接続されている。各ダミーメモリセルＤＭＣ１ｎ−
１，ＤＭＣ１ｎ＋１を構成する強誘電体キャパシタＣの
第２端子はダミープレート線ＤＰＬ１１に共通接続さ
れ，各ダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２を
構成する強誘電体キャパシタＣの第２端子はダミープレ
ート線ＤＰＬ１２に共通接続されている。
ミーワード線ＤＷＬ１１が交差する位置にはそれぞれダ
ミーメモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ＋１が配置
されており，ビット線ＢＬ１ｎ，ＢＬ１ｎ＋２とダミー
ワード線ＤＷＬ１２が交差する位置にはそれぞれダミー
メモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２が配置されてい
る。例えば，ビット線ＢＬ１ｎ−１とダミーワード線Ｄ
ＷＬ１１の交差位置にはダミーメモリセルＤＭＣ１ｎ−
１が配置されており，このダミーメモリセルＤＭＣ１ｎ
−１を構成するＮトランジスタＴｒのゲートはダミーワ
ード線ＤＷＬ１１に，ソース（ドレイン）はビット線Ｂ
Ｌ１ｎ−１に，ドレイン（ソース）はダミーメモリセル
ＤＭＣ１ｎ−１を構成する強誘電体キャパシタＣの第１
端子に接続されている。また，ビット線ＢＬ１ｎとダミ
ーワード線ＤＷＬ１２の交差位置にはダミーメモリセル
ＤＭＣ１ｎが配置されており，このダミーメモリセルＤ
ＭＣ１ｎを構成するＮトランジスタＴｒのゲートはダミ
ーワード線ＤＷＬ１２に，ソース（ドレイン）はビット
線ＢＬ１ｎに，ドレイン（ソース）はダミーメモリセル
ＤＭＣ１ｎを構成する強誘電体キャパシタＣの第１端子
に接続されている。各ダミーメモリセルＤＭＣ１ｎ−
１，ＤＭＣ１ｎ＋１を構成する強誘電体キャパシタＣの
第２端子はダミープレート線ＤＰＬ１１に共通接続さ
れ，各ダミーメモリセルＤＭＣ１ｎ，ＤＭＣ１ｎ＋２を
構成する強誘電体キャパシタＣの第２端子はダミープレ
ート線ＤＰＬ１２に共通接続されている。
【００３６】短絡部ｓ１ａ，ｓ１ｂは，短絡部制御線Ｓ
ＷＬ１に接続されており，ここに伝送される短絡部制御
信号ＳＷ１がアサート（Ｈレベル）されると共にオン状
態となる。短絡部ｓ１ａは，ビット線ＢＬ１ｎ−１とそ
の隣に位置するビット線ＢＬ１ｎに接続されており，オ
ン状態のときこれらを短絡させる。短絡部ｓ１ｂは，ビ
ット線ＢＬ１ｎ＋１とその隣に位置するビット線ＢＬ１
ｎ＋２に接続されており，オン状態のときこれらを短絡
させる。
ＷＬ１に接続されており，ここに伝送される短絡部制御
信号ＳＷ１がアサート（Ｈレベル）されると共にオン状
態となる。短絡部ｓ１ａは，ビット線ＢＬ１ｎ−１とそ
の隣に位置するビット線ＢＬ１ｎに接続されており，オ
ン状態のときこれらを短絡させる。短絡部ｓ１ｂは，ビ
ット線ＢＬ１ｎ＋１とその隣に位置するビット線ＢＬ１
ｎ＋２に接続されており，オン状態のときこれらを短絡
させる。
【００３７】次に，第２領域ａ２の構成要素の接続内容
を説明する。なお上述のように第２領域ａ２に属する回
路要素は，第１領域ａ１に属する回路要素と同様に配置
されている。
を説明する。なお上述のように第２領域ａ２に属する回
路要素は，第１領域ａ１に属する回路要素と同様に配置
されている。
【００３８】ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２
ｎ＋１，ＢＬ２ｎ＋２とワード線ＷＬ２ｎが交差する位
置にはそれぞれメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，Ｍ
Ｃ２ｎ＋１，ＭＣ２ｎ＋２が配置されている。例えば，
ビット線ＢＬ２ｎとワード線ＷＬ２ｎの交差位置にはメ
モリセルＭＣ２ｎが配置されており，このメモリセルＭ
Ｃ２ｎを構成するＮトランジスタＴｒのゲートはワード
線ＷＬ２ｎに，ソース（ドレイン）はビット線ＢＬ２ｎ
に，ドレイン（ソース）はメモリセルＭＣ２ｎを構成す
る強誘電体キャパシタＣの第１端子に接続されている。
メモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの
第２端子はプレート線ＰＬ２ｎに接続されており，他の
メモリセルＭＣ２ｎ−１，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２
を構成する強誘電体キャパシタＣの第２端子もプレート
線ＰＬ２ｎに共通接続されている。
ｎ＋１，ＢＬ２ｎ＋２とワード線ＷＬ２ｎが交差する位
置にはそれぞれメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，Ｍ
Ｃ２ｎ＋１，ＭＣ２ｎ＋２が配置されている。例えば，
ビット線ＢＬ２ｎとワード線ＷＬ２ｎの交差位置にはメ
モリセルＭＣ２ｎが配置されており，このメモリセルＭ
Ｃ２ｎを構成するＮトランジスタＴｒのゲートはワード
線ＷＬ２ｎに，ソース（ドレイン）はビット線ＢＬ２ｎ
に，ドレイン（ソース）はメモリセルＭＣ２ｎを構成す
る強誘電体キャパシタＣの第１端子に接続されている。
メモリセルＭＣ２ｎを構成する強誘電体キャパシタＣの
第２端子はプレート線ＰＬ２ｎに接続されており，他の
メモリセルＭＣ２ｎ−１，ＭＣ２ｎ＋１，ＭＣ２ｎ＋２
を構成する強誘電体キャパシタＣの第２端子もプレート
線ＰＬ２ｎに共通接続されている。
【００３９】ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１とダ
ミーワード線ＤＷＬ２１が交差する位置にはそれぞれダ
ミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１が配置
されており，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２とダミー
ワード線ＤＷＬ２２が交差する位置にはそれぞれダミー
メモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２が配置されてい
る。例えば，ビット線ＢＬ２ｎ−１とダミーワード線Ｄ
ＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−
１が配置されており，このダミーメモリセルＤＭＣ２ｎ
−１を構成するＮトランジスタＴｒのゲートはダミーワ
ード線ＤＷＬ２１に，ソース（ドレイン）はビット線Ｂ
Ｌ２ｎ−１に，ドレイン（ソース）はダミーメモリセル
ＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１
端子に接続されている。また，ビット線ＢＬ２ｎとダミ
ーワード線ＤＷＬ２２の交差位置にはダミーメモリセル
ＤＭＣ２ｎが配置されており，このダミーメモリセルＤ
ＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミ
ーワード線ＤＷＬ２２に，ソース（ドレイン）はビット
線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセル
ＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子
に接続されている。各ダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの
第２端子はダミープレート線ＤＰＬ２１に共通接続さ
れ，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を
構成する強誘電体キャパシタＣの第２端子はダミープレ
ート線ＤＰＬ２２に共通接続されている。
ミーワード線ＤＷＬ２１が交差する位置にはそれぞれダ
ミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ＋１が配置
されており，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２とダミー
ワード線ＤＷＬ２２が交差する位置にはそれぞれダミー
メモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２が配置されてい
る。例えば，ビット線ＢＬ２ｎ−１とダミーワード線Ｄ
ＷＬ２１の交差位置にはダミーメモリセルＤＭＣ２ｎ−
１が配置されており，このダミーメモリセルＤＭＣ２ｎ
−１を構成するＮトランジスタＴｒのゲートはダミーワ
ード線ＤＷＬ２１に，ソース（ドレイン）はビット線Ｂ
Ｌ２ｎ−１に，ドレイン（ソース）はダミーメモリセル
ＤＭＣ２ｎ−１を構成する強誘電体キャパシタＣの第１
端子に接続されている。また，ビット線ＢＬ２ｎとダミ
ーワード線ＤＷＬ２２の交差位置にはダミーメモリセル
ＤＭＣ２ｎが配置されており，このダミーメモリセルＤ
ＭＣ２ｎを構成するＮトランジスタＴｒのゲートはダミ
ーワード線ＤＷＬ２２に，ソース（ドレイン）はビット
線ＢＬ２ｎに，ドレイン（ソース）はダミーメモリセル
ＤＭＣ２ｎを構成する強誘電体キャパシタＣの第１端子
に接続されている。各ダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ＋１を構成する強誘電体キャパシタＣの
第２端子はダミープレート線ＤＰＬ２１に共通接続さ
れ，各ダミーメモリセルＤＭＣ２ｎ，ＤＭＣ２ｎ＋２を
構成する強誘電体キャパシタＣの第２端子はダミープレ
ート線ＤＰＬ２２に共通接続されている。
【００４０】短絡部ｓ２ａ，ｓ２ｂは，短絡部制御線Ｓ
ＷＬ２に接続されており，ここに伝送される短絡部制御
信号ＳＷ２がアサート（Ｈレベル）されると共にオン状
態となる。短絡部ｓ２ａは，ビット線ＢＬ２ｎ−１とそ
の隣に位置するビット線ＢＬ２ｎに接続されており，オ
ン状態のときこれらを短絡させる。短絡部ｓ２ｂは，ビ
ット線ＢＬ２ｎ＋１とその隣に位置するビット線ＢＬ２
ｎ＋２に接続されており，オン状態のときこれらを短絡
させる。
ＷＬ２に接続されており，ここに伝送される短絡部制御
信号ＳＷ２がアサート（Ｈレベル）されると共にオン状
態となる。短絡部ｓ２ａは，ビット線ＢＬ２ｎ−１とそ
の隣に位置するビット線ＢＬ２ｎに接続されており，オ
ン状態のときこれらを短絡させる。短絡部ｓ２ｂは，ビ
ット線ＢＬ２ｎ＋１とその隣に位置するビット線ＢＬ２
ｎ＋２に接続されており，オン状態のときこれらを短絡
させる。
【００４１】なお，第１領域ａ１と第２領域ａ２にはそ
れぞれワード線ＷＬ１ｎ，ＷＬ２ｎ以外にも複数のワー
ド線が備えられており，各ワード線にはワード線ＷＬ１
ｎ，ＷＬ２ｎと同様に複数のメモリセルが接続されてい
る（図示せず）。
れぞれワード線ＷＬ１ｎ，ＷＬ２ｎ以外にも複数のワー
ド線が備えられており，各ワード線にはワード線ＷＬ１
ｎ，ＷＬ２ｎと同様に複数のメモリセルが接続されてい
る（図示せず）。
【００４２】以上のように構成された強誘電体メモリの
データ読み出し動作を図２を用いて説明する。ここでは
第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み
出す場合に即して説明する。
データ読み出し動作を図２を用いて説明する。ここでは
第１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み
出す場合に即して説明する。
【００４３】まず，第１領域ａ１に属するビット線ＢＬ
１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２およ
び第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２
ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を０Ｖにプリチャージ
して，その後フローティング状態とする。
１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２およ
び第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ２
ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を０Ｖにプリチャージ
して，その後フローティング状態とする。
【００４４】＜時刻ｔ１＞第１領域ａ１に属するワード
線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷ
Ｌ２１，ＤＷＬ２２をＨレベルとする。
線ＷＬ１ｎと第２領域ａ２に属するダミーワード線ＤＷ
Ｌ２１，ＤＷＬ２２をＨレベルとする。
【００４５】＜時刻ｔ２＞第１領域ａ１に属するプレー
ト線ＰＬ１ｎと第２領域ａ２に属するダミープレート線
ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点
で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ
１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモ
リセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１
ｎ＋２を構成する強誘電体キャパシタＣの分極状態，す
なわち格納されている情報に応じた電位が生じる。一
方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ
２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミ
ーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ
＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣ
の分極状態に応じた電位が生じる。
ト線ＰＬ１ｎと第２領域ａ２に属するダミープレート線
ＤＰＬ２１，ＤＰＬ２２をＨレベルとする。この時点
で，第１領域ａ１に属するビット線ＢＬ１ｎ−１，ＢＬ
１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２にはそれぞれ，メモ
リセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１
ｎ＋２を構成する強誘電体キャパシタＣの分極状態，す
なわち格納されている情報に応じた電位が生じる。一
方，第２領域ａ２に属するビット線ＢＬ２ｎ−１，ＢＬ
２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２にはそれぞれ，ダミ
ーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ
＋１，ＤＭＣ２ｎ＋２を構成する強誘電体キャパシタＣ
の分極状態に応じた電位が生じる。
【００４６】ところで，第１領域ａ１において，短絡部
ｓ１ａによって短絡されるビット線ＢＬ１ｎ−１とビッ
ト線ＢＬ１ｎそれぞれに接続されているダミーメモリセ
ルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎには，
あらかじめ相違する情報が書き込まれている。つまり，
ダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤ
ＭＣ１ｎそれぞれが備える強誘電体キャパシタＣは，図
１中の矢印で示すように反対方向に分極している。
ｓ１ａによって短絡されるビット線ＢＬ１ｎ−１とビッ
ト線ＢＬ１ｎそれぞれに接続されているダミーメモリセ
ルＤＭＣ１ｎ−１とダミーメモリセルＤＭＣ１ｎには，
あらかじめ相違する情報が書き込まれている。つまり，
ダミーメモリセルＤＭＣ１ｎ−１とダミーメモリセルＤ
ＭＣ１ｎそれぞれが備える強誘電体キャパシタＣは，図
１中の矢印で示すように反対方向に分極している。
【００４７】同様に，第１領域ａ１において，短絡部ｓ
１ｂによって短絡されるビット線ＢＬ１ｎ＋１とビット
線ＢＬ１ｎ＋２それぞれに接続されているダミーメモリ
セルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２
には，あらかじめ相違する情報が書き込まれている。つ
まり，ダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリ
セルＤＭＣ１ｎ＋２それぞれが備える強誘電体キャパシ
タＣは，図１中の矢印で示すように反対方向に分極して
いる。
１ｂによって短絡されるビット線ＢＬ１ｎ＋１とビット
線ＢＬ１ｎ＋２それぞれに接続されているダミーメモリ
セルＤＭＣ１ｎ＋１とダミーメモリセルＤＭＣ１ｎ＋２
には，あらかじめ相違する情報が書き込まれている。つ
まり，ダミーメモリセルＤＭＣ１ｎ＋１とダミーメモリ
セルＤＭＣ１ｎ＋２それぞれが備える強誘電体キャパシ
タＣは，図１中の矢印で示すように反対方向に分極して
いる。
【００４８】第２領域ａ２においても同様に，ダミーメ
モリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎ
には相違する情報が書き込まれており，ダミーメモリセ
ルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２に
は相違する情報が書き込まれている。
モリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎ
には相違する情報が書き込まれており，ダミーメモリセ
ルＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２に
は相違する情報が書き込まれている。
【００４９】＜時刻ｔ３＞第２領域ａ２に属するダミー
ワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さ
らに短絡部制御信号ＳＷ２をアサートして短絡部制御線
ＳＷＬ２をＨレベルとする。これによって，第２領域ａ
２に属する短絡部ｓ２ａがオン状態となり，ビット線Ｂ
Ｌ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となる
とともに，短絡部ｓ２ｂがオン状態となり，ビット線Ｂ
Ｌ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位と
なる。
ワード線ＤＷＬ２１，ＤＷＬ２２をＬレベルとする。さ
らに短絡部制御信号ＳＷ２をアサートして短絡部制御線
ＳＷＬ２をＨレベルとする。これによって，第２領域ａ
２に属する短絡部ｓ２ａがオン状態となり，ビット線Ｂ
Ｌ２ｎ−１とビット線ＢＬ２ｎが短絡され同電位となる
とともに，短絡部ｓ２ｂがオン状態となり，ビット線Ｂ
Ｌ２ｎ＋１とビット線ＢＬ２ｎ＋２が短絡され同電位と
なる。
【００５０】＜時刻ｔ４＞短絡部制御信号ＳＷ２をネゲ
ートして短絡部制御線ＳＷＬ２をＬレベルとする。これ
によって，時刻ｔ３において短絡されたビット線ＢＬ２
ｎ−１とビット線ＢＬ２ｎが開放され，同じく時刻ｔ３
において短絡されたビット線ＢＬ２ｎ＋１とビット線Ｂ
Ｌ２ｎ＋２が開放される。さらにダミープレート線ＤＰ
Ｌ２１，ＤＰＬ２２をＬレベルとする。
ートして短絡部制御線ＳＷＬ２をＬレベルとする。これ
によって，時刻ｔ３において短絡されたビット線ＢＬ２
ｎ−１とビット線ＢＬ２ｎが開放され，同じく時刻ｔ３
において短絡されたビット線ＢＬ２ｎ＋１とビット線Ｂ
Ｌ２ｎ＋２が開放される。さらにダミープレート線ＤＰ
Ｌ２１，ＤＰＬ２２をＬレベルとする。
【００５１】＜時刻ｔ５＞センスアンプＳＡｎ−１，Ｓ
Ａｎ，ＳＡｎ＋１，ＳＡｎ＋２を活性化する。これらセ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２はそれぞれ，第１領域ａ１のビット線ＢＬ１ｎ−１，
ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２と第２領域ａ２
のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，Ｂ
Ｌ２ｎ＋２の電位を比較し増幅する。このとき，第２領
域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋
１，ＢＬ２ｎ＋２の電位が参照電位Ｖｒｅｆとして各セ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２に参照される。そして，各ビット線にはＨレベル電位
またはＬレベル電位が誘起される。各ビット線に誘起さ
れたＨレベル電位およびＬレベル電位は，メモリセルＭ
Ｃ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２か
ら読み出された格納情報として，データ線（図示せず）
に転送される。
Ａｎ，ＳＡｎ＋１，ＳＡｎ＋２を活性化する。これらセ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２はそれぞれ，第１領域ａ１のビット線ＢＬ１ｎ−１，
ＢＬ１ｎ，ＢＬ１ｎ＋１，ＢＬ１ｎ＋２と第２領域ａ２
のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，Ｂ
Ｌ２ｎ＋２の電位を比較し増幅する。このとき，第２領
域ａ２のビット線ＢＬ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋
１，ＢＬ２ｎ＋２の電位が参照電位Ｖｒｅｆとして各セ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２に参照される。そして，各ビット線にはＨレベル電位
またはＬレベル電位が誘起される。各ビット線に誘起さ
れたＨレベル電位およびＬレベル電位は，メモリセルＭ
Ｃ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２か
ら読み出された格納情報として，データ線（図示せず）
に転送される。
【００５２】＜時刻ｔ６＞第１領域ａ１に属するプレー
ト線ＰＬ１ｎをＬレベルとする。
ト線ＰＬ１ｎをＬレベルとする。
【００５３】＜時刻ｔ７＞第１領域ａ１に属するワード
線ＷＬ１ｎをＬレベルとする。
線ＷＬ１ｎをＬレベルとする。
【００５４】＜時刻ｔ８＞センスアンプＳＡｎ−１，Ｓ
Ａｎ，ＳＡｎ＋１，ＳＡｎ＋２を不活性状態に戻す。こ
の時点で各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１
ｎ＋１，ＭＣ１ｎ＋２に格納データが復元される。
Ａｎ，ＳＡｎ＋１，ＳＡｎ＋２を不活性状態に戻す。こ
の時点で各メモリセルＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１
ｎ＋１，ＭＣ１ｎ＋２に格納データが復元される。
【００５５】ここまでの動作によりメモリセルＭＣ１ｎ
−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデ
ータ読み出しが完了する。その後，このデータ読み出し
動作において参照電位Ｖｒｅｆの発生源として用いられ
た第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２につ
いての格納データの復元を行う。
−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデ
ータ読み出しが完了する。その後，このデータ読み出し
動作において参照電位Ｖｒｅｆの発生源として用いられ
た第２領域ａ２に属するダミーメモリセルＤＭＣ２ｎ−
１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２につ
いての格納データの復元を行う。
【００５６】＜時刻ｔ９＞第２領域ａ２に属するダミー
ワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
ワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００５７】＜時刻ｔ１０＞第２領域ａ２に属するダミ
ープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，
ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ
２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キ
ャパシタＣの分極方向は，図１の矢印に示した状態（初
期状態）に戻される。この時点でのダミーメモリセルＤ
ＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミ
ーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極
方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の
強誘電体キャパシタＣの分極方向とダミーメモリセルＤ
ＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対
である。
ープレート線ＤＰＬ２ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ１ｎはＬレベルを維持），ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１をＨレベルとする（ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２はＬレベルを維持）。これによって，
ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ
２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電体キ
ャパシタＣの分極方向は，図１の矢印に示した状態（初
期状態）に戻される。この時点でのダミーメモリセルＤ
ＭＣ２ｎ−１の強誘電体キャパシタＣの分極方向とダミ
ーメモリセルＤＭＣ２ｎの強誘電体キャパシタＣの分極
方向は反対であり，ダミーメモリセルＤＭＣ２ｎ＋１の
強誘電体キャパシタＣの分極方向とダミーメモリセルＤ
ＭＣ２ｎ＋２の強誘電体キャパシタＣの分極方向は反対
である。
【００５８】＜時刻ｔ１１＞ダミープレート線ＤＰＬ２
ｎをＬレベルとし，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋
１をＬレベルとする。
ｎをＬレベルとし，ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋
１をＬレベルとする。
【００５９】＜時刻ｔ１２＞ダミーワード線ＤＷＬ２
１，ＤＷＬ２２をＬレベルとする。
１，ＤＷＬ２２をＬレベルとする。
【００６０】以上が第１の実施の形態にかかる強誘電体
メモリのデータ読み出し動作である。この強誘電体メモ
リは，１Ｔ／１Ｃタイプであるにも関わらず安定的なデ
ータ読み出し動作が可能である。次に，その仕組みにつ
いて説明する。
メモリのデータ読み出し動作である。この強誘電体メモ
リは，１Ｔ／１Ｃタイプであるにも関わらず安定的なデ
ータ読み出し動作が可能である。次に，その仕組みにつ
いて説明する。
【００６１】図３は，各メモリセル（ダミーメモリセル
を含む）を構成する強誘電体キャパシタの電圧−電荷特
性を示している。横軸は強誘電体キャパシタへの印加電
圧であり縦軸はチャージされた電荷量を示している。ま
た，ＶａとＶｂは，格納データが読み出される選択メモ
リセル（ここではメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，
ＭＣ１ｎ＋１，ＭＣ１ｎ＋２）によって誘起される選択
メモリセル領域（ここでは第１領域ａ１）側のビット線
（ここではビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ
＋１，ＢＬ１ｎ＋２）の電位を示している。
を含む）を構成する強誘電体キャパシタの電圧−電荷特
性を示している。横軸は強誘電体キャパシタへの印加電
圧であり縦軸はチャージされた電荷量を示している。ま
た，ＶａとＶｂは，格納データが読み出される選択メモ
リセル（ここではメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，
ＭＣ１ｎ＋１，ＭＣ１ｎ＋２）によって誘起される選択
メモリセル領域（ここでは第１領域ａ１）側のビット線
（ここではビット線ＢＬ１ｎ−１，ＢＬ１ｎ，ＢＬ１ｎ
＋１，ＢＬ１ｎ＋２）の電位を示している。
【００６２】上述のように第１の実施の形態にかかる強
誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞ
れ略同一に構成された回路を備えており，さらに各領域
の構成要素，すなわちビット線，メモリセル，ダミーメ
モリセル等もすべて略同一のサイズで形成されている。
ビット線について言えば各領域間でビット線容量が等し
く，メモリセルおよびダミーメモリセルについて言えば
各領域間で強誘電体キャパシタの容量が等しい。したが
って，時刻ｔ２において，参照電位発生領域（ここでは
第２領域ａ２）に属するビット線（ここではビット線Ｂ
Ｌ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）
には，選択メモリセル領域のビット線と同様に，電位Ｖ
ａまたは電位Ｖｂのいずれかが誘起されることになる。
誘電体メモリは，第１領域ａ１と第２領域ａ２にそれぞ
れ略同一に構成された回路を備えており，さらに各領域
の構成要素，すなわちビット線，メモリセル，ダミーメ
モリセル等もすべて略同一のサイズで形成されている。
ビット線について言えば各領域間でビット線容量が等し
く，メモリセルおよびダミーメモリセルについて言えば
各領域間で強誘電体キャパシタの容量が等しい。したが
って，時刻ｔ２において，参照電位発生領域（ここでは
第２領域ａ２）に属するビット線（ここではビット線Ｂ
Ｌ２ｎ−１，ＢＬ２ｎ，ＢＬ２ｎ＋１，ＢＬ２ｎ＋２）
には，選択メモリセル領域のビット線と同様に，電位Ｖ
ａまたは電位Ｖｂのいずれかが誘起されることになる。
【００６３】ところで，ダミーメモリセルＤＭＣ２ｎ−
１とダミーメモリセルＤＭＣ２ｎには相違する情報が格
納されているため，時刻ｔ２においてビット線ＢＬ２ｎ
−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ
２ｎには電位Ｖｂが生じる。同様に，ダミーメモリセル
ＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には
相違する情報が格納されているため，時刻ｔ２において
ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，
隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。
１とダミーメモリセルＤＭＣ２ｎには相違する情報が格
納されているため，時刻ｔ２においてビット線ＢＬ２ｎ
−１に例えば電位Ｖａが生じた場合，隣のビット線ＢＬ
２ｎには電位Ｖｂが生じる。同様に，ダミーメモリセル
ＤＭＣ２ｎ＋１とダミーメモリセルＤＭＣ２ｎ＋２には
相違する情報が格納されているため，時刻ｔ２において
ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じた場合，
隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。
【００６４】続く時刻ｔ３において，ビット線ＢＬ２ｎ
−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡
されるが，これらのビット線は同一の容量を有している
ため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのち
ょうど中間値（Ｖａ＋Ｖｂ）／２となる。同様に，ビッ
ト線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位Ｖａｖ
ｅも（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａｖｅは，
強誘電体キャパシタの製造プロセスや材料に依存せず常
に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリ
セル領域のビット線の電位を高精度に検出するためにセ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２に与えられる参照電位Ｖｒｅｆとして最適である。し
たがって，第１の実施の形態にかかる強誘電体メモリお
よびその駆動方法によれば，１Ｔ／１Ｃタイプでありな
がらデータ読み出しについて高い信頼性を得ることがで
きる。しかも，予め参照電位Ｖｒｅｆの値を設定する必
要がないため，設計および製造が容易化されることにな
る。
−１とビット線ＢＬ２ｎは，短絡部ｓ２ａによって短絡
されるが，これらのビット線は同一の容量を有している
ため，短絡後の電位Ｖａｖｅは電位Ｖａと電位Ｖｂのち
ょうど中間値（Ｖａ＋Ｖｂ）／２となる。同様に，ビッ
ト線ＢＬ２ｎ＋１とビット線ＢＬ２ｎ＋２の電位Ｖａｖ
ｅも（Ｖａ＋Ｖｂ）／２となる。この電位Ｖａｖｅは，
強誘電体キャパシタの製造プロセスや材料に依存せず常
に電位Ｖａと電位Ｖｂの平均値を保つため，選択メモリ
セル領域のビット線の電位を高精度に検出するためにセ
ンスアンプＳＡｎ−１，ＳＡｎ，ＳＡｎ＋１，ＳＡｎ＋
２に与えられる参照電位Ｖｒｅｆとして最適である。し
たがって，第１の実施の形態にかかる強誘電体メモリお
よびその駆動方法によれば，１Ｔ／１Ｃタイプでありな
がらデータ読み出しについて高い信頼性を得ることがで
きる。しかも，予め参照電位Ｖｒｅｆの値を設定する必
要がないため，設計および製造が容易化されることにな
る。
【００６５】以上，第１領域ａ１に属するメモリセルＭ
Ｃ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２か
ら格納データを読み出す場合に即して本実施の形態にか
かる強誘電体メモリの動作を説明したが，第２領域ａ２
に属するメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ
＋１，ＭＣ２ｎ＋２から格納データを読み出す場合も同
様に動作する。このとき，第１領域ａ１に属するダミー
メモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋
１，ＤＭＣ１ｎ＋２が参照電位Ｖｒｅｆの発生源として
利用される。
Ｃ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２か
ら格納データを読み出す場合に即して本実施の形態にか
かる強誘電体メモリの動作を説明したが，第２領域ａ２
に属するメモリセルＭＣ２ｎ−１，ＭＣ２ｎ，ＭＣ２ｎ
＋１，ＭＣ２ｎ＋２から格納データを読み出す場合も同
様に動作する。このとき，第１領域ａ１に属するダミー
メモリセルＤＭＣ１ｎ−１，ＤＭＣ１ｎ，ＤＭＣ１ｎ＋
１，ＤＭＣ１ｎ＋２が参照電位Ｖｒｅｆの発生源として
利用される。
【００６６】ここで，隣り合うビット線を短絡する短絡
部ｓ１ａ，ｓ１ｂ，ｓ２ａ，ｓ２ｂのオン（短絡）タイ
ミングについて説明する。
部ｓ１ａ，ｓ１ｂ，ｓ２ａ，ｓ２ｂのオン（短絡）タイ
ミングについて説明する。
【００６７】図２を用いて説明したデータ読み出し動作
では，まず時刻ｔ１，ｔ２において，ダミーメモリセル
ＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ
２ｎ＋２によって各ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，
ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を電位Ｖａまたは電位Ｖｂ
に調整している。そして，時刻ｔ３において短絡部制御
線ＳＷＬ２をＨレベルとして，ビット線ＢＬ２ｎ−１と
ビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビ
ット線ＢＬ２ｎ＋２をそれぞれ短絡している（方法
１）。
では，まず時刻ｔ１，ｔ２において，ダミーメモリセル
ＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ
２ｎ＋２によって各ビット線ＢＬ２ｎ−１，ＢＬ２ｎ，
ＢＬ２ｎ＋１，ＢＬ２ｎ＋２を電位Ｖａまたは電位Ｖｂ
に調整している。そして，時刻ｔ３において短絡部制御
線ＳＷＬ２をＨレベルとして，ビット線ＢＬ２ｎ−１と
ビット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビ
ット線ＢＬ２ｎ＋２をそれぞれ短絡している（方法
１）。
【００６８】これとは別に，ビット線ＢＬ２ｎ−１とビ
ット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビッ
ト線ＢＬ２ｎ＋２をそれぞれ短絡した後，ダミーメモリ
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２によって短絡されたビット線ＢＬ２ｎ−１
とビット線ＢＬ２ｎの電位，並びに，ビット線ＢＬ２ｎ
＋１とビット線ＢＬ２ｎ＋２の電位を調整することも可
能である（方法２）。
ット線ＢＬ２ｎ，並びに，ビット線ＢＬ２ｎ＋１とビッ
ト線ＢＬ２ｎ＋２をそれぞれ短絡した後，ダミーメモリ
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２によって短絡されたビット線ＢＬ２ｎ−１
とビット線ＢＬ２ｎの電位，並びに，ビット線ＢＬ２ｎ
＋１とビット線ＢＬ２ｎ＋２の電位を調整することも可
能である（方法２）。
【００６９】ただし，方法１を採用した場合，参照電位
発生領域のビット線の電位は正確に電位Ｖａと電位Ｖｂ
との中間値に調整されるのに対して，方法２を採用した
場合，必ずしも中間値に調整されるとは限らない。つま
り，方法１を採用することによってデータ読み出し精度
がより高まることになる。なお，方法２に基づくデータ
読み出し動作は，上述の特開平７−９３９７８号公報の
図２２に示されている。
発生領域のビット線の電位は正確に電位Ｖａと電位Ｖｂ
との中間値に調整されるのに対して，方法２を採用した
場合，必ずしも中間値に調整されるとは限らない。つま
り，方法１を採用することによってデータ読み出し精度
がより高まることになる。なお，方法２に基づくデータ
読み出し動作は，上述の特開平７−９３９７８号公報の
図２２に示されている。
【００７０】ここで式を用いて方法１と方法２によって
得られるビット線電位の違いを説明する。
得られるビット線電位の違いを説明する。
【００７１】第１のダミーメモリセル（例えば，ダミー
メモリセルＤＭＣ２ｎ−１）の強誘電体キャパシタの容
量をＣｆとし，第２のダミーメモリセル（例えば，ダミ
ーメモリセルＤＭＣ２ｎ）の強誘電体キャパシタの容量
をＣｆ’とする。なお，第１のダミーメモリセルが備え
る強誘電体キャパシタの分極方向と第２のダミーメモリ
セルが備える強誘電体キャパシタの分極方向は相違して
おり，この分極方向の違いを２つの線形な容量で表して
いる。
メモリセルＤＭＣ２ｎ−１）の強誘電体キャパシタの容
量をＣｆとし，第２のダミーメモリセル（例えば，ダミ
ーメモリセルＤＭＣ２ｎ）の強誘電体キャパシタの容量
をＣｆ’とする。なお，第１のダミーメモリセルが備え
る強誘電体キャパシタの分極方向と第２のダミーメモリ
セルが備える強誘電体キャパシタの分極方向は相違して
おり，この分極方向の違いを２つの線形な容量で表して
いる。
【００７２】方法１の場合，第１のダミーメモリセルが
接続されている第１のビット線（例えば，ビット線ＢＬ
２ｎ−１）と第２のビット線（例えば，ビット線ＢＬ２
ｎ）は，開放状態のままそれぞれ第１のダミーメモリセ
ル，第２のダミーメモリセルによって電位が調整され
る。
接続されている第１のビット線（例えば，ビット線ＢＬ
２ｎ−１）と第２のビット線（例えば，ビット線ＢＬ２
ｎ）は，開放状態のままそれぞれ第１のダミーメモリセ
ル，第２のダミーメモリセルによって電位が調整され
る。
【００７３】短絡前の第１のビット線の電位Ｖｂｌと第
２のビット線の電位Ｖｂｌ’は次のように表される。な
お，Ｖｐｌはプレート線の電位である。
２のビット線の電位Ｖｂｌ’は次のように表される。な
お，Ｖｐｌはプレート線の電位である。
【００７４】Vbl=Cf*Vpl/(Cf+Cb) Vbl'=Cf'*Vpl/(Cf'+Cb)
【００７５】第１のビット線と第２のビット線を短絡さ
せると，両ビット線の電位は，
せると，両ビット線の電位は，
【００７６】 1/2*V*((Cf/(Cf+Cb)+Cf'/(Cf'+Cb))...(1)
【００７７】となる。そして，これは（Ｖａ＋Ｖｂ）／
２に一致する。
２に一致する。
【００７８】一方，方法２の場合，短絡されている第１
のビット線と第２のビット線の電位を第１のダミーメモ
リセルと第２のダミーメモリセルによって調整すること
になる。各ダミーメモリセルが備える強誘電体キャパシ
タの合成容量はＣｆ＋Ｃｆ’であり，第１のビット線と
第２のビット線の合成容量は２＊Ｃｂである。したがっ
て，短絡された両ビット線の電位は，
のビット線と第２のビット線の電位を第１のダミーメモ
リセルと第２のダミーメモリセルによって調整すること
になる。各ダミーメモリセルが備える強誘電体キャパシ
タの合成容量はＣｆ＋Ｃｆ’であり，第１のビット線と
第２のビット線の合成容量は２＊Ｃｂである。したがっ
て，短絡された両ビット線の電位は，
【００７９】(Cf+Cf')*V/(Cf+Cf'+2*Cb)...(2)
【００８０】となる。この式（２）は，式（１）と異な
る。したがって，方式２を採用した場合，第１のビット
線の電位と第２のビット線の電位は，電位Ｖａと電位Ｖ
ｂの中間値（Ｖａ＋Ｖｂ）／２とはならない。
る。したがって，方式２を採用した場合，第１のビット
線の電位と第２のビット線の電位は，電位Ｖａと電位Ｖ
ｂの中間値（Ｖａ＋Ｖｂ）／２とはならない。
【００８１】さらに，第１の実施の形態にかかる強誘電
体メモリは，次の利点を有する。この強誘電体メモリの
メモリセルアレイには，選択メモリセル領域（ここでは
第１領域ａ１）と参照電位発生領域（ここでは第２領域
ａ２）がセンスアンプの両サイドに配置されているとい
う特徴がある。この構成によれば，選択メモリセル領域
側に属する選択メモリセルからビット線へデータを読み
出す動作と，参照電位発生領域におけるダミーメモリセ
ルからビット線へデータを読み出す動作を同時進行させ
ることが可能となる。したがって，データの読み出し時
間を短縮させることが可能となる。
体メモリは，次の利点を有する。この強誘電体メモリの
メモリセルアレイには，選択メモリセル領域（ここでは
第１領域ａ１）と参照電位発生領域（ここでは第２領域
ａ２）がセンスアンプの両サイドに配置されているとい
う特徴がある。この構成によれば，選択メモリセル領域
側に属する選択メモリセルからビット線へデータを読み
出す動作と，参照電位発生領域におけるダミーメモリセ
ルからビット線へデータを読み出す動作を同時進行させ
ることが可能となる。したがって，データの読み出し時
間を短縮させることが可能となる。
【００８２】また，第１の実施の形態にかかる強誘電体
メモリのメモリセルアレイにおいて，一の短絡部によっ
て短絡される２本のビット線は，隣り合うようにして配
置されている。したがって，短絡部を２本のビット線の
間に配置することが可能となる。この結果，回路構成が
単純化され，メモリの製造における歩留まり向上にも繋
がる。
メモリのメモリセルアレイにおいて，一の短絡部によっ
て短絡される２本のビット線は，隣り合うようにして配
置されている。したがって，短絡部を２本のビット線の
間に配置することが可能となる。この結果，回路構成が
単純化され，メモリの製造における歩留まり向上にも繋
がる。
【００８３】［第２の実施の形態］上で説明したよう
に，本発明の実施の形態にかかる強誘電体メモリのデー
タ読み出し動作によれば，その最終段階において，参照
電位Ｖｒｅｆの発生源として用いられたダミーメモリセ
ルに対するデータの再書き込みが行われる。
に，本発明の実施の形態にかかる強誘電体メモリのデー
タ読み出し動作によれば，その最終段階において，参照
電位Ｖｒｅｆの発生源として用いられたダミーメモリセ
ルに対するデータの再書き込みが行われる。
【００８４】第１の実施の形態にかかる強誘電体メモリ
のデータ読み出し動作においては，データ読み出し動作
毎に，各ダミーメモリセルに予め格納されていたデータ
と同じデータが各ダミーメモリセルに対して書き込まれ
る。この動作を具体的説明する。
のデータ読み出し動作においては，データ読み出し動作
毎に，各ダミーメモリセルに予め格納されていたデータ
と同じデータが各ダミーメモリセルに対して書き込まれ
る。この動作を具体的説明する。
【００８５】予め第２領域ａ２に属する各ダミーメモリ
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２の強誘電体キャパシタＣをそれぞれ↓↑↓
↑方向に分極させておく。そして，これらのダミーメモ
リセルを参照電位Ｖｒｅｆの発生源として用いて第１領
域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，Ｍ
Ｃ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出した
後，時刻ｔ９以降において，各ダミーメモリセルが備え
る強誘電体キャパシタＣをそれぞれ再度↓↑↓↑方向に
分極させる。
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２の強誘電体キャパシタＣをそれぞれ↓↑↓
↑方向に分極させておく。そして，これらのダミーメモ
リセルを参照電位Ｖｒｅｆの発生源として用いて第１領
域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１ｎ，Ｍ
Ｃ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み出した
後，時刻ｔ９以降において，各ダミーメモリセルが備え
る強誘電体キャパシタＣをそれぞれ再度↓↑↓↑方向に
分極させる。
【００８６】このように，第１の実施の形態にかかる強
誘電体キャパシタのデータ読み出し動作によれば，各ダ
ミーメモリセルが備える強誘電体キャパシタＣは，デー
タ読み出し動作が行われる毎に同じ方向に分極すること
になる。
誘電体キャパシタのデータ読み出し動作によれば，各ダ
ミーメモリセルが備える強誘電体キャパシタＣは，デー
タ読み出し動作が行われる毎に同じ方向に分極すること
になる。
【００８７】これに対して，参照電位Ｖｒｅｆの発生源
として用いられたダミーメモリセルが備える強誘電体キ
ャパシタの分極方向を，データ読み出し動作の最終段階
で毎回反転させるようにしてもよい。以下，この方法を
採用した場合の強誘電体メモリの動作を図４を用いて説
明する。なお，ここでは第１の実施の形態と同様に，第
１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み
出す場合に即して説明する。
として用いられたダミーメモリセルが備える強誘電体キ
ャパシタの分極方向を，データ読み出し動作の最終段階
で毎回反転させるようにしてもよい。以下，この方法を
採用した場合の強誘電体メモリの動作を図４を用いて説
明する。なお，ここでは第１の実施の形態と同様に，第
１領域ａ１に属するメモリセルＭＣ１ｎ−１，ＭＣ１
ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２から格納データを読み
出す場合に即して説明する。
【００８８】＜時刻ｔ１〜ｔ８＞図４に示すように，時
刻ｔ１から時刻ｔ８までに行われるメモリセルＭＣ１ｎ
−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデ
ータ読み出し動作および各メモリセルのデータ復元動作
は，図２を用いて説明したデータ読み出し動作と同様で
ある。
刻ｔ１から時刻ｔ８までに行われるメモリセルＭＣ１ｎ
−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２からのデ
ータ読み出し動作および各メモリセルのデータ復元動作
は，図２を用いて説明したデータ読み出し動作と同様で
ある。
【００８９】時刻ｔ８までの動作によって，メモリセル
ＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２
からのデータ読み出しが完了する。その後，このデータ
読み出し動作に用いられた第２領域ａ２に属するダミー
メモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋
１，ＤＭＣ２ｎ＋２について，格納データの再書き込み
動作が行われる。ただしここでは，このデータ読み出し
動作が開始される時点での各ダミーメモリセルに格納さ
れていたデータが再度書き込まれるのではなく，それぞ
れ逆論理のデータが書き込まれる。次に，ダミーメモリ
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２に対するデータ再書き込み動作を説明す
る。
ＭＣ１ｎ−１，ＭＣ１ｎ，ＭＣ１ｎ＋１，ＭＣ１ｎ＋２
からのデータ読み出しが完了する。その後，このデータ
読み出し動作に用いられた第２領域ａ２に属するダミー
メモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋
１，ＤＭＣ２ｎ＋２について，格納データの再書き込み
動作が行われる。ただしここでは，このデータ読み出し
動作が開始される時点での各ダミーメモリセルに格納さ
れていたデータが再度書き込まれるのではなく，それぞ
れ逆論理のデータが書き込まれる。次に，ダミーメモリ
セルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ２ｎ＋１，Ｄ
ＭＣ２ｎ＋２に対するデータ再書き込み動作を説明す
る。
【００９０】＜時刻ｔ９＞第２領域ａ２に属するダミー
ワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
ワード線ＤＷＬ２１，ＤＷＬ２２をＨレベルとする。
【００９１】＜時刻ｔ１０＞第２領域ａ２に属するダミ
ープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによっ
て，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，Ｄ
ＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電
体キャパシタＣの分極方向は，図１に示した矢印の逆と
なる。なお，この時点でのダミーメモリセルＤＭＣ２ｎ
−１の強誘電体キャパシタＣの分極方向とダミーメモリ
セルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反
対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体
キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ
＋２の強誘電体キャパシタＣの分極方向は反対であり，
この点については，図２を用いて説明したデータ書き込
み動作と同じである。
ープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによっ
て，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，Ｄ
ＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電
体キャパシタＣの分極方向は，図１に示した矢印の逆と
なる。なお，この時点でのダミーメモリセルＤＭＣ２ｎ
−１の強誘電体キャパシタＣの分極方向とダミーメモリ
セルＤＭＣ２ｎの強誘電体キャパシタＣの分極方向は反
対であり，ダミーメモリセルＤＭＣ２ｎ＋１の強誘電体
キャパシタＣの分極方向とダミーメモリセルＤＭＣ２ｎ
＋２の強誘電体キャパシタＣの分極方向は反対であり，
この点については，図２を用いて説明したデータ書き込
み動作と同じである。
【００９２】このように，第２の実施の形態にかかるデ
ータ読み出し動作によれば，時刻ｔ１０に参照電位発生
領域（ここでは第２領域ａ２）において，電位レベルが
遷移するダミープレート線とビット線については，デー
タ読み出し動作毎に変化する。具体的な動作は以下の通
りである。
ータ読み出し動作によれば，時刻ｔ１０に参照電位発生
領域（ここでは第２領域ａ２）において，電位レベルが
遷移するダミープレート線とビット線については，デー
タ読み出し動作毎に変化する。具体的な動作は以下の通
りである。
【００９３】あるデータ読み出し動作の時刻ｔ１０にお
いて，第２領域ａ２に属するダミープレート線ＤＰＬ２
ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレ
ベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１を
Ｈレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬ
レベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，Ｄ
ＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ
有する強誘電体キャパシタＣの分極方向を図１に示すよ
うに↓↑↓↑とした場合を考える。
いて，第２領域ａ２に属するダミープレート線ＤＰＬ２
ｎをＨレベルとし（ダミープレート線ＤＰＬ１ｎはＬレ
ベルを維持），ビット線ＢＬ２ｎ−１，ＢＬ２ｎ＋１を
Ｈレベルとして（ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２はＬ
レベルを維持），ダミーメモリセルＤＭＣ２ｎ−１，Ｄ
ＭＣ２ｎ，ＤＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ
有する強誘電体キャパシタＣの分極方向を図１に示すよ
うに↓↑↓↑とした場合を考える。
【００９４】その後，参照電位Ｖｒｅｆの発生源として
ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ
２ｎ＋１，ＤＭＣ２ｎ＋２を用いたデータ読み出し動作
が行われたとき，その時刻ｔ１０において，今度はダミ
ープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによっ
て，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，Ｄ
ＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電
体キャパシタＣの分極方向は反転し，↑↓↑↓となる。
以後同様にデータ読み出し動作毎にダミーメモリセルの
強誘電体キャパシタの分極方向を反転させていく。
ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，ＤＭＣ
２ｎ＋１，ＤＭＣ２ｎ＋２を用いたデータ読み出し動作
が行われたとき，その時刻ｔ１０において，今度はダミ
ープレート線ＤＰＬ１ｎをＨレベルとし（ダミープレー
ト線ＤＰＬ２ｎはＬレベルを維持），ビット線ＢＬ２
ｎ，ＢＬ２ｎ＋２をＨレベルとする（ビット線ＢＬ２ｎ
−１，ＢＬ２ｎ＋１はＬレベルを維持）。これによっ
て，ダミーメモリセルＤＭＣ２ｎ−１，ＤＭＣ２ｎ，Ｄ
ＭＣ２ｎ＋１，ＤＭＣ２ｎ＋２がそれぞれ有する強誘電
体キャパシタＣの分極方向は反転し，↑↓↑↓となる。
以後同様にデータ読み出し動作毎にダミーメモリセルの
強誘電体キャパシタの分極方向を反転させていく。
【００９５】＜時刻ｔ１１＞ダミープレート線ＤＰＬ１
ｎ（またはダミープレート線ＤＰＬ２ｎ）をＬレベルと
し，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２（またはビット線
ＢＬ２ｎ−１，ＢＬ２ｎ＋１）をＬレベルとする。
ｎ（またはダミープレート線ＤＰＬ２ｎ）をＬレベルと
し，ビット線ＢＬ２ｎ，ＢＬ２ｎ＋２（またはビット線
ＢＬ２ｎ−１，ＢＬ２ｎ＋１）をＬレベルとする。
【００９６】＜時刻ｔ１２＞ダミーワード線ＤＷＬ２
１，ＤＷＬ２２をＬレベルとする。
１，ＤＷＬ２２をＬレベルとする。
【００９７】以上が第２の実施の形態にかかる強誘電体
メモリのデータ読み出し動作である。このデータ読み出
し動作によれば，第１の実施の形態にかかるデータ読み
出し動作と同様にデータを安定的に読み出すことが可能
となる。
メモリのデータ読み出し動作である。このデータ読み出
し動作によれば，第１の実施の形態にかかるデータ読み
出し動作と同様にデータを安定的に読み出すことが可能
となる。
【００９８】ところで，強誘電体キャパシタに対して一
方向のみの電圧が繰り返し印加されると，強誘電体のヒ
ステリシス特性が悪化する「インプリント現象」が発生
し，誤ったデータが読み出される可能性が高まる。この
点，第２の実施の形態にかかるデータ読み出し動作によ
れば，データ読み出し動作を繰り返す毎にダミーメモリ
セルが有する強誘電体キャパシタの分極方向が反転する
ため，インプリント現象の発生が防止される。したがっ
て，強誘電体メモリの信頼性がさらに向上することにな
る。
方向のみの電圧が繰り返し印加されると，強誘電体のヒ
ステリシス特性が悪化する「インプリント現象」が発生
し，誤ったデータが読み出される可能性が高まる。この
点，第２の実施の形態にかかるデータ読み出し動作によ
れば，データ読み出し動作を繰り返す毎にダミーメモリ
セルが有する強誘電体キャパシタの分極方向が反転する
ため，インプリント現象の発生が防止される。したがっ
て，強誘電体メモリの信頼性がさらに向上することにな
る。
【００９９】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【０１００】
【発明の効果】以上説明したように，本発明にかかる半
導体メモリおよびその駆動方法によれば，強誘電体キャ
パシタを有するメモリセルから成るメモリセルアレイを
１Ｔ／１Ｃタイプで構成しつつ精度の高いデータ読み出
し動作を保証することが可能となる。しかも，予め参照
電位の値を設定する必要がないため，半導体メモリの設
計および製造が容易化される。さらに本発明にかかる半
導体メモリの駆動方法によれば，インプリント現象の発
生が防止される。したがって，半導体メモリの信頼性が
さらに向上する。
導体メモリおよびその駆動方法によれば，強誘電体キャ
パシタを有するメモリセルから成るメモリセルアレイを
１Ｔ／１Ｃタイプで構成しつつ精度の高いデータ読み出
し動作を保証することが可能となる。しかも，予め参照
電位の値を設定する必要がないため，半導体メモリの設
計および製造が容易化される。さらに本発明にかかる半
導体メモリの駆動方法によれば，インプリント現象の発
生が防止される。したがって，半導体メモリの信頼性が
さらに向上する。
【図１】本発明の第１の実施の形態にかかる強誘電体メ
モリのメモリセルアレイの構成を示す回路図である。
モリのメモリセルアレイの構成を示す回路図である。
【図２】図１の強誘電体メモリのデータ読み出し動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】強誘電体キャパシタの電圧−電荷特性を示す特
性曲線図である。
性曲線図である。
【図４】本発明の第２の実施の形態にかかる強誘電体メ
モリのデータ読み出し動作を示すタイミングチャートで
ある。
モリのデータ読み出し動作を示すタイミングチャートで
ある。
【図５】一般的な強誘電体メモリのメモリセル構成を示
す回路図である。
す回路図である。
ａ１：第１領域 ａ２：第２領域 ＢＬ１ｎ，ＢＬ２ｎ：ビット線 ＤＭＣ１ｎ，ＤＭＣ２ｎ：ダミーメモリセル ＤＰＬ１１，ＤＰＬ２１：ダミープレート線 ＤＷＬ１１，ＤＷＬ２１：ダミーワード線 ＭＣ１ｎ，ＭＣ２ｎ：メモリセル ＰＬ１ｎ，ＰＬ２ｎ：プレート線 ｓ１ａ，ｓ２ａ：短絡部 ＳＡｎ：センスアンプ ＳＷＬ１，ＳＷＬ２：短絡部制御線 ＷＬ１ｎ，ＷＬ２ｎ：ワード線
Claims (4)
- 【請求項１】 第１端子と第２端子を備え，前記第１端
子の電位と前記第２端子の電位を比較し，当該比較結果
に応じて，前記第１端子および前記第２端子それぞれに
対して増幅された電圧を出力する第１センスアンプと，
第３端子と第４端子を備え，前記第３端子の電位と前記
第４端子の電位を比較し，当該比較結果に応じて，前記
第３端子および前記第４端子それぞれに対して増幅され
た電圧を出力する第２センスアンプと，前記第１端子に
接続され，第１領域に属する第１ビット線と，前記第２
端子に接続され，前記第１領域に重ならない第２領域に
属する第２ビット線と，前記第３端子に接続され，前記
第１領域に属する第３ビット線と，前記第４端子に接続
され，前記第２領域に属する第４ビット線と，前記第１
ビット線に接続され，強誘電体キャパシタを有する第１
メモリセルと，前記第２ビット線に接続され，第１方向
に分極した強誘電体キャパシタを有する第１ダミーメモ
リセルと，前記第３ビット線に接続され，強誘電体キャ
パシタを有する第２メモリセルと，前記第４ビット線に
接続され，前記第１方向と反対の第２方向に分極した強
誘電体キャパシタを有する第２ダミーメモリセルと，前
記第２ビット線と前記第４ビット線を短絡させることが
可能な第１短絡手段と，を備えたことを特徴とする，半
導体メモリ。 - 【請求項２】 さらに，前記第１ビット線に接続され，
第３方向に分極した強誘電体キャパシタを有する第３ダ
ミーメモリセルと，前記第２ビット線に接続され，強誘
電体キャパシタを有する第３メモリセルと，前記第３ビ
ット線に接続され，前記第３方向と反対の第４方向に分
極した強誘電体キャパシタを有する第４ダミーメモリセ
ルと，前記第４ビット線に接続され，強誘電体キャパシ
タを有する第４メモリセルと，前記第１ビット線と前記
第３ビット線を短絡させることが可能な第２短絡手段
と，を備えたことを特徴とする，請求項１に記載の半導
体メモリ。 - 【請求項３】 第１メモリセルに格納されている情報を
読み出して，第１ビット線に第１電位を誘起する第１工
程と，第１方向に分極した強誘電体キャパシタを有する
第１ダミーメモリセルから格納されている情報を読み出
して，第２ビット線に第２電位を誘起する第２工程と，
前記第１方向と反対の第２方向に分極した強誘電体キャ
パシタを有する第２ダミーメモリセルから格納されてい
る情報を読み出して，第４ビット線に第４電位を誘起す
る第３工程と，前記第３の工程の後に前記第２ビット線
と前記第４ビット線を第１短絡手段によって短絡する第
４工程と，短絡している前記第２ビット線と前記第４ビ
ット線を開放する第５工程と，第１センスアンプを活性
化し，前記第１ビット線の電位と前記第２ビット線の電
位を比較し，当該比較結果に応じて前記第１ビット線お
よび前記第２ビット線それぞれに対して増幅された電圧
を出力する第６工程と，を含むことを特徴とする，半導
体メモリの駆動方法。 - 【請求項４】 さらに，前記第６工程の後に実施され
る，前記第１ダミーメモリセルが有する強誘電体キャパ
シタが前記第２方向に分極するように，前記第１ダミー
メモリセルに対して所定の情報を書き込む第７工程と，
前記第２ダミーメモリセルが有する強誘電体キャパシタ
が前記第１方向に分極するように，前記第２ダミーメモ
リセルに対して所定の情報を書き込む第８工程と，を含
むことを特徴とする，請求項３に記載の半導体メモリの
駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069606A JP4329919B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体メモリおよび半導体メモリの駆動方法 |
| US09/943,513 US6501674B2 (en) | 2001-03-13 | 2001-08-31 | Semiconductor memory and its driving method |
| US10/290,188 US6707701B2 (en) | 2001-03-13 | 2002-11-08 | Semiconductor memory and its driving method |
| US10/715,524 US6987687B2 (en) | 2001-03-13 | 2003-11-19 | Semiconductor memory and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069606A JP4329919B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体メモリおよび半導体メモリの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002269971A true JP2002269971A (ja) | 2002-09-20 |
| JP4329919B2 JP4329919B2 (ja) | 2009-09-09 |
Family
ID=18927624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001069606A Expired - Fee Related JP4329919B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体メモリおよび半導体メモリの駆動方法 |
Country Status (2)
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|---|---|
| US (3) | US6501674B2 (ja) |
| JP (1) | JP4329919B2 (ja) |
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