JP4840720B2 - 半導体記憶装置および電子機器 - Google Patents
半導体記憶装置および電子機器 Download PDFInfo
- Publication number
- JP4840720B2 JP4840720B2 JP2005294123A JP2005294123A JP4840720B2 JP 4840720 B2 JP4840720 B2 JP 4840720B2 JP 2005294123 A JP2005294123 A JP 2005294123A JP 2005294123 A JP2005294123 A JP 2005294123A JP 4840720 B2 JP4840720 B2 JP 4840720B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- unit block
- block
- memory cells
- natural number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 239000003990 capacitor Substances 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 11
- 238000010187 selection method Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
<実施の形態2>
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
<実施の形態3>
本実施の形態においては、プレート線の選択方法(メモリセルの選択方法)について説明する。
<実施の形態4>
実施の形態3においては、加算回路を用いてプレート線の選択を行ったが、カラムブロックの行数が2のv乗でない場合には、加算回路に加えて減算回路が必要になる。
Claims (12)
- (a)強誘電体膜を用いた容量部を有するメモリセルであって、第1、第2および第3の端子を有するメモリセルが、第1方向にm個(mは自然数)、第2方向にn個(nは自然数)の格子状に配置されたメモリセルアレイと、
(b)前記第1方向に配置された前記m個のメモリセルの前記第1端子を接続する第1配線と、
(c)前記第2方向に配置された前記n個のメモリセルの前記第2端子を接続する第2配線と、
(d)前記m個のメモリセルの前記第3端子を接続する第3配線であって、
(d1)前記メモリセルアレイを前記第1方向にq個(qは自然数)、前記第2方向にr個(rは自然数)に分割してなる単位ブロックであって、前記第1方向にs個(sは自然数)、前記第2方向にt個(tは自然数)のメモリセルが格子状に配置された単位ブロックのうち、
(d2)第1単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜t番目の配線部と、
(d3)前記第1ブロックの前記第1方向の隣に位置する第2単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜前記t番目の配線部と、
(d4)前記第1単位ブロックの1番目〜前記t番目の配線部と、前記第2単位ブロックの1番目〜t番目の配線部とを、同一番目の配線部同士が接続しないようにそれぞれ接続する接続配線部であって、
前記第1単位ブロックの配線部の前記第2単位ブロック側の端部と、前記第2単位ブロックの配線部の前記第1単位ブロック側の端部と、をそれぞれ接続する接続配線部と、を有する第3配線と、
を有する半導体記憶装置であって、
(e)前記接続配線部は、
前記第1単位ブロックの1番目〜t番目の配線部の内、u番目(1≦u<t)の配線部と、前記第2ブロックの(u+1)番目の配線部と、を接続する第1接続配線部と、
前記第1ブロックの前記t番目の配線部と、前記第2ブロックの1番目の配線部と、を接続する第2接続配線部と、を有し、
前記第1接続配線部と前記第2接続配線部とが交差していること
を特徴とする半導体記憶装置。 - 前記qはt以下であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記qはtと同一であることを特徴とする請求項1に記載の半導体記憶装置。
- 前記配線部と前記接続配線部の内少なくとも1つの接続配線部は異なる配線層に形成されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体記憶装置。
- 前記少なくとも1つの接続配線部は前記第2配線と同一の配線層に形成されることを特徴とする請求項4に記載の半導体記憶装置。
- 前記第1単位ブロックと第2単位ブロックのブロック間にはダミーセル列が配置され、前記接続配線部は前記ダミーセル列の上部に配置されることを特徴とする請求項1〜5のいずれか一項に記載の半導体記憶装置。
- 前記第3配線は、前記容量部の一端に接続されることを特徴とする請求項1〜6のいずれか一項に記載の半導体記憶装置。
- (a)強誘電体膜を用いた容量部を有するメモリセルであって、第1、第2および第3の端子を有するメモリセルが、第1方向にm個(mは自然数)、第2方向にn個(nは自然数)の格子状に配置されたメモリセルアレイと、
(b)前記第1方向に並ぶ前記m個のメモリセルの前記第1端子を接続する第1配線と、
(c)前記第2方向に並ぶ前記n個のメモリセルの前記第2端子を接続する第2配線と、
(d)前記m個のメモリセルの前記第3端子を接続する第3配線であって、
(d1)前記メモリセルアレイを前記第1方向にq個(qは自然数)、前記第2方向にr個(rは自然数)に分割してなる単位ブロックであり、前記第1方向にs個(sは自然数)、前記第2方向にt個(tは自然数)のメモリセルが格子状に配置された単位ブロックのうち、
(d2)第1単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜t番目の配線部と、
(d3)前記第1ブロックの前記第1方向の隣に位置する第2単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜前記t番目の配線部と、
(d4)前記第1単位ブロックの1番目〜前記t番目の配線部の内、u番目(1≦u≦t)の配線部と、前記第2単位ブロックのu番目(1≦u≦t)以外の配線部と、を接続する接続配線部と、を有する第3配線と、
を有する半導体記憶装置であって、
(e)前記第3配線を選択する手段であって、
加算回路および減算回路の演算結果に基づき前記第3配線を選択する手段を有し、
(f)前記接続配線部は、前記単位ブロックの第2方向に並ぶ前記t個のメモリセルを接続する1番目〜前記s番目の第2配線のうち、前記第1単位ブロックの前記t番目の第2配線と前記第2単位ブロックの1番目の第2配線との間で交差していること、
を特徴とする半導体記憶装置。 - 前記第3配線の選択は、
(e1)前記第1単位ブロックのu番目(1≦u<t)の配線部と、前記第2ブロックの(u+1)番目の配線部とが第1接続配線部で接続され、前記第1ブロックのt番目の配線部と、前記第2ブロックの1番目の配線部とが第2接続配線部で接続される場合であって、
(e2)選択すべきメモリセルのアドレスが第1方向にj(1≦j≦m、j=J+1)番目、第2方向にk(1≦k≦n、k=K+1)番目であり、当該メモリセルの所属する単位ブロックが第1方向にg(1≦g≦q、g=G+1)番目である場合に、
(e3)前記加算回路によりKとGの和を演算し、
(e4)前記和が前記t以上である場合には、前記和から前記tを減算した結果に基づいて行われることを特徴とする請求項8記載の半導体記憶装置。 - (a)強誘電体膜を用いた容量部を有するメモリセルであって、第1、第2および第3の端子を有するメモリセルが、第1方向にm個(mは自然数)、第2方向にn個(nは自然数)の格子状に配置されたメモリセルアレイと、
(b)前記第1方向に並ぶ前記m個のメモリセルの第1端子を接続する第1配線と、
(c)前記第2方向に並ぶ前記n個のメモリセルの第2端子を接続する第2配線と、
(d)前記m個のメモリセルの前記第3端子を接続する第3配線であって、
(d1)前記メモリセルアレイを前記第1方向にq個(qは自然数)、第2方向にr個(rは自然数)に分割してなる単位ブロックであり、前記第1方向にs個(sは自然数)、前記第2方向にt個(tは自然数)のメモリセルが格子状に配置された単位ブロックのうち、
(d2)第1単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜t番目の配線部と、
(d3)前記第1ブロックの前記第1方向の隣に位置する第2単位ブロックの前記第1方向に並ぶ前記s個のメモリセルを接続する1番目〜前記t番目の配線部と、
(d4)前記第1単位ブロックの1番目〜前記t番目の配線部の内、u番目(1≦u≦t)の配線部と、前記第2単位ブロックのu番目(1≦u≦t)以外の配線部とを接続する接続配線部と、を有する第3配線と、
(e)前記第3配線を選択する手段と、
を有する半導体記憶装置であって、
(f)前記tは2のv乗であり、
(g)前記第3配線を選択する手段は、加算回路の演算結果に基づき前記第3配線を選択し、
(h)前記接続配線部は、前記単位ブロックの第2方向に並ぶt個のメモリセルを接続する1番目〜前記s番目の第2配線のうち、前記第1単位ブロックの前記t番目の第2配線と前記第2単位ブロックの1番目の第2配線との間で交差している、
ことを特徴とする半導体記憶装置。 - 前記第3配線の選択は、
(g1)前記第1単位ブロックのu番目(1≦u<t)の配線部と、前記第2ブロックの(u+1)番目の配線部とが第1接続配線部で接続され、前記第1ブロックのt番目の配線部と、前記第2ブロックの1番目の配線部とが第2接続配線部で接続される場合であって、
(g2)選択すべきメモリセルのアドレスが第1方向にj(1≦j≦m、j=J+1)番目、第2方向にk(1≦k≦n、k=K+1)番目であり、当該メモリセルの所属する単位ブロックが前記第1方向にg(1≦g≦q、g=G+1)番目である場合に、
(g3)前記加算回路により、2進法表示のKと2進法表示Gの和を演算し、
(g4)前記2進法表示のKの下から(v+1)桁目に1がある場合には"1"に、前記和の2進法表示の下v桁の数値を組み合わせた2進法表記の数値に基づき、
(g5)前記2進法表示のKの下から(v+1)桁目がない場合には、前記和の2進法表示の下v桁の数値に基づき行われること
を特徴とする請求項10に記載の半導体記憶装置。 - 請求項1〜11のいずれか一項に記載の半導体記憶装置を有することを特徴とする電子機器。
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005294123A JP4840720B2 (ja) | 2005-10-06 | 2005-10-06 | 半導体記憶装置および電子機器 |
EP06019224A EP1772872B1 (en) | 2005-10-06 | 2006-09-14 | Semiconductor memory device and electronic apparatus |
US11/522,551 US7463505B2 (en) | 2005-10-06 | 2006-09-14 | Semiconductor memory device and electronic apparatus |
EP08007893A EP1959453B1 (en) | 2005-10-06 | 2006-09-14 | Semiconductor memory device and electronic apparatus |
DE602006006517T DE602006006517D1 (de) | 2005-10-06 | 2006-09-14 | Halbleiterspeichervorrichtung und elektronisches Gerät |
DE602006006595T DE602006006595D1 (de) | 2005-10-06 | 2006-09-14 | Halbleiterspeichervorrichtung und elektronisches Gerät |
KR1020060092179A KR100734984B1 (ko) | 2005-10-06 | 2006-09-22 | 반도체 기억 장치 및 전자 기기 |
TW095135394A TW200729204A (en) | 2005-10-06 | 2006-09-25 | Semiconductor memory device and electronic apparatus |
CN2006101524442A CN1945735B (zh) | 2005-10-06 | 2006-09-29 | 半导体存储装置及电子设备 |
US12/256,017 US7995370B2 (en) | 2005-10-06 | 2008-10-22 | Semiconductor memory device and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005294123A JP4840720B2 (ja) | 2005-10-06 | 2005-10-06 | 半導体記憶装置および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007103805A JP2007103805A (ja) | 2007-04-19 |
JP4840720B2 true JP4840720B2 (ja) | 2011-12-21 |
Family
ID=37671000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005294123A Expired - Fee Related JP4840720B2 (ja) | 2005-10-06 | 2005-10-06 | 半導体記憶装置および電子機器 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7463505B2 (ja) |
EP (2) | EP1959453B1 (ja) |
JP (1) | JP4840720B2 (ja) |
KR (1) | KR100734984B1 (ja) |
CN (1) | CN1945735B (ja) |
DE (2) | DE602006006595D1 (ja) |
TW (1) | TW200729204A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2015362A1 (en) * | 2007-06-04 | 2009-01-14 | STMicroelectronics (Crolles 2) SAS | Semiconductor array and manufacturing method thereof |
JP5452911B2 (ja) * | 2008-12-19 | 2014-03-26 | ローム株式会社 | 半導体装置 |
US9972374B1 (en) * | 2016-10-30 | 2018-05-15 | AUCMOS Technologies USA, Inc. | Ferroelectric random access memory (FeRAM) array with segmented plate lines that are electrically-isolated from each other |
US10418085B2 (en) * | 2017-07-20 | 2019-09-17 | Micron Technology, Inc. | Memory plate segmentation to reduce operating power |
US10818334B2 (en) * | 2018-06-26 | 2020-10-27 | AUCMOS Technologies USA, Inc. | Ferroelectric memory array with variable plate-line architecture |
US11282849B2 (en) | 2019-09-03 | 2022-03-22 | Yangtze Memory Technologies Co., Ltd. | Non-volatile memory device utilizing dummy memory block as pool capacitor |
CN113130502B (zh) | 2019-09-03 | 2022-11-22 | 长江存储科技有限责任公司 | 利用虚设存储块作为池电容器的非易失性存储器件 |
CN113113385A (zh) * | 2021-04-12 | 2021-07-13 | 无锡拍字节科技有限公司 | 用于半导体器件的信号线结构以及布线方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
US6028783A (en) * | 1997-11-14 | 2000-02-22 | Ramtron International Corporation | Memory cell configuration for a 1T/1C ferroelectric memory |
US6370057B1 (en) * | 1999-02-24 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plate lines and precharge circuits |
KR19990085673A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 |
US6249451B1 (en) | 1999-02-08 | 2001-06-19 | Kabushiki Kaisha Toshiba | Data line connections with twisting scheme technical field |
US6252814B1 (en) * | 1999-04-29 | 2001-06-26 | International Business Machines Corp. | Dummy wordline circuitry |
US6172925B1 (en) * | 1999-06-14 | 2001-01-09 | Transmeta Corporation | Memory array bitline timing circuit |
JP2002083493A (ja) * | 2000-09-05 | 2002-03-22 | Toshiba Corp | 半導体記憶装置 |
JP4329919B2 (ja) * | 2001-03-13 | 2009-09-09 | Okiセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの駆動方法 |
KR100447228B1 (ko) * | 2001-11-05 | 2004-09-04 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 셀 어레이 및 그 구동장치 |
JP2003263886A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | ビット線容量を最適化できる強誘電体メモリ |
KR100437452B1 (ko) * | 2002-04-17 | 2004-06-23 | 삼성전자주식회사 | 상변환 기억 셀들 및 그 제조방법들 |
US6873536B2 (en) * | 2002-04-19 | 2005-03-29 | Texas Instruments Incorporated | Shared data buffer in FeRAM utilizing word line direction segmentation |
JP4646485B2 (ja) * | 2002-06-25 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
JP4225749B2 (ja) * | 2002-08-07 | 2009-02-18 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6649945B1 (en) * | 2002-10-18 | 2003-11-18 | Kabushiki Kaisha Toshiba | Wiring layout to weaken an electric field generated between the lines exposed to a high voltage |
JP3597185B2 (ja) * | 2002-11-12 | 2004-12-02 | 沖電気工業株式会社 | 強誘電体メモリ |
JP4696462B2 (ja) | 2004-04-01 | 2011-06-08 | トヨタ自動車株式会社 | 膜電極接合体の製造方法 |
-
2005
- 2005-10-06 JP JP2005294123A patent/JP4840720B2/ja not_active Expired - Fee Related
-
2006
- 2006-09-14 EP EP08007893A patent/EP1959453B1/en not_active Ceased
- 2006-09-14 EP EP06019224A patent/EP1772872B1/en not_active Ceased
- 2006-09-14 US US11/522,551 patent/US7463505B2/en not_active Expired - Fee Related
- 2006-09-14 DE DE602006006595T patent/DE602006006595D1/de active Active
- 2006-09-14 DE DE602006006517T patent/DE602006006517D1/de active Active
- 2006-09-22 KR KR1020060092179A patent/KR100734984B1/ko active IP Right Grant
- 2006-09-25 TW TW095135394A patent/TW200729204A/zh unknown
- 2006-09-29 CN CN2006101524442A patent/CN1945735B/zh not_active Expired - Fee Related
-
2008
- 2008-10-22 US US12/256,017 patent/US7995370B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE602006006517D1 (de) | 2009-06-10 |
EP1959453A1 (en) | 2008-08-20 |
CN1945735B (zh) | 2010-10-06 |
EP1772872A1 (en) | 2007-04-11 |
US20090059649A1 (en) | 2009-03-05 |
KR100734984B1 (ko) | 2007-07-06 |
KR20070038877A (ko) | 2007-04-11 |
EP1959453B1 (en) | 2009-04-29 |
EP1772872B1 (en) | 2009-04-29 |
DE602006006595D1 (de) | 2009-06-10 |
US7463505B2 (en) | 2008-12-09 |
US20070081374A1 (en) | 2007-04-12 |
JP2007103805A (ja) | 2007-04-19 |
TW200729204A (en) | 2007-08-01 |
US7995370B2 (en) | 2011-08-09 |
CN1945735A (zh) | 2007-04-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4840720B2 (ja) | 半導体記憶装置および電子機器 | |
JP4377751B2 (ja) | クロスポイント構造の半導体記憶装置及びその製造方法 | |
US7053434B2 (en) | Ferroelectric memory device and method of making the same | |
US20120307545A1 (en) | Interleaved Bit Line Architecture for 2T2C Ferroelectric Memories | |
US20100128512A1 (en) | Semiconductor memory device having cross-point structure | |
US7417886B2 (en) | Ferroelectric random access memory | |
TW201044401A (en) | Generating ROM bit cell arrays | |
JP2009260052A (ja) | 不揮発性半導体記憶装置とその製造方法および半導体装置 | |
JP6738711B2 (ja) | 半導体メモリ | |
US10978390B2 (en) | Electronic device including switching element and semiconductor memory | |
JP4901385B2 (ja) | 半導体記憶装置 | |
JP4901515B2 (ja) | 強誘電体半導体記憶装置 | |
US7042030B2 (en) | High density memory array | |
JP4114652B2 (ja) | 強誘電体メモリ | |
US20050212019A1 (en) | Ferroelectric memory device | |
JP2007250128A (ja) | 半導体記憶装置 | |
JP2005223137A (ja) | 強誘電体メモリ装置 | |
JP2005122781A (ja) | 半導体記憶装置 | |
US20230240083A1 (en) | Three-dimensional resistive random access memory structure | |
JP4300423B2 (ja) | 強誘電体記憶装置、電子機器 | |
JP2006332335A (ja) | 半導体記憶装置 | |
JP2007102970A (ja) | 半導体記憶装置、電子機器および半導体記憶装置の読み出し方法 | |
JP2005079478A (ja) | メモリ装置及び電子機器 | |
JP2007149276A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110912 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4840720 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110925 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |